KR102265464B1 - 분리 센싱 타입의 센싱 회로를 가지는 반도체 메모리 장치 및 그에 따른 데이터 센싱 방법 - Google Patents

분리 센싱 타입의 센싱 회로를 가지는 반도체 메모리 장치 및 그에 따른 데이터 센싱 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 센싱 회로를 개시한다. 본 발명에 따른 센싱 회로는, 제1 에지와 제2 에지 사이에 복수의 메모리 셀들이 연결된 비트 라인과, 상기 비트 라인의 상기 제2 에지에 연결된 센싱 라인을 포함한다. 또한, 센싱 회로는 상기 비트 라인의 상기 제1 에지를 통해 센싱 전류를 공급하는 전류 공급부와, 상기 센싱 전류가 상기 비트 라인의 상기 제1 에지에서 상기 복수의 메모리 셀들 중 선택된 메모리 셀로 흐를 때, 상기 센싱 라인에 나타나는 센싱 전압을 기준 전압과 비교함에 의해 상기 선택된 메모리 셀에 저장된 데이터를 센싱하는 센스 앰프를 포함한다. 본 발명에 따르면, 선택된 메모리 셀이 니어 셀 영역에 속하는지 파 셀 영역에 속하는 지에 의존함이 없이 센스 앰프의 센싱 마진이 일정하게 보장되므로, 비트라인 당 연결되는 메모리 셀들의 개수가 늘어난다.

Description

분리 센싱 타입의 센싱 회로를 가지는 반도체 메모리 장치 및 그에 따른 데이터 센싱 방법{SEMICONDUCTOR MEMORY DEVICE HAVING SEPARATE SENSING TYPE OF SENSING CIRCUIT AND THEREFORE SENSING METHOD}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 자세하게는 분리 센싱 타입의 센싱 회로를 가지는 저항성 메모리 장치 및 그에 따른 데이터 센싱 방법에 관한 것이다.
반도체 메모리 장치는 일반적으로 DRAM, SRAM 등과 같은 휘발성 메모리 장치와 EEPROM, FRAM, PRAM, MRAM, ReRAM, 플래시 메모리 등과 같은 불휘발성 메모리 장치로 구분될 수 있다.
SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리 장치는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존한다. 불휘발성 메모리 장치로서는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.
불휘발성 메모리 장치들 중에서 특히, MRAM, PRAM, 및 ReRAM 은 메모리 셀의 고저항 혹은 저저항 상태에 따라 데이터가 구별되므로 저항성 메모리로서 흔히 불려진다. 고저항과 저저항의 비가 줄어들 경우에 센싱 회로의 센싱 마진은 크리티컬해진다.
본 발명이 해결하고자 하는 기술적 과제는, 선택된 메모리 셀이 니어 셀 영역에 속하는지 파 셀 영역에 속하는 지에 의존함이 없이 센스 앰프의 센싱 마진을 일정하게 유지할 수 있는 반도체 메모리 장치 및 그에 따른 데이터 센싱 방법을 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 비트라인 당 연결되는 메모리 셀들의 개수를 늘릴 수 있는 반도체 메모리 장치 및 그에 따른 데이터 센싱 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 일 양상(an aspect)에 따라, 반도체 메모리 장치의 센싱 회로는:
제1 에지와 제2 에지 사이에 복수의 메모리 셀들이 연결된 비트 라인;
상기 비트 라인의 상기 제2 에지에 연결된 센싱 라인;
상기 비트 라인의 상기 제1 에지를 통해 센싱 전류를 공급하는 전류 공급부; 및
상기 센싱 전류가 상기 비트 라인의 상기 제1 에지에서 상기 복수의 메모리 셀들 중 선택된 메모리 셀로 흐를 때, 상기 센싱 라인에 나타나는 센싱 전압을 기준 전압과 비교함에 의해 상기 선택된 메모리 셀에 저장된 데이터를 센싱하는 센스 앰프를 포함한다.
본 발명의 일실시 예에서,
상기 비트 라인의 상기 제1 에지에 상기 복수의 메모리 셀들의 첫 번째 메모리 셀이 연결된 경우에 상기 비트 라인의 상기 제2 에지에는 상기 복수의 메모리 셀들의 마지막 번째 메모리 셀이 연결될 수 있다.
본 발명의 일실시 예에서,
상기 비트 라인의 상기 제2 에지에 상기 복수의 메모리 셀들의 첫 번째 메모리 셀이 연결된 경우에 상기 비트 라인의 상기 제1 에지에는 상기 복수의 메모리 셀들의 마지막 번째 메모리 셀이 연결될 수 있다.
본 발명의 일실시 예에서, 상기 센싱 전류는 상기 제1 에지에서 상기 비트라인 상의 상기 선택된 메모리 셀이 연결된 전압 측정 노드까지 흐르고, 상기 전압 측정 노드와 상기 비트 라인의 상기 제2 에지 사이에는 흐르지 않을 수 있다.
본 발명의 일실시 예에서, 상기 센싱 전류는 상기 센싱 라인에는 흐르지 않게 제공될 수 있다.
본 발명의 일실시 예에서, 상기 전류 공급부는 바이어스 전압에 응답하여 상기 센싱 전류를 공급 및 조절하는 피모오스 트랜지스터를 포함할 수 있다.
본 발명의 일실시 예에서, 상기 센스 앰프는 크로스 커플드 차동 증폭기 타입 또는 전류 미러형 차동 증폭기 타입의 전압 센스 앰프일 수 있다.
본 발명의 일실시 예에서, 상기 비트 라인의 상기 제1 에지는 제1 컬럼 선택 트랜지스터를 통해 상기 전류 공급부와 연결될 수 있다.
본 발명의 일실시 예에서, 상기 센싱 라인은 제2 컬럼 선택 트랜지스터에 연결된 제1 로컬 입출력 라인 및 상기 제2 로컬 입출력 라인에 연결된 메모리 셀 어레이 횡단용 점핑 메탈 라인을 포함할 수 있다.
본 발명의 일실시 예에서, 상기 메모리 셀은 불휘발성 메모리 셀인 동시에 저항성 메모리 셀일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 반도체 메모리 장치는:
제1 에지와 제2 에지 사이에 복수의 메모리 셀들이 연결된 비트 라인;
상기 비트 라인의 상기 제2 에지에 연결된 센싱 라인; 및
상기 비트 라인의 상기 제1 에지를 통해 상기 비트 라인에 센싱 전류를 공급하고 상기 센싱 라인에 나타나는 센싱 라인 전압을 이용하여 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 저장된 데이터를 센싱하는 센싱 회로를 포함한다.
본 발명의 일실시 예에서, 상기 센싱 회로는,
바이어스 전압에 응답하여 센싱 전류를 생성하는 제1 모스 트랜지스터;
인가되는 클램핑 제어전압에 응답하여 상기 센싱 전류를 조절함에 의해 상기 선택된 메모리 셀이 연결된 비트라인 노드의 전압이 설정된 클램핑 전압과 같도록 하는 제2 모스 트랜지스터;
상기 설정된 클램핑 전압과 상기 센싱 라인 전압을 비교하고 그 비교 결과에 따라 상기 클램핑 제어전압을 생성하는 증폭기; 및
상기 제1,2 모스 트랜지스터들이 공통 연결된 센싱 전압 노드에 나타나는 센싱 전압을 기준 전압과 비교하고 그 비교 결과를 센싱 데이터로서 출력하는 센스 앰프를 포함할 수 있다.
본 발명의 일실시 예에서, 상기 제1,2 모스 트랜지스터는 각기 피모스 트랜지스터와 엔모오스 트랜지스터일 수 있다.
본 발명의 일실시 예에서, 상기 메모리 셀은 MRAM 셀일 수 있다.
본 발명의 일실시 예에서, 상기 메모리 셀은 PRAM 셀 또는 ReRAM 일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 반도체 메모리 장치는:
제1 에지와 제2 에지 사이에서 복수의 메모리 셀들의 각 소오스에 공통으로 연결된 소오스 라인;
상기 소오스 라인의 상기 제2 에지에 연결된 피드백 라인; 및
상기 피드백 라인에 나타나는 피드백 전압과 미리 설정된 소오스 라인 기준 전압 사이의 레벨 차에 근거하여 상기 소오스 라인에 흐르는 구동 전류를 조절하는 소오스 라인 구동회로를 포함한다.
본 발명의 일실시 예에서, 상기 소오스 라인 구동회로는,
인가되는 구동제어신호에 응답하여 상기 소오스 라인의 상기 제1 에지를 통해 상기 구동 전류를 상기 소오스 라인에 공급하는 소오스 라인 전류 공급부; 및
상기 피드백 전압을 상기 소오스 라인 기준 전압과 비교하여 상기 구동제어신호를 생성하는 소오스 라인 구동 제어부를 포함할 수 있다.
본 발명의 일실시 예에서,
상기 소오스 라인과 평행하고 제3 에지와 제4 에지 사이에 상기 복수의 메모리 셀들이 연결된 비트 라인;
상기 비트 라인의 상기 제4 에지에 연결된 센싱 라인; 및
상기 비트 라인의 상기 제3 에지를 통해 상기 비트 라인에 센싱 전류를 공급하고 상기 센싱 라인에 나타나는 센싱 라인 전압을 이용하여 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 저장된 데이터를 센싱하는 센싱 회로가 더 포함될 수 있다.
본 발명의 일실시 예에서, 상기 센싱 회로는,
바이어스 전압에 응답하여 센싱 전류를 생성하는 피모스 트랜지스터;
인가되는 클램핑 제어전압에 응답하여 상기 센싱 전류를 조절함에 의해 상기 선택된 메모리 셀이 연결된 비트라인 노드의 전압이 설정된 클램핑 전압과 같도록 하는 엔모스 트랜지스터;
상기 설정된 클램핑 전압과 상기 센싱 라인 전압을 비교하고 그 비교 결과에 따라 상기 클램핑 제어전압을 생성하는 비교기; 및
상기 피모스 트랜지스터 및 상기 엔모스 트랜지스터가 공통 연결된 센싱 전압 노드에 나타나는 센싱 전압을 미리 설정된 기준 전압과 비교하고 그 비교 결과를 상기 선택된 메모리 셀의 센싱 데이터로서 출력하는 센스 앰프를 포함할 수 있다.
본 발명의 일실시 예에서, 상기 센싱 라인은 컬럼 선택 트랜지스터에 연결된 제1 로컬 입출력 라인 및 상기 제2 로컬 입출력 라인에 연결된 메모리 셀 어레이 횡단용 점핑 메탈 라인을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 반도체 메모리 장치의 데이터 센싱 방법은:
복수의 메모리 셀들이 연결된 비트 라인에, 제어된 센싱 전류를 상기 비트 라인의 제1 에지를 통해 공급하고;
상기 비트 라인의 제2 에지에 연결된 센싱 라인으로부터 상기 복수의 메모리 셀들 중 선택된 메모리 셀의 저항 상태에 따른 센싱 전압을 수신하고;
상기 센싱 전압과 설정된 기준 전압을 서로 비교하여 상기 선택된 메모리 셀에 저장된 데이터를 센싱한다.
본 발명의 일실시 예에서, 상기 센싱 전압의 수신은 상기 센싱 라인에 전류가 흐르는 않는 상태에서 이루어질 수 있다.
본 발명의 일실시 예에서, 상기 메모리 셀은 자기 터널 접합(MTJ) 소자와 셀 트랜지스터로 이루어질 수 있다.
본 발명의 실시 예들의 구성에 따르면, 선택된 메모리 셀이 니어 셀 영역에 속하는지 파 셀 영역에 속하는 지에 의존함이 없이 센스 앰프의 센싱 마진이 일정하게 보장되므로, 비트라인 당 연결되는 메모리 셀들의 개수가 늘어난다.
도 1은 본 발명에 따른 반도체 메모리 장치의 일부를 개략적으로 보여주는 예시적 블록도이다.
도 2는 도 1의 일 구현 예를 보여주는 도면이다.
도 3은 도 1의 또 다른 구현 예를 보여주는 도면이다.
도 4는 도 1의 확장 실시 예를 보여주는 도면이다.
도 5는 도 1의 또 다른 확장 실시 예를 보여주는 도면이다.
도 6은 본 발명에 따른 데이터 센싱 방법의 기본 원리를 설명하기 위해 제시된 도면이다.
도 7은 도 6에 따른 등가 회로도이다.
도 8은 도 2에 따른 데이터 센싱 방법의 예를 설명하기 위해 제시된 도면이다.
도 9은 도 3에 따른 데이터 센싱 방법의 예를 설명하기 위해 제시된 도면이다.
도 10은 도 4의 확장 실시 예를 보여주는 도면이다.
도 11은 도 9의 변형 실시 예를 보여주는 도면이다.
도 12는 본 발명에 따른 반도체 메모리 장치의 예시적 전체 블록도이다.
도 13은 도 12중 메모리 셀 어레이의 블록 구성을 예시적으로 보여주는 도면이다.
도 14는 도 13중 메모리 셀의 예시적 구성을 보여주는 도면이다.
도 15 및 도 16은 도 14의 메모리 셀에 저장된 데이터에 따른 가변 저항 소자의 자화 방향을 보여주는 도면이다.
도 17은 도 14에 따른 STT-MRAM 셀의 쓰기 동작을 설명하기 위한 도면이다.
도 18은 도 1의 반도체 메모리 장치를 PRAM에 적용한 예시적 블록도이다.
도 19는 도 1의 반도체 메모리 장치를 ReRAM에 적용한 예시적 블록도이다.
도 20은 도 19에 따른 저저항 상태의 메모리 셀 구조를 보여주는 도면이다.
도 21은 도 19에 따른 고저항 상태의 메모리 셀 구조를 보여주는 도면이다.
도 22는 본 발명의 확장 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 23은 도 22중 컨트롤러의 예시적 구성을 보여주는 구체적 블록도이다.
도 24는 본 발명의 또 다른 확장 실시 예에 따라 멀티 채널을 갖는 불휘발성 메모리 시스템을 보여주는 블록도이다.
도 25는 도 24의 불휘발성 메모리 시스템을 포함하는 전자장치를 보여주는 예시적 블록도이다.
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, MRAM 과 같은 저항성 메모리의 읽기 동작, 쓰기 동작 등과 같은 기본적 동작 및 그러한 기본적 동작을 수행하기 위한 내부 기능회로에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.
도 1은 본 발명에 따른 반도체 메모리 장치의 일부를 개략적으로 보여주는 예시적 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(100), 및 센싱 회로(200)를 포함한다.
메모리 셀 어레이(100)는 비트 라인(BL)에 연결된 복수의 메모리 셀들(11,21)을 포함한다. 도 1에서는 설명의 편의상 하나의 비트 라인(BL)이 도시되어 있으나, 이는 예시적인 것에 불과하다. 즉, 메모리 셀 어레이(100)에는 복수의 비트 라인들이 존재하고, 각 비트 라인 마다 n(n은 2이상의 자연수)개의 메모리 셀들이 연결될 수 있다.
도 1에서, 비트 라인(BL)의 제1 에지(FE)와 제2 에지(SE)사이에 복수의 메모리 셀들(11,21)이 연결된다. 여기서, 비트 라인(BL)의 제1 에지(FE)는 제2 에지(SE)에 비해 센싱 회로(200)에 더 가까이 위치된다. 그러나 이는 설명의 편의상 정해진 것일 뿐, 본 발명은 이에 한정되지 않는다. 비트 라인의 에지는 비트 라인의 자체 일부 또는 비트 라인의 일부 지점에서 전기적으로 접촉되는 부분을 포함하는 것을 의미한다.
결국, 비트 라인(BL)의 제1 에지(FE) 근방에 연결된 제1 메모리 셀(11)은 제2 에지(SE) 근방에 연결된 제n 메모리 셀(21)에 비해, 센싱 회로(200)에 더 가까이 배치되어 있으므로, 니어(near) 셀 영역에 속해 있다. 한편, 제n 메모리 셀(21)은 제1 메모리 셀(11)에 비해 센싱 회로(200)로부터 더 멀리 떨어져 있으므로, 파 셀 영역에 속해 있다.
선택된 메모리 셀이 니어 셀 영역에 위치되어 있든 지 혹은 파 셀 영역에 위치되어 있든 지에 의존함이 없이, 센싱 회로(200)의 센싱 마진이 일정하도록 보장하기 위해 센싱 라인(SEL)이 마련된다. 상기 센싱 라인(SEL)은 상기 비트 라인(BL)의 상기 제2 에지(SE)에 연결된다.
센싱 회로(200)는 상기 센싱 라인(SEL), 및 상기 비트 라인(BL)에 연결되며, 미리 설정된 기준 전압(Vref)을 수신한다. 상기 센싱 회로(200)는 상기 비트 라인(BL)의 상기 제1 에지(FE)를 통해 상기 비트 라인(BL)에 센싱 전류를 공급한다.
상기 센싱 회로(200)는 상기 센싱 라인(SEL)에 나타나는 센싱 라인 전압을 이용하여 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 저장된 데이터를 센싱한다.
이와 같이, 비트 라인(BL)에 대응하여 센싱 라인(SEL)을 배치하고 분리 센싱 타입의 센싱 회로(200)를 설치함에 의해, 선택된 메모리 셀이 니어 셀 영역에 위치되어 있든 지 혹은 파 셀 영역에 위치되어 있든 지에 무관하게 센싱 마진이 일정하게 보장된다. 즉, 센싱 전류의 공급 라인과 센싱 전압의 수신 라인이 별도로 분리됨에 의해, 파 셀 영역에 속한 제n 메모리 셀(21)의 센싱 마진과 니어 셀 영역에 속한 제1 메모리 셀(11)의 센싱 마진은 실질적으로 동일하다.
니어 셀과 파 셀 간에 센싱 마진 로스가 없으므로, 비트 라인(BL)의 길이를 길게 하여 비트 라인에 연결되는 메모리 셀들의 개수를 증가시킬 수 있다.
도 2는 도 1의 일 구현 예를 보여주는 도면이다.
도 2를 참조하면, 반도체 메모리 장치의 센싱 회로(201)는 비트 라인(BL), 센싱 라인(SEL), 전류 공급부(204), 및 센스 앰프(210)를 포함한다.
비트 라인(BL)의 제1 에지(FE))와 제2 에지(SE) 사이에는 복수의 메모리 셀들이 연결된다.
센싱 라인(SEL)은, 상기 비트 라인(BL)의 상기 제2 에지(SE)에 연결된다.
전류 공급부(204)는 상기 비트 라인(BL)의 상기 제1 에지(FE)를 통해 상기 비트 라인(BL)에 센싱 전류를 공급한다.
센스 앰프(210)는 상기 센싱 전류가 상기 비트 라인(BL)의 상기 제1 에지(FE)에서 상기 복수의 메모리 셀들 중 선택된 메모리 셀로 흐를 때, 상기 센싱 라인(SEL)에 나타나는 센싱 전압(SEV)을 기준 전압(Vref)과 비교함에 의해 상기 선택된 메모리 셀에 저장된 데이터를 센싱한다.
읽기(리드) 동작 시에 제1 메모리 셀(11)이 선택되는 경우라고 하면, 센싱 전류는 상기 비트 라인(BL)의 상기 제1 에지(FE)에서 상기 메모리 셀(11)의 소오스 라인(SL1)으로 흐르고, 높은 임피던스에 기인하여 비트 라인(BL)의 상기 제2 에지(SE)로는 흐르지 않는다. 이와 같이 전류가 흐르지 않는 경우에 비트 라인(BL)의 저항에 따른 전압 강하는 없으므로, 제1 메모리 셀(11)이 선택되든 지 혹은 제n 메모리 셀(21)이 선택되든 지에 무관하게 센싱 마진은 일정하게 된다. 즉, 선택된 메모리 셀이 니어 셀 영역에 속해 있는지 혹은 파 셀 영역에 속해 있는 지에 무관하게, 선택된 메모리 셀이 고저항 상태로 쓰여 있는 지 혹은 저저항 상태로 쓰여 있는 지에만 의존하여 상기 센싱 전압(SEV)이 센싱 라인(SEL)을 통해 나타나게 된다.
이와 같이, 비트 라인(BL)에 대응하여 센싱 라인(SEL)을 배치하고 분리 센싱 타입의 센싱 회로(201)를 설치함에 의해, 니어 셀 영역에 속한 메모리 셀과 파 셀 영역에 속한 메모리 셀 간의 센싱 마진 로스가 없어진다. 따라서, 비트 라인 당 연결되는 메모리 셀들의 개수가 상대적으로 늘어난다.
저항성 메모리의 경우 데이터의 이상적인 판별(data "0" 또는 "1")은 메모리 셀의 저항과 선택 트랜지스터의 저항만을 메모리 셀 어레이의 주변에 위치한 센싱 회로를 통해 측정하는 것을 의미할 수 있다. 그러나, 주변의 기생저항, 특히 라인 저항, 컨택 저항, 그리고 비트 라인 선택 트랜지스터의 저항을 함께 측정하게 되면 메모리 셀 데이터의 정확한 판별이 어려워지게 된다. 특히 메모리 집적도가 증가함에 따라 라인 폭(line width) 감소에 따른 기생(parasitic)저항이 증가된다. 데이터의 센싱 시에 이러한 기생저항 성분에 의한 영향이 증가하게 되면 메모리 셀에 저장된 데이터의 판별에 문제가 발생된다. 즉 데이터 1을 0으로 판별하거나 데이터 0을 1로 판별해버리는 센싱 에러가 발생된다. 이와 같이 라인 저항의 증가에 의해 나타나는 에러 중의 하나가 니어 셀/파(far) 셀에 기인되는 문제이다. 즉, 센싱 회로에서 가까운 곳에 위치된 메모리 셀과 멀리 떨어진 곳에 위치된 메모리 셀 간의 라인 저항 차이에 의해 센싱 저항 차이가 발생된다. 센싱 저항 차가 발생되면 센싱 회로의 센싱 마진을 감소시키게 된다.
따라서, 본 발명의 실시 예에서는 라인 저항의 증감에 상관없이 메모리 셀만의 저항을 정확히 측정할 수 있는 분리 센싱 타입의 센싱 방법이므로, 센싱 동작에서 메모리 셀들의 니어/파 현상에 따른 문제가 나타나지 않게 된다.
도 3은 도 1의 또 다른 구현 예를 보여주는 도면이다.
도 3을 참조하면, 센싱 회로(202)는 비트 라인(BL)과 센싱 라인(SEL)에 연결된다.
상기 센싱 회로(202)는 상기 비트 라인(BL)의 상기 제1 에지(FE)를 통해 상기 비트 라인(BL)에 센싱 전류를 공급한다.
상기 센싱 회로(202)는 상기 센싱 라인(SEL)에 나타나는 센싱 라인 전압(SLV)을 이용하여 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 저장된 데이터를 센싱한다.
구체적으로, 상기 센싱 회로(202)는, 바이어스 전압(PB)에 응답하여 센싱 전류를 생성하는 제1 모스 트랜지스터(204), 및 인가되는 클램핑 제어전압(CCV)에 응답하여 상기 센싱 전류를 조절함에 의해 상기 선택된 메모리 셀이 연결된 비트라인 노드(BLNOi)의 전압이 설정된 클램핑 전압(VCMP)과 같도록 하는 제2 모스 트랜지스터(208)를 포함한다.
상기 센싱 회로(202)는, 상기 설정된 클램핑 전압(VCMP)과 상기 센싱 라인 전압(SLV)을 비교하고 그 비교 결과에 따라 상기 클램핑 제어전압(CCV)을 생성하는 증폭기(206), 및 상기 제1,2 모스 트랜지스터들(204,208)이 공통 연결된 센싱 전압 노드(SVN)에 나타나는 센싱 전압을 기준 전압(Vref)과 비교하고 그 비교 결과를 센싱 데이터(OUT)로서 출력하는 센스 앰프(210)를 포함한다.
상기 제1,2 모스 트랜지스터들(204,208)는 각기 피모스(PMOS) 트랜지스터와 엔모오스(NMOS) 트랜지스터로 구현될 수 있다.
도 3에서, 메모리 셀(MC1)은 MRAM 셀, PRAM 셀, 또는 ReRAM 일 수 있다. 메모리 셀은 하나의 가변 저항 소자(VR)와 하나의 억세스 트랜지스터(TR)를 포함할 수 있다.
임의의 메모리 셀이 고저항 상태로 라이트 회로에 의해 쓰여진 경우에 1 마이크로 암페어(μA)의 전류가 흐르도록 할 수 있고 저저항 상태로 쓰여진 경우에 5 마이크로 암페어의 전류가 흐르도록 할 수 있다고 가정하자.
제2 메모리 셀(MC2)이 읽기 동작 시에 선택된 경우라고 하면, 제2 워드 라인(WL2)이 인에이블된다.
전류 바이어싱 기능을 수행하는 제1 모스 트랜지스터(204)는 바이어스 전압(PB)에 응답하여 상기 센싱 전압 노드(SVN)에 예를 들어 1 마이크로 암페어와 5 마이크로 암페어의 중간 전류 즉, 3 마이크로 암페어의 전류를 센싱 전류로서 공급할 수 있다. 이 때, 상기 센싱 전압 노드(SVN)에서의 초기 전압은 3 볼트라고 가정 하자.
클램핑 기능을 수행하는 제2 모스 트랜지스터(208)는 클램핑 제어전압(CCV)에 응답하여 상기 센싱 전류를 조절함에 의해 상기 선택된 메모리 셀(MC2)이 연결된 비트라인 노드(BLNOi)의 전압이 설정된 클램핑 전압(VCMP)과 같아지도록 한다. 만약, 제2 메모리 셀(MC2)가 아니라 메모리 셀(MC1)이 선택된 경우라면 제1 에지(FE)의 전압이 설정된 클램핑 전압(VCMP)과 같아지고, 메모리 셀(MCn)이 선택된 경우라면 제2 에지(SE)의 전압이 설정된 클램핑 전압(VCMP)과 같아질 것이다.
이를 위해, 전압 비교 동작을 수행하는 증폭기(206)는 상기 설정된 클램핑 전압(VCMP)과 상기 센싱 라인(SEL)에 나타나는 센싱 라인 전압(SLV)을 비교하고 그 비교 결과에 따라 상기 클램핑 제어전압(CCV)을 생성한다. 예를 들어 클램핑 전압(VCMP)이 2볼트로 설정된 경우에 비트라인 노드(BLNOi)의 전압은 2볼트로 조절된다. 이에 따라, 제1 에지(FE)의 전압은 비트라인 노드(BLNOi)의 전압 보다 높은 전압 예를 들어 2.5 볼트로 나타날 수 있다.
여기서, 제2 모스 트랜지스터(208)에 의해 클램핑된 센싱 전류는 비트 라인(BL)의 제1 에지(FE)에서 상기 제2 메모리 셀(MC2)의 소오스 라인(SL2)으로 흐르지만, 비트라인 노드(BLNOi)에서 상기 제2 에지(SE)로는 비트 라인(BL)에 존재하는 하이 임피던스에 의해 흐르지 않는다.
결국, 상기 클램핑된 센싱 전류는 비트라인 노드(BLNOi)와 상기 센싱 라인(SEL) 사이에는 흐르지 않으므로 상기 증폭기(206)의 전압 비교 동작에서 상기 비트라인 노드(BLNOi)와 상기 센싱 라인(SEL) 사이에 존재하는 저항값은 무시된다. 즉, 상기 비트라인 노드(BLNOi)와 상기 센싱 라인(SEL) 사이에서의 전압 강하는 없으므로, 상기 센싱 라인 전압(SLV)은 상기 비트라인 노드(BLNOi)의 전압이 그대로 나타나는 셈이다.
상기 증폭기(206)와 상기 제2 모스 트랜지스터(208)의 동작에 의해, 선택된 메모리 셀(MC2)이 연결된 비트라인 노드(BLNOi)의 전압은 설정된 클램핑 전압(VCMP)과 같아지도록 조절된다.
따라서, 센스 앰프(210)의 센싱 전압 노드(SVN)에 나타나는 전압은 니어 셀 영역에 속하는 메모리 셀이 선택되었든지 혹은 파 셀 영역에 속하는 메모리 셀이 선택되었든 지에 상관없이, 선택된 메모리 셀(MC2)의 저항 상태에만 의존하여 나타나게 된다. 즉, 저 저항 상태에서는 3 마이크로 암페어의 전류가 흐르게 될 것이므로 센싱 전압 노드(SVN)에는 3볼트(초기 전압)에서 2볼트가 드롭된 1 볼트(Volt)의 전압이 예를 들어 나타날 수 있다. 한편, 고 저항 상태에서는 1 마이크로 암페어의 전류만이 흐르게 될 것이므로 센싱 전압 노드(SVN)에는 3볼트에서 2볼트가 상승된 5 볼트(Volt)의 전압이 예를 들어 나타날 수 있다. 그러므로, 센스 앰프(210)는 이 경우에 5 볼트의 전압을 2.5 볼트의 기준 전압(Vref)과 비교하고 그 비교 결과를 논리 하이의 센싱 데이터(OUT)로서 출력할 수 있다. 한편, 반대의 경우에 센스 앰프(210)는 1 볼트의 전압을 2.5 볼트의 기준 전압(Vref)과 비교하고 그 비교 결과를 논리 로우의 센싱 데이터(OUT)로서 출력할 수 있다.
위와 같이 설명된 전압들의 특정 예는 예시적인 것에 불과하며, 본 발명은 이에 한정되지 않는다. 또한, 위의 설명에서 읽기 동작 이전의 프리 차아지 동작은 생략되었음을 이해하여야 한다.
도 3과 같이 선택된 메모리 셀이 니어 셀 영역에 속해 있든 지 혹은 파 셀 영역에 속해 있든 지에 상관없이 선택된 메모리 셀이 연결된 비트라인 노드의 전압을 클램핑 전압(VCMP)과 같아지도록 하여 두고, 센스 앰프(210)로써 전압 센싱을 행하면, 니어 셀과 파 셀 간의 센싱 마진 로스가 없다. 결국, 센스 앰프에서 멀리 떨어진 곳에 위치한 메모리 셀의 경우에 센싱 마진 로스가 상대적으로 컸었던 종래의 센싱 스킴과는 달리, 니어 셀과 파 셀 간의 센싱 마진이 동일하므로 비트 라인 당 연결되는 메모리 셀의 개수를 증가시킬 수 있다.
이와 같이, 비트 라인의 라인 저항의 편차에 무관하게 데이터 센싱 동작이 일정하게 수행될 수 있으므로 메모리 용량이 증대된다.
도 4는 도 1의 확장 실시 예를 보여주는 도면이다.
도 4를 참조하면, 도 1 보다 비트 라인 수가 더 확장된 구성이 보여진다. 즉, 도 4는 2행 2열의 메모리 셀 어레이 구성으로서, 메모리 셀은 하나의 자기 터널 접합 소자(MTJ)와 하나의 셀 트랜지스터(CTR)를 포함하는 MRAM 셀로 이루어진 예이다.
셀 트랜지스터(CTR)의 게이트는 워드라인에 연결되고 소오스는 소오스 라인에 연결된다.
센싱 회로(200-1)는 제1 센싱 라인(SEL1)과 제1 비트 라인(BL1)에 연결된다. 제1 센싱 라인(SEL1)은 제1 비트 라인(BL1)이 배치되는 층과 다른 층에 배치되는 경우에 컨택(CT1)을 통해 제1 비트 라인(BL1)의 제2 에지(SE1)와 연결될 수 있다. 제1 센싱 라인(SEL1)은 메모리 셀 어레이의 상부를 횡단하는 횡단용 점핑 메탈 라인일 수 있다.
도 4에서 도시된 2행 2열의 메모리 셀 어레이 구성은 N행 x M열로 확장될 수 있다. 여기서, N,M은 각기 3 이상의 자연수이다.
도 4의 경우에는 제1,2 센싱 라인들(SEL1,SEL2)이 설치되지만, 파 셀 영역에 속한 메모리 셀들에 대한 센싱 마진의 로스가 없으므로 비트 라인당 연결되는 메모리 셀들의 개수를 늘릴 수 있다.
도 5는 도 1의 또 다른 확장 실시 예를 보여주는 도면이다.
도 5를 참조하면, 도 1 보다 비트 라인 수가 더 확장된 구성이 보여진다. 즉, 도 5는 2행 2열의 메모리 셀 어레이 구성으로서, 메모리 셀은 하나의 가변 저항(VR)과 하나의 다이오드(DI)를 포함하는 저항성 메모리 셀로 이루어진 예이다.
가변 저항(VR)의 일단은 워드라인에 연결된다. 다이오드(DI)의 애노드는 가변 저항(VR)의 타단에 연결되고 캐소드는 비트 라인에 연결된다.
센싱 회로(200-1)는 제1 센싱 라인(SEL1)과 제1 비트 라인(BL1)에 연결된다. 제1 센싱 라인(SEL1)은 제1 비트 라인(BL1)이 배치되는 층과 다른 층에 배치되는 경우에 컨택(CT1)을 통해 제1 비트 라인(BL1)의 제2 에지(SE1)와 연결될 수 있다. 제1 센싱 라인(SEL1)은 메모리 셀 어레이의 상부를 횡단하는 횡단용 점핑 메탈 라인일 수 있다.
마찬가지로, 도 5에서 도시된 2행 2열의 메모리 셀 어레이 구성은 N행 x M열로 확장될 수 있다. 여기서, N,M은 각기 3 이상의 자연수이다.
도 6은 본 발명에 따른 데이터 센싱 방법의 기본 원리를 설명하기 위해 제시된 도면이다. 또한, 도 7은 도 6에 따른 등가 회로도이다.
먼저, 도 6을 참조하면, 컨택(contact: 64)의 저항을 측정하기 위한 방법들 중의 하나인 Cross-Bridge Kelvin Resistor(CBKR) 측정 방법에 따른 구조가 보여진다. CBKR 측정 방법의 경우에는 전류를 인가하는 단자들(C-C)과 전압을 측정하는 단자(P-P)들이 별도의 루프로 구성된다. 따라서, 4 단자를 이용하면 실제로 측정하고자 하는 컨택(64)의 저항(Rsubject)을 측정 패쓰(Path)내에 존재하는 기생 저항에 영향을 받지 않고 정확하게 측정할 수 있다.
한편, 일반적인 저항 측정방법은 두 단자들을 이용하여 구현된다. 두 단자들 중 한쪽 단자에 전류를 공급하고 이 때 컨택의 양단 전압은 두 단자들을 통해 볼트메타로 인가된다. 결국, V=IR 이라는 ohm's law 를 이용하여 컨택의 저항이 측정되는 것이다. 이와 같은 방법은 전류를 인가하는 단자에서 전압이 측정되는 것이므로 전류가 흐르는 패쓰 내의 모든 저항이 저항의 측정에 참여하게 된다. 따라서, 측정된 저항값에는 두 단자에서 볼트메터 사이의 와이어 케이블 저항이 포함되어 있어 측정된 저항은 부정확하다.
이와는 달리, CBKR 측정 방법의 경우에는 4 단자를 이용하여 전류를 인가하는 루프와 전압을 측정하는 루프가 별개로 구성되므로, 전압을 측정하는 루프에는 전류가 흐르지 않으므로 전압 강하가 없게 된다.
전류를 인가하는 루프는 전원, 암페어메타(61), 단자들(C-C), 및 컨택(64)을 포함하며, 도 7에서 보여지는 바와 같이 외곽 패쓰를 따라 형성된다. 한편, 전압을 측정하는 루프는 컨택(64), 단자들(P-P), 및 볼트메타(62)를 포함하며, 도 7에서 보여지는 바와 같이 내부 패쓰를 따라 형성된다.
여기서, 전류가 흐르는 패쓰 내에서 저항이 존재하면 전압 강하가 발생하게 되지만(V=IR) 전류가 흐르지 않으면 오옴의 법칙(ohm's law)에 의해 I=0A 이므로 전압강하는 0V로 된다. 이러한 원리를 이용하여 저항이 있더라도 전류가 흐르지 않는 조건이 되도록 하면 측정하는 패쓰 내에 와이어 케이블 등에 의한 저항이 존재하더라도 전압을 정확하게 측정할 수 있게 된다. 전압 측정 루프가 무한대의 입력 저항값을 가지게 되면, 전압을 측정하는 패쓰 즉 내부 패쓰를 따라 전류는 흐르지 않는다. 도 7의 경우에 전압을 측정하는 패쓰를 따라 전류가 흐르지 않으므로 전압 강하는 OV로 되어 측정되는 컨택(64)의 저항 값에는 단자들(P-P)사이에 존재하는 와이어 케이블 저항(Rwire)이 포함되지 않는다. 즉, 내부 패쓰에 존재하는 기생저항을 바라보지 않고서, 실제로 측정하고자 하는 컨택(64)의 저항(Rsubject)을 정확하게 측정할 수 있다.
본 발명의 실시 예들에서는 위와 같은 CBKR 측정 방법을 응용하여, 저항성 메모리 등과 같은 반도체 메모리 장치에서 센싱 회로 및 센싱 방법을 분리 센싱 타입으로 구현하고 있다. 따라서, 선택된 메모리 셀이 니어 셀 영역에 속하든 지, 파 셀 영역에 속하든 지에 상관없이 센싱 마진이 일정하게 보장되어 비트 라인당 연결되는 메모리 셀의 개수를 늘릴 수 있게 된다.
도 8은 도 2에 따른 데이터 센싱 방법의 예를 설명하기 위해 제시된 도면이다.
도 8을 참조하면, 도 2에서의 비트 라인(BL)에 기생하는 비트 라인 저항(RBL)이 복수로 나타나 있다. 도 8에서 메모리 셀은 하나의 자기터널 접합소자(MTJ)와 하나의 셀 트랜지스터(CTR)를 갖는 MRAM 셀로 가정한다.
비트 라인(BL)의 제1 에지(FE)에서 멀어질 수록 비트 라인 저항(RBL)의 개수는 많아지므로 저항 값은 커진다. 예를 들어, 니어 셀 영역에 속하는 제2 메모리 셀(MC2)이 읽기 동작 시에 선택된 경우라면 비트 라인(BL)의 저항 값은 1 x RBL이 된다. 그러나, 파 셀 영역에 속하는 제n 메모리 셀(MCn)이 선택된 경우라면 비트 라인(BL)의 저항 값은 n x RBL이 된다.
본 발명에 따른 센싱 방법에 따르면, 데이터 센싱이 분리 센싱 타입으로 구현되므로, 선택된 메모리 셀이 니어 셀 영역에 속하든 파 셀 영역에 속하든지 구애받음 없이 센싱 마진이 동일하게 보장된다.
예를 들어, 도 8의 경우에 제n-2 메모리 셀(MCn-2)이 읽기 동작에서 선택된 경우라고 하면, 워드라인(WLn-2)이 활성화되고, 센싱을 위한 전류는 피모스 트랜지스터(204)에 의해 공급된다. 센싱 전류는 비트 라인(BL)의 제1 에지(FE)에서 비트라인 노드(BLNOi)를 경유하여 제n-2 메모리 셀(MCn-2)의 소오스 라인(SLn-2)으로 흐른다. 보다 구체적으로 비트라인 노드(BLNOi)에 공급된 전류는 제n-2 메모리 셀(MCn-2)의 자기터널 접합소자(MTJ)와 셀 트랜지스터(CTR)를 경유하여 상기 소오스 라인(SLn-2)으로 흐른다.
따라서 전류가 비트 라인(BL)상의 경로(CP1)를 따라 흐르게 되므로 전류를 인가하는 방향으로는 전압 강하가 발생된다. 그러나 비트 라인(BL)상의 경로(CP2)를 따라가는 방향으로는 입력(input) 저항이 무한대인 전압 측정 회로 즉 센스 앰프(210) 및 비트 라인(BL)의 잔여 비트 라인이 있으므로 전류가 흐르지 않는다. 결국, 비트라인 노드(BLNOi)와 제2 에지(SE) 사이에는 전류가 흐르지 않으므로 저항이 크게 존재한다 하더라도 전압 강하는 없다. 즉, 전류가 흐르지 않음에 의해 비트라인 노드(BLNOi)와 센싱 라인(SEL) 사이에 존재하는 토탈 저항이 센싱 전압(SEV)에 영향을 주지 않는다.
따라서, 센싱 전압(SEV)은 결국, 비트라인 노드(BLNOi)에 나타나는 전압이 된다. 센스 앰프(210)는 선택된 메모리 셀의 위치에 상관없이 상기 센싱 전압(SEV)을 기준 전압(Vref)과 비교함에 의해 상기 선택된 메모리 셀에 저장된 데이터를 센싱한다.
제1 메모리 셀(MC1)이 선택되든 지 혹은 제n 메모리 셀(MCn)이 선택되든 지에 무관하게 센싱 동작은 선택된 메모리 셀의 저항 상태에만 의존하여 센싱 데이터(OUT)로서 나타나게 된다.
이와 같이, 비트 라인(BL)에 대응하여 센싱 라인(SEL)을 배치하고 센싱 전류 인가 지점과 센싱 전압의 측정 지점을 분리함에 의해, 니어 셀 영역에 속한 메모리 셀과 파 셀 영역에 속한 메모리 셀 간의 센싱 마진 로스가 없어진다. 따라서, 비트 라인 당 연결되는 메모리 셀들의 개수가 상대적으로 늘어난다.
도 9는 도 3에 따른 데이터 센싱 방법의 예를 설명하기 위해 제시된 도면이다.
도 9를 참조하면, CBKR 측정 방법의 기본 원리를 클램핑 트랜지스터(208)를 포함하는 센싱 회로에 적용하여 니어 셀과 파 셀 간의 센싱 마진 로스를 해결하는 구성 예가 나타나 있다.
구체적으로, 도 9에서 센싱 회로는 클램핑 트랜지스터(208)와 증폭기(206)를 포함한다. 또한, 상기 센싱 회로는 바이어스 트랜지스터(204)와 센스 앰프(210)를 포함한다. 상기 센스 앰프(210)는 전압 센스 앰프로서, 크로스 커플드 차동 증폭기 타입 또는 전류 미러형 차동 증폭기 타입의 센스 앰프일 수 있다.
비트 라인(BL)에 1024 개의 메모리 셀(MC)들이 연결된 경우라고 하고 제 1022 번째 메모리 셀(MCn-2)이 선택된 경우라 하자. 제 1022번째 메모리 셀(MCn-2)은 비트 라인(BL)의 제1 에지(FE)에서 매우 멀리 떨어져 위치된 메모리 셀 이므로, 파 셀 영역에 속해 있다고 할 수 있다. 즉, 제 1022 번째 메모리 셀(MCn-2)은 비트 라인(BL)의 제2 에지(SE)에 매우 근접하여 위치된 메모리 셀이다.
제n-2 워드 라인(WLn-2)이 인에이블되고, 바이어스 트랜지스터(204)는 바이어스 전압(PB)에 응답하여 센싱 전압 노드(SVN)에 설정된 센싱 전류를 공급한다. 여기서, 센싱 전류는 메모리 셀이 고 저항 상태일 때 흘릴 수 있는 전류값과 저 저항 상태일 때 흘릴 수 있는 전류값 사이의 중간 전류값으로 주어질 수 있다. 예를 들어, 메모리 셀이 고 저항 상태일 때 1 마이크로 암페어를 흘릴 수 있고, 저 저항 상태일 때 5 마이크로 암페어를 흘릴 수 있는 경우에 3 마이크로 암페어의 전류가 센싱 전류로서 공급될 수 있다. 이 경우에 센싱 전압 노드(SVN)에는 예를 들어 3볼트의 전압이 초기 전압으로서 나타날 수 있다.
센싱 전류는 상기 클램핑 트랜지스터(208)에 의해 제한되어 제1 에지(FE)로 공급된다. 상기 클램핑 트랜지스터(208)는 클램핑 제어전압(CCV)에 응답하여 상기 센싱 전류를 조절함에 의해 상기 제1022 번째 메모리 셀(MCn-2)이 연결된 비트라인 노드(BLNOn-2)의 전압이 설정된 클램핑 전압(VCMP)과 같아지도록 한다. 클램핑 전압(VCMP)의 레벨은 상기 센싱 전압 노드(SVN)의 전압 레벨보다는 낮게 설정된다. 예를 들어, 설정된 클램핑 전압(VCMP)은 0.3 볼트에서 2볼트까지의 범위 내에서 설정될 수 있다.
상기 클램핑 트랜지스터(208)에 의해 클램핑된 센싱 전류는 비트 라인(BL)의 제1 에지(FE)에서 상기 선택된 메모리 셀(MCn-2)의 소오스 라인(SLn-2)으로 전류 경로(CP1)를 따라 흐르지만, 비트라인 노드(BLNOn-2)에서 상기 제2 에지(SE)로는 비트 라인(BL)에 존재하는 무한대의 입력 저항에 기인하여 흐르지 않는다. 즉, 경로(CP2)를 따라서는 전류가 흐르지 않는다.
상기 증폭기(206)는 상기 설정된 클램핑 전압(VCMP)과 상기 센싱 라인(SEL)에 나타나는 센싱 라인 전압(SLV)을 비교하고 그 비교 결과에 따라 상기 클램핑 제어전압(CCV)을 생성한다. 따라서, 클램핑 전압(VCMP)이 2볼트로 설정된 경우에 비트라인 노드(BLNOn-2)의 전압은 제어 목표 전압인 2볼트로 조절된다. 이 경우에 제1 에지(FE)의 전압은 비트라인 노드(BLNOn-2)의 전압보다 높은 전압 예를 들어 2.5 볼트로 나타날 수 있다. 한편, 제 1022 번째 메모리 셀(MCn-2)이 아니라, 제1 번째 메모리 셀(MC1)이 선택된 경우라고 하면, 상기 증폭기(206)로부터 생성되는 클램핑 제어전압(CCV)은 제 1022 번째 메모리 셀(MCn-2)이 선택된 경우에 비해 낮아진다. 따라서, 이 경우에는 상기 클램핑 트랜지스터(208)가 상대적으로 약하게 턴온되어 제1 에지(FE)의 전압이 2볼트로 조절될 것이다.
상기 증폭기(206)와 클램핑 트랜지스터(208)는 니어 셀 영역에 속한 메모리 셀이 선택되든, 혹은 파 셀 영역에 속한 메모리 셀이 선택되든 지에 상관없이, 선택된 메모리 셀이 연결되어 있는 비트라인 노드의 전압을 클램핑 전압(VCMP)으로 만들어 주는 역할을 한다. 그러므로, 파 셀 영역에 속한 메모리 셀이 선택된 경우에 생성되는 클램핑 제어전압(CCV)은 니어 셀 영역에 속한 메모리 셀이 선택된 경우에 생성되는 클램핑 제어전압(CCV)에 비해 높다.
전술된 바와 같이, 클램핑된 센싱 전류는 비트라인 노드(BLNOn-2)와 상기 센싱 라인(SEL) 사이에는 무한대의 입력 임피던스에 기인하여 흐르지 않으므로 상기 비트라인 노드(BLNOn-2)와 상기 센싱 라인(SEL) 사이에서의 전압 강하는 없다. 따라서, 센싱 라인 전압(SLV)은 상기 비트라인 노드(BLNOn-2)의 전압과 같게 된다. 한편, 같은 원리로 첫 번째 메모리 셀(MC1)이 선택된 경우에는 제1 에지(FE)에 나타나는 비트라인 노드의 전압이 설정된 클램핑 전압(VCMP)과 동일하게 되고, 제1 에지(FE)와 상기 센싱 라인(SEL) 사이에는 센싱 전류가 흐르지 않는다.
그러므로, 센스 앰프(210)의 센싱 전압 노드(SVN)에 나타나는 전압은 선택된 메모리 셀이 니어 셀 영역에 속해 있는 지 아니면 파 셀 영역에 속해 있는 지에 상관없이, 선택된 메모리 셀이 갖는 저항 상태에만 의존하게 된다. 선택된 메모리 셀이 저 저항상태인 경우에는 센싱 전류가 소오스 라인을 향해 상대적으로 잘 흐를 것이므로 센싱 전압 노드(SVN)에는 3볼트(초기 전압)보다 낮은 전압이 나타나고, 고 저항 상태인 경우에는 센싱 전류가 소오스 라인을 향해 상대적으로 덜 흐를 것이므로 센싱 전압 노드(SVN)에는 3볼트보다 높은 전압이 나타날 수 있다. 그러므로, 센스 앰프(210)는 센싱 타임에서 센싱 전압 노드(SVN)에 나타나는 전압과 기준 전압(Vref)을 서로 비교하여 센싱 데이터(OUT)를 출력할 수 있다.
이와 같이 측정하고자 하는 전압이 선택된 비트 라인(BL)의 제2 에지(FE)에 연결된 센싱 라인(SEL)을 통해 피드백되고, 클램핑된 센싱 전류는 선택된 메모리 셀의 비트라인 노드와 상기 센싱 라인(SEL) 사이에는 흐르지 않으므로, 비트라인 노드(예:BLNOn-2)와 상기 센싱 라인(SEL) 사이에 존재하는 저항값은 전압의 측정시에 무시된다.
도 9와 같은 센싱 원리에 따라 분리 센싱 타입의 센싱 회로를 구성하면, 니어 셀과 파 셀 간의 센싱 마진 로스가 없다. 결국, 니어 셀과 파 셀 간의 센싱 마진이 동일하면 비트 라인 당 연결되는 메모리 셀의 개수는 증가 된다. 도 9와 같은 센싱 회로에 따르면, 니어 셀과 파 셀 간의 비트 라인 로딩 편차에 무관하게 데이터 센싱 마진이 동일하게 보장될 수 있어 센싱 속도를 고려하는 수준에서 메모리 용량이 극대화된다.
도 10은 도 4의 확장 실시 예를 보여주는 도면이다.
도 10을 참조하면, 센싱 회로들(200-1,200-2)가 도면을 기준으로 우측에 있는 경우에 컬럼 게이트들(CG2,CG4,CG6)을 포함하는 제2 컬럼 게이트부, 제2 로컬 I/O 라인부(SI/O), 및 센싱 라인들(SEL1-SELn)이 추가적으로 설치될 수 있다. 즉, 컬럼 게이트들(CG1,CG3,CG5)을 포함하는 제1 컬럼 게이트부, 및 제1 로컬 I/O 라인부(FI/O)는 일반적으로 설치되는 구성들이다.
예를 들어, 제1 비트 라인(BL1)에 연결된 메모리 셀이 선택되는 경우에 제1 컬럼 선택 라인(CSL:column selection line)신호(CSL1)가 인에이블된다.
제1 컬럼 게이트(CG1)가 턴온되면서 센싱 전류가 비트 라인에서 선택된 메모리 셀로 공급된다. 제2 컬럼 게이트(CG2)가 턴온되면서 센싱 전압이 제1 센싱 라인(SEL1)을 통해 전송된다.
제2 컬럼 게이트(CG2)는 전류 드라이빙 용 트랜지스터가 아니므로, 제2 컬럼 게이트(CG2)의 트랜지스터 사이즈는 제1 컬럼 게이트(CG1)의 트랜지스터의 사이즈에 비해 작다. 따라서, 제2 컬럼 게이트부는 제1 컬럼 게이트부에 비해 작은 면적으로 구현될 수 있다.
이와 같이, 제1 비트 라인(BL1)에 연결된 제2 컬럼 게이트(CG2)를 통해 측정된 전압은 제2 로컬 I/O 라인부(SI/O)의 대응되는 로컬 I/O 라인, 및 점핑 메탈 라인으로 구현될 수 있는 센싱 라인(SEL1)을 차례로 거쳐, 예를 들면 센싱 회로(200-1)내의 증폭기(도 3에서의 206)로 전달된다. 도 10의 경우에도 비트 라인 패쓰(path)에서 발생하는 저항 성분에 전압 측정이 영향을 받지 않도록 하기 위해, 전압 측정(voltage measurement)이 센싱 전류가 인가되는 곳의 반대 편에서 이루어진다.
도 11은 도 9의 변형 실시 예를 보여주는 도면이다.
도 11에서는 도 9의 회로에 소오스 라인 구동 회로(300)가 추가된 것이다.
도면을 참조하면, 소오스 라인(SL)은 제1 에지(FE1)와 제2 에지(SE1) 사이에서 복수의 메모리 셀들(MC1-MCn)의 각 소오스에 공통으로 연결된다. 여기서, 소오스 라인(SL)의 제1 에지(FE1)는 제2 에지(SE1)에 비해 소오스 라인 구동 회로(300)에 더 가까이 위치된다.
소오스 라인(SL)에도 기생 저항이 존재하므로 도 9에서의 비트 라인 전압 측정 원리와 동일한 원리로 메모리 셀 어레 내의 소오스 라인이 구동될 수 있다. 이를 위해, 유사하게 소오스 라인(SL)의 상기 제2 에지(SE1)에는 피드백 라인(FBL)이 연결된다. 상기 피드백 라인(FBL)은 상기 센싱 라인(SEL)에 대응하여 설치될 수 있다.
소오스 라인 구동 회로(300)는 상기 피드백 라인(FBL)에 나타나는 피드백 전압과 미리 설정된 소오스 라인 기준 전압(VSL)사이의 레벨 차에 근거하여 상기 소오스 라인(SL)에 흐르는 구동 전류를 조절한다.
상기 소오스 라인 구동회로(300)는 인가되는 구동제어신호에 응답하여 상기 소오스 라인(SL)의 상기 제1 에지(FE1)를 통해 상기 구동 전류를 상기 소오스 라인(SL)에 공급하는 소오스 라인 전류 공급부(304)와, 상기 피드백 전압을 상기 소오스 라인 기준 전압(VSL)과 비교하여 상기 구동제어신호를 생성하는 소오스 라인 구동 제어부(310)를 포함한다.
도 11에서, 예시적으로 소오스 라인 전류 공급부(304)는 엔모오스 트랜지스터로 구성되고, 상기 소오스 라인 구동 제어부(310)는 연산 증폭기로 구성된다.
메모리 셀(MCn-2)이 선택된 경우에 소오스 라인 노드(SLNOn-2)와 상기 피드백 라인(FBL) 사이에 존재하는 저항값은 증폭기(310)의 동작 시에 무시된다. 즉, 경로(CP3)를 통해 흐르는 전류는 없으므로, 피드백 라인(FBL)에 나타나는 전압은 소오스 라인 노드(SLNOn-2)의 전압과 동일한 전압이다. 결국, 경로(CP3)에서는 전압 강하가 발생되지 않기 때문이다.
MRAM의 경우에 비트 라인의 저항뿐만 아니라 소오스 라인(source-line)저항 역시 셀 산포 및 전압 안정화에 매우 중요한 부분을 차지하게 된다. 소오스 라인에 도 11과 같은 소오스 라인 구동회로(300)를 적용하게 되면 소오스 라인의 저항 증가에 의한 여러 가지 문제점을 해결할 수 있게 된다. 특히 집적도 증가에 의한 라인 저항 증가에 효과적으로 대응 가능하게 되어 소오스 라인 저항 증가에 의한 셀 사이즈 감소 방해 요소가 제거된다. 도 11에서와 같이 비트 라인 및 소오스 라인의 저항 증가 현상을 회로적으로 해결하면, 1개의 비트 라인에 연결되는 메모리 셀들의 개수가 증가된다. 따라서, 메모리 제품의 시장 경쟁성이 높아질 수 있다.
도 12는 본 발명에 따른 반도체 메모리 장치의 예시적 전체 블록도이다.
도 12를 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(100), 센싱 회로부(250), 소오스 라인 구동 회로(300), 쓰기 회로(350), 버퍼 회로(410), 로우 디코더(420), 컬럼 디코더(430), 입출력 회로(440), 및 컨트롤 회로(500)를 포함할 수 있다.
메모리 셀 어레이(100)는 복수의 워드 라인들(WL1,WL2)을 통하여 로우 디코더(420)에 연결된다. 메모리 셀 어레이(100)는 복수의 비트 라인들(BL1-BLn)을 통하여 센싱 회로부(250)의 센싱 회로들(200-1~200-n)에 연결된다. 메모리 셀 어레이(100)는 복수의 메모리 블록들을 포함할 수 있으며, 각각의 메모리 블록은 데이터를 저장하는 복수의 메모리 셀들을 포함한다.
본 발명의 실시 예에 있어서, 메모리 셀 어레이(100)는 저항성 메모리로서 가변 저항 메모리(Variable resistance memory)를 사용하여 구현될 수 있다. 예를 들어, 메모리 셀 어레이(100)의 메모리 셀들은 STT-MRAM(Spin transfer magneto resistive random access memory)셀로 구현될 수 있다.
메모리 셀들이 STT-MRAM으로 구현되는 경우, 각 메모리 셀은 자성 물질을 갖는 자기 터널 접합(magnetic tunnel junction)소자를 포함할 수 있다.
쓰기 회로(350)는 쓰기 동작 시에, 쓰기 요청된 데이터에 대응하는 쓰기 전류(write current)를 선택된 비트 라인(BL)을 통하여 메모리 셀 어레이(100)에 제공한다.
센싱 회로들(200-1~200-n)중 임의의 센싱 회로(200-1)는 전술한 도 2 또는 도 3과 같이 구현될 수 있다. 읽기 동작 시에, 센싱 회로(200-1)는 비트 라인(BL1)을 통하여 센싱 전류를 인가하고, 전류의 흐름이 없는 센싱 라인(SEL1)을 통해 센싱 전압을 수신한다. 따라서, 센싱 회로(200-1)는 선택된 메모리 셀이 비트 라인에 연결된 위치에 상관없이 동일한 센싱 마진을 가지고 센싱 동작을 수행할 수 있다. 결국, 니어 셀과 파 셀 간의 센싱 마진을 동일하게 유지하면서 센싱 동작이 이루어지므로, 비트 라인에 연결되는 메모리 셀의 개수를 증가시킬 수 있다.
입출력 회로(440)는 외부로 부터 데이터(Data)를 수신하거나, 메모리 셀로부터 리드된 데이터를 외부로 제공한다.
컬럼 디코더(430)는 컬럼 어드레스를 디코딩하여 복수의 비트라인들 중 하나를 선택하기 위해 컬럼 선택라인(CSL)신호를 출력한다.
로우 디코더(420)는 로우 어드레스를 디코딩하여 복수의 워드라인들 중 하나를 선택하기 위해 워드라인 활성화 신호를 출력한다.
컨트롤 회로(500)는 인가되는 쓰기 커맨드(write command, W_CMD) 또는 읽기 커맨드(R_CMD)를 수신하고 반도체 메모리 장치내의 각 회로 블록들을 제어하기 위한 제어신호들(CON1-CONn)을 생성한다. 컨트롤 회로(500)는 수신된 쓰기 커맨드 또는 읽기 커맨드에 응답하여, 반도체 메모리 장치의 쓰기 또는 읽기 동작을 전반적으로 제어한다.
버퍼 회로(410)는 어드레스 버퍼 및 커맨드 버퍼를 포함할 수 있다. 어드레스 버퍼는 인가되는 어드레스를 멀티플렉싱하여 로우 어드레스와 컬럼 어드레스를 로우 디코더(420)와 컬럼 디코더(430)에 각기 제공할 수 있다.
소오스 라인 구동 회로(300)는 메모리 셀들의 소오스 라인에 연결될 수 있다. 이 경우에 소오스 라인 구동 회로(300)는 도 11에서와 같은 구성을 가질 수 있다.
도 12의 경우에 도 10을 통해 언급된 바와 같이 컬럼 게이트(CG2)를 포함하는 제2 컬럼 게이트부, 센싱 회로부(250), 및 센싱 라인들(SEL1-SELn)이 일반적인 회로 구성에 더하여 추가된다. 또한, 소오스 라인 구동 회로(300)가 추가될 경우에 피드백 라인(FBL)도 그에 따라 추가된다.
도 13은 도 12중 메모리 셀 어레이의 블록 구성을 예시적으로 보여주는 도면이다.
도 13에서는 도 12의 메모리 셀 어레이(100)의 소정 메모리 셀 블록이 도시되어 있다. 설명의 편의상, 도 13의 메모리 셀 블록은 4개의 비트 라인들(BL1~BL4)에 연결된다고 가정한다. 4개의 비트 라인들(BL1~BL4)이 존재할 경우에 이에 대응하여 4개의 센싱 라인들(SEL1~SEL4)이 설치된다. 4개의 비트 라인들(BL1~BL4)과 4개의 센싱 라인들(SEL1~SEL4)은 도 2 또는 도 3과 같이 대응되는 센싱 회로에 연결된다. 4개의 비트 라인들(BL1~BL4)을 통해 센싱 전류가 인가되고, 4개의 센싱 라인들(SEL1~SEL4)을 통해 전압이 측정된다.
도 13을 참조하면, 메모리 셀 블록은 복수의 메모리 셀들(MC)을 포함한다. 각 메모리 셀(MC)은 가변 저항 소자(Variable resistance memory, VR)와 셀 트랜지스터(CT)를 포함한다.
가변 저항 소자(VR)는 제공되는 전류(또는 전압)의 크기 및 방향에 따라 저항 값이 가변된다. 또한, 가변 저항 소자(VR)는 전류(또는 전압)가 차단되어도, 저항 값을 그대로 유지한다. 즉, 가변 저항 소자(VR)는 불휘발성의 저장 특성을 가진다.
가변 저항 소자(VR)는 다양한 소자들을 이용하여 구현될 수 있다. 예를 들어, 가변 저항 소자(VR)는 STT-MRAM(Spin transfer torque magneto resistive random access memory)를 이용하여 구현될 수 있다. 다른 예로, 가변 저항 소자(VR)는 상 변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이금속산화물질(Complex Metal Oxide)의 가변 저항 물질을 이용한 ReRAM(Resistive Random Access Memory) 또는 강자성체 물질을 이용한 MRAM(Magnetic Random Access Memory)을 이용하여 구현될 수 있다.
셀 트랜지스터(CT)의 게이트는 워드 라인(WL)에 연결된다. 셀 트랜지스터(CT)는 워드 라인(WL)을 통하여 제공되는 신호에 의하여 스위칭 된다. 셀 트랜지스터(CT)의 드레인(drain)은 가변 저항 소자(VR)에 연결되며, 셀 트랜지스터(CT)의 소오스(source)는 소오스 라인(SL)에 연결된다.
예를 들어, 복수의 메모리 셀들(MC)의 셀 트랜지스터들(CT)의 소오스들은 모두 동일한 소오스 라인에 연결될 수 있다. 다른 예로, 복수의 메모리 셀들(MC)의 셀 트랜지스터들(CT)의 소오스들은 각각 상이한 소오스 라인들에 연결될 수 있다.
도 14는 도 13중 메모리 셀의 예시적 구성을 보여주는 도면이다.
도면에서는 메모리 셀(MC)이 STT-MRAM(Spin transfer torque magneto resistive random access memory)을 사용하여 구현된 예를 보여준다.
메모리 셀(MC)은 가변 저항 소자(VR) 및 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드 라인(예컨대, 제 1 워드라인(WL1))에 연결되고, 셀 트랜지스터(CT)의 일 전극은 가변 저항 소자(VR)를 통해 비트라인(예컨대, 제 1 비트 라인(BL1))에 연결된다. 또한, 셀 트랜지스터(CT)의 다른 전극은 소오스라인(예컨대, 제 1 소오스라인 SL1)에 연결된다.
자기터널 접합 소자(MTJ)로서 구현되는 가변 저항 소자(VR)는 고정층(Pinned layer, 130)과 자유층(free layer, 110) 및 이들 사이에 위치된 터널층(120)을 포함할 수 있다. 고정층(130)의 자화 방향은 고정되어 있으며, 자유층(110)의 자화 방향은 조건에 따라 고정층(130)의 자화 방향과 같거나 역방향이 될 수 있다. 고정층(130)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer)이 더 구비될 수 있다.
STT-MRAM의 읽기 동작을 수행하기 위해서는, 워드 라인(WL1)에 로직 하이의 전압을 제공하여 셀 트랜지스터(CT)를 턴 온 시키고, 비트 라인(BL1)으로부터 소오스 라인(SL) 방향으로 읽기 전류(read current)를 제공하고, 비트 라인(BL1)의 제2 에지에 연결된 센싱 라인을 통해 전압을 측정한다. 이 경우에 분리 센싱 방식이 구현되므로, 선택된 메모리 셀이 니어 셀인지 파 셀인지에 무관하게 가변 저항 소자(VR)에 저장된 데이터가 정확히 판별될 수 있다.
STT-MRAM의 쓰기 동작을 수행하기 위해서는, 워드 라인(WL1)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴 온 시키고, 비트 라인(BL1)과 소오스 라인(SL) 사이에 쓰기 전류를 제공한다. 결국, 가변 저항 소자(VR)의 저항값은 자유층(11)의 자화 방향에 따라 달라진다.
도 15 및 도 16은 도 14의 메모리 셀에 저장된 데이터에 따른 가변 저항 소자의 자화 방향을 보여주는 도면이다.
도 15를 참조하면, 가변 저항 소자에서 자유층(11)의 자화 방향과 고정층(13)의 자화 방향이 평행(parallel)하게 배치된다. 따라서, 가변 저항 소자는 낮은 저항값을 가진다. 이 경우 데이터는, 예를 들어, '0'으로 독출될 수 있다.
도 16을 참조하면, 가변 저항 소자(VR)는 자유층(11)의 자화 방향이 고정층(13)의 자화 방향과 반 평행(anti-parallel)으로 배치된다. 이 경우, 상기 가변 저항 소자(VR)는 높은 저항값을 가진다. 이 경우 데이터는, 예를 들어, '1'로 독출 될 수 있다.
한편, 도 15 및 도 16에서는, 메모리 셀의 자유층(11)과 고정층(13)을 수평 자기 소자로 도시하였으나, 이에 한정되는 것은 아니다. 다른 실시 예로서, 자유층(11)과 고정층(13)은 수직 자기 소자를 이용할 수도 있다.
도 17은 도 14에 따른 STT-MRAM 셀의 쓰기 동작을 설명하기 위한 도면이다.
도 17을 참조하면, 가변 저항 소자(VR)를 흐르는 쓰기 전류(WC1, WC2)의 방향에 따라 자유층(11)의 자화 방향이 결정될 수 있다. 예컨대, 제1 쓰기 전류(WC1)가 제공되면, 고정층(13)과 동일한 스핀 방향을 갖는 자유 전자들이 자유층(11)에 토크(torque)를 인가한다. 이로 인해, 자유층(11)은 고정층(13)과 평행(Parallel)하게 자화된다.
한편, 제2 쓰기 전류(WC2)가 제공되면, 고정층(13)과 반대의 스핀을 갖는 전자들이 자유층(11)으로 토크를 제공한다. 이로 인해, 자유층(11)은 고정층(13)과 반 평행(Anti Parallel)하게 자화된다. 즉, 가변 저항 소자(VR)에서 자유층(11)의 자화 방향은 스핀 전달 토크(STT, Spin transfer torque)에 의해 변할 수 있다.
자유층(Free layer, 11)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 자유층(11)의 자화 방향은 메모리 셀의 외부 및/또는 내부에서 제공되는 전기적/자기적 요인에 의해 변경될 수 있다.
자유층(11)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을 포함할 수 있다. 예를 들어, 자유층(11)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
배리어 층인 터널층(12)은 스핀 확산 길이(Spin Diffusion Distance) 보다 얇은 두께를 가질 수 있다. 터널층(12)은 비자성 물질을 포함할 수 있다. 일 예로, 터널층(12)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다.
고정층(pinned layer, 13)은 반강자성층에 의해 고정된 자화 방향을 가질 수 있다. 또한, 고정층(13)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예를 들어, 고정층(13)은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다. 한편, 반강자성층(pinning layer)은 반 강자성 물질(anti-Ferromagnetic material)을 포함할 수 있다. 예를 들어, 반강자성층은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr에서 선택된 적어도 하나를 포함할 수 있다.
한편, 자화 방향이 수직인 가변 저항 소자(VR)을 구현하기 위해서, 자유층(11)과 고정층(13)은 자기 이방성 에너지가 큰 물질로 구성되는 것이 바람직하다. 자기 이방성 에너지가 큰 물질로는, 비정질계 희토류 원소 합금, (Co/Pt)n 이나 (Fe/Pt)n과 같은 다층박막, 그리고 L10 결정 구조의 규칙격자 물질이 있다.
예를 들어, 자유층(11)은 규칙 합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 예를 들어 자유층(11)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 상기 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.
고정층(13)은 규칙합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 예를 들어 고정층(43)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 상기 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.
STT-MRAM 셀을 구성하는 층들의 구조는 다양하게 변경되거나 변화될 수 있으나, 위에서 예시된 자유층, 터널층 및 고정층의 물질들도 다양하게 조합되거나 변경될 수 있다.
도 18은 도 1의 반도체 메모리 장치를 PRAM에 적용한 예시적 블록도이다.
도 18을 참조하면, PRAM의 메모리 셀 어레이는 비트 라인(BL)에 연결된 복수의 메모리 셀들(MC1,MCn)을 포함한다. 도 18에서는 설명의 편의상 하나의 비트 라인(BL)이 도시되어 있으나, 이는 예시적인 것에 불과하다. 즉, 메모리 셀 어레이에는 복수의 비트 라인들이 존재하고, 각 비트 라인 마다 n(n은 2이상의 자연수)개의 메모리 셀들이 연결될 수 있다.
복수의 메모리 셀들(MC1,MCn)은 비트 라인(BL)의 제1 에지(FE)와 제2 에지(SE)사이에 연결된다. 메모리 셀(MC)은 하나의 GST(Ge-Sb-Te)소자와 억세스 트랜지스터(AT)로 이루어질 수 있다. 억세스 트랜지스터(AT)의 게이트는 워드라인에 연결되고 소오스는 공통 소오스 라인(CSL)에 연결될 수 있다. 여기서, 상기 억세스 트랜지스터(AT)는 PN 접합(junction)의 다이오드(diode)로 대체 될 수 있다.
GST 소자는 비교적 높은 저항율(resistivity)을 나타내는 비결정 상태(amorphous state)와 비교적 낮은 저항율을 나타내는 결정 상태(crystalline state) 사이에서 프로그램된다. GST 소자를 가열함으로써 GST 소자가 프로그램된다. 가열의 크기 및 기간은 GST 소자가 비결정 상태 또는 결정 상태로 남아있는지의 여부를 결정한다. 높은 저항값 및 낮은 저항값은 각각 프로그램된 값들 "1" 및 "0"을 나타낼 수 있으며, 이는 GST 소자의 저항값을 측정함으로써 감지될 수 있다.
메모리 셀을 구성하는 GST 소자는 상부 전극과 하부 전극 사이에 GST 물질로 형성되는 상변화막을 포함할 수 있다. 따라서, 메모리 셀(MC)에 펄스 전류가 인가되면, 펄스 전류는 하부 전극을 통해 흐르게 된다. 매우 짧은 시간 동안 펄스 전류가 메모리 셀(MC)에 인가되면, 인가된 펄스 전류는 하부 전극에 인접한 막만이 주울열로 가열된다. 이때, 가열 프로파일(heating profile)의 차이에 의해서 상변화막의 일부가 결정 상태(또는 "SET" 상태)가 되거나 비결정 상태(또는 "RESET" 상태)가 된다.
선택된 메모리 셀이 니어 셀 영역에 위치되어 있든 지 혹은 파 셀 영역에 위치되어 있든 지에 의존함이 없이, 센싱 회로(200)의 센싱 마진이 일정하도록 보장하기 위해 센싱 라인(SEL)이 마련된다. 상기 센싱 라인(SEL)은, 상기 비트 라인(BL)의 상기 제2 에지(SE)에 연결된다.
센싱 회로(200)는 상기 센싱 라인(SEL) 및 상기 비트 라인(BL)에 연결되며, 미리 설정된 기준 전압(Vref)을 수신한다. 상기 센싱 회로(200)는 상기 비트 라인(BL)의 상기 제1 에지(FE)를 통해 상기 비트 라인(BL)에 센싱 전류를 공급한다.
상기 센싱 회로(200)는 상기 센싱 라인(SEL)에 나타나는 센싱 라인 전압을 이용하여 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 저장된 데이터를 센싱한다.
이와 같이, 센싱 전류의 공급 라인(BL)과 센싱 전압의 수신 라인(SEL)이 별도로 분리됨에 의해, 파 셀 영역에 속한 제n 메모리 셀(MCn)의 센싱 마진과 니어 셀 영역에 속한 제1 메모리 셀(MC1)의 센싱 마진은 실질적으로 동일하다. 따라서, 선택된 메모리 셀이 니어 셀 영역에 위치되어 있든 지 혹은 파 셀 영역에 위치되어 있든 지에 무관하게 센싱 마진이 동일하게 보장되므로, PRAM의 메모리 용량을 증대시킬 수 있다.
도 19는 도 1의 반도체 메모리 장치를 ReRAM에 적용한 예시적 블록도이다.
도 19를 참조하면, ReRAM의 메모리 셀 어레이는 비트 라인(BL)에 연결된 복수의 메모리 셀들(MC1,MCn)을 포함한다. 도 19에서는 설명의 편의상 하나의 비트 라인(BL)이 도시되어 있으나, 이는 예시적인 것에 불과하다. 즉, 메모리 셀 어레이에는 복수의 비트 라인들이 존재하고, 각 비트 라인 마다 n(n은 2이상의 자연수)개의 메모리 셀들이 연결될 수 있다.
복수의 메모리 셀들(MC1,MCn)은 비트 라인(BL)의 제1 에지(FE)와 제2 에지(SE)사이에 연결된다. 메모리 셀(MC)은 하나의 가변저항(VR)소자와 억세스 트랜지스터(AT)로 이루어질 수 있다. 억세스 트랜지스터(AT)의 게이트는 워드라인에 연결되고 드레인은 비트 라인(BL)에 연결될 수 있다. 가변저항(VR)소자의 일단은 상기 억세스 트랜지스터(AT)의 소오스와 연결되고 타단은 플레이트선(PL)과 연결될 수 있다.
도 18과 유사하게, 도 19에서도 센싱 라인(SEL)과 센싱 회로(200)가 마련된다.
니어 셀과 파 셀 간의 센싱 마진 로스를 없애고, 센싱 회로(200)의 센싱 마진이 일정하도록 보장하기 위해 마련된 센싱 라인(SEL)은 상기 비트 라인(BL)의 상기 제2 에지(SE)와 상기 센싱 회로(200)의 사이에 설치된다.
센싱 회로(200)는 상기 센싱 라인(SEL) 및 상기 비트 라인(BL)에 연결되며, 미리 설정된 기준 전압(Vref)을 수신한다. 상기 센싱 회로(200)는 상기 비트 라인(BL)의 상기 제1 에지(FE)를 통해 상기 비트 라인(BL)에 센싱 전류를 공급한다.
상기 센싱 회로(200)는 도 2 또는 도 3과 같이 구성될 수 있다. 따라서, 센싱 마진의 로스 없이, 센싱 회로(200)는 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 저장된 데이터를 센싱할 수 있다.
이와 같이, 센싱 전류의 공급 라인(BL)과 센싱 전압의 수신 라인(SEL)을 별도로 분리하고, 센싱을 수행하는 방법에 따르면, 선택된 메모리 셀이 니어 셀 영역에 위치되어 있든 지 혹은 파 셀 영역에 위치되어 있든 지에 무관하게 센싱 마진이 동일하게 보장되므로, ReRAM의 메모리 용량을 증대시킬 수 있다.
도 20은 도 19에 따른 저저항 상태의 메모리 셀 구조를 보여주는 도면이다. 또한, 도 21은 도 19에 따른 고저항 상태의 메모리 셀 구조를 보여주는 도면이다.
먼저, 도 20을 참조하면, 메모리 셀은 하부 전극(101)과 플레이트선(PL)으로 되는 상부 전극과의 사이에, 절연체막(102)과 도체막(103)을 갖는 막 구성(적층체)으로 이루어질 수 있다.
여기서, 절연체막(102)의 재료로서는, 예를 들면, SiN, SiO2, Gd2O3 등을 들 수 있다. 도체막(103)의 재료로서는, 예를 들면, Cu, Ag, Zr로부터 선택된 1개 이상의 금속 원소를 함유하는 금속막, 합금막(예를 들면 CuTe 합금막), 금속 화합물막 등을 들 수 있다. 또한, 도체막(103)의 재료가 이온화하기 쉬운 성질을 갖는다면, Cu,Ag, Zr 이외의 금속 원소를 이용해도 좋다. 또한, Cu, Ag, Zr의 적어도 하나와 조합되는 원소는, S, Se, Te 중의 적어도 1개의 원소인 것이 바람직하다. 도체막(103)은, "이온 공급 층"으로서 형성되는 것이다.
도 20에서는 절연체막(102)이 SiO2로부터 형성되고, 도체막(103)이 CuTe 합금 베이스의 합금화합물(Cu-Te based)로부터 형성되어 있는 경우가 예시적으로 나타나 있다.
절연체막(102)측을 음극측, 도체막(103) 측을 양극측으로 한 전압을 하부 전극(101)과 상부 전극(플레이트선(PL))사이에 인가한다. 예를 들면, 비트 라인(BL)을 0(V)로 접지하고, 플레이트선(PL)에, 예를 들면 +3(V)를 인가한다. 여기서, (V)는 볼트를 의미한다.
그러면, 도체막(103)에 포함된 Cu, Ag, Zr가 이온화되어 음극측으로 끌리는 성질을 갖게 된다. 이들 금속의 도전성 이온이 절연체막(102)에 주입된다. 그 때문에, 절연체막(102)의 절연성이 저하되고, 그 저하와 동시에 도전성을 갖게 된다. 그 결과, 도 20에서 나타내는 방향으로 쓰기 전류(Iw)가 흐른다. 이 동작을 쓰기(동작) 또는 세트(동작)라고 칭할 수 있다.
한편, 위와는 반대로, 도 21에서는, 절연체막(102)측을 양극측, 도체막(103) 측을 음극측으로 한 전압을 하부 전극(101)과 상부 전극(플레이트선(PL)) 사이에 인가한다. 예를 들면, 플레이트선(PL)을 0(V)로 접지하고, 비트 라인(BL)에, 예를 들면 +1.7(V)를 인가한다.
그러면, 절연체막(102)에 주입되어 있던 도전성 이온이 도체막(103)으로 되돌아오고, 쓰기 전의 저항값이 높은 상태로 리셋된다. 이 동작을 소거(동작) 또는 리셋(동작)이라고 말한다. 리셋 상태에서는, 도 21에 나타낸 방향으로 소거 전류(Ie)가 흐른다.
도 22는 본 발명의 확장 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 22를 참조하면, 메모리 시스템(3000)은 메모리 컨트롤러로서 기능하는 컨트롤러(3100)와 상기 컨트롤러(3100)에 의해 동작이 제어되는 메모리 장치(3200)를 포함한다.
상기 메모리 장치(3200)는 저항성 메모리 등과 같은 불휘발성 메모리일 수 있다. 상기 메모리 장치(3200)는 상기 컨트롤러(3100)에 의해서 제어되며, 컨트롤러(3100)의 요청에 대응하는 동작들(예를 들면, 읽기 또는 쓰기 동작 등)을 수행할 수 있다.
상기 메모리 장치(3200)는 도 2 또는 도 3을 통해 설명된 바와 같은 센싱 회로를 포함할 수 있다. 그러한 센싱 회로는 센싱 전류의 공급 라인(BL)과 센싱 전압의 수신 라인(SEL)을 별도로 분리하여 메모리 셀에 저장된 데이터를 센싱한다. 따라서, 선택된 불휘발성 메모리 셀이 니어 셀 영역에 위치되어 있든 지 혹은 파 셀 영역에 위치되어 있든 지에 무관하게 센싱 마진이 동일하게 보장되므로, 불휘발성 메모리 장치의 메모리 용량을 센싱 속도를 고려한 범위 내에서 최대한 증가시킬 수 있다. 따라서, 메모리 시스템의 메모리 용량이 증가된다.
상기 컨트롤러(3100)는 외부 또는 내부적으로 호스트와 연결될 수 있다. 상기 컨트롤러(3100)는 호스트의 요청에 응답하여 메모리 장치(3200)에 대한 읽기 및 쓰기 동작 들을 제어하기 위해 메모리 장치(3200)로 커맨드(CMD; command), 어드레스(ADDR; address), 및 데이터(Data)를 제공할 수 있다.
예를 들어, 쓰기 동작이 수행되는 경우, 컨트롤러(3100)는 쓰기 커맨드(write command) 및 쓰기 요청된 데이터(write requested data)를 메모리 장치(3200)에 제공할 수 있다. 이 경우, 컨트롤러(3100)는 쓰기 요청된 데이터에 대응하는 어드레스를 메모리 장치(3200)로 함께 제공할 수 있다.
다른 예로, 읽기 동작이 수행되는 경우, 컨트롤러(3100)는 읽기 커맨드(read command) 및 읽기 요청된 영역에 대응하는 어드레스를 메모리 장치(3200)에 제공할 수 있다.
예시적으로 컨트롤러(3100)는 디램(DRAM) 컨트롤러와 동일 또는 유사하게 구현될 수 있으며, 디램 인터페이스(DRAM interface)를 통하여 메모리 장치(3200)와 신호 및 데이터를 교환할 수 있다.
도 23은 도 22중 컨트롤러의 예시적 구성을 보여주는 구체적 블록도이다.
도 23을 참조하면, 컨트롤러(3100)는 프로세서(3141), 버퍼 메모리(3160), ECC 엔진(3120), 시스템 버스(3150), 호스트 인페이스(3170), 및 메모리 인터페이스(3180)를 포함할 수 있다.
상기 프로세서(3141)는 컨트롤러(3100)의 제반 동작을 제어하며 펌웨어나 소프트 웨어를 실행할 수 있다.
시스템 버스(3150)는 프로세서(3141), 버퍼 메모리(3160), ECC 엔진(3120), 호스트 인페이스(3170), 및 메모리 인터페이스(3180) 사이에 채널을 제공한다.
호스트 인터페이스(3170)는 특정한 통신 규격에 따라 호스트와 통신할 수 있다. 예시적으로, 호스트 인터페이스(3170)은 USB (Universal Serial Bus), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 그리고 파이어와이어(Firewire) 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 호스트와 통신할 수 있다.
프로세서(3141)는 호스트로부터 호스트 데이터 및 커맨드를 입력받아, 컨트롤러(3100)의 제반 동작을 제어할 수 있다.
버퍼 메모리(3160)는 SRAM, DRAM, 또는 MRAM으로 구현될 수 있으며, 컨트롤러(3100)의 내부 동작을 위한 의 동작 메모리, 캐시 메모리, 또는 버퍼 메모리 중 적어도 하나로 이용될 수 있다.
ECC 엔진(3120)은 호스트로부터 수신되는 데이터나 메모리 장치(3200)로부터 수신되는 데이터를 에러 정정 코딩 알고리즘을 통해 에러 정정 코딩 처리할 수 있다. ECC 인코딩 및 ECC 디코딩 동작은 ECC 동작(ECC operation)으로 통칭될 수 있다. ECC 엔진(3120)은 1비트 또는 2비트의 에러를 에러 정정 코딩 알고리즘을 통해 원래의 데이터로 복구할 수 있다.
메모리 인터페이스(3180)는 메모리 장치(3200)와 인터페이싱한다. 예를 들면, 메모리 장치(3200)가 저항성 메모리인 경우에 메모리 인터페이스(3180)는 디램 인터페이스나 플래시 메모리 인터페이스 등을 포함할 수 있다.
도 24는 본 발명의 또 다른 확장 실시 예에 따라 멀티 채널을 갖는 불휘발성 메모리 시스템을 보여주는 블록도이다.
도 22를 참조하여 설명된 메모리 장치는, 설명의 편의상, 하나의 불휘발성 메모리 칩을 사용하는 것으로 가정되었다. 그러나, 이는 예시적인 것이며, 도 22에 도시된 바와 같이, 본 발명의 실시 예는 복수의 불휘발성 메모리 칩들을 사용하는 경우에도 적용될 수 있다.
도 22를 참조하면, 불휘발성 메모리 시스템(5000)은 컨트롤러(5100) 및 메모리 장치(5200)를 포함하며, 메모리 장치(5200)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할될 수 있다.
복수의 불휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(5100)와 통신하도록 구현될 수 있다. 도 24에서, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 n 채널들(CH1~CHn)을 통해 컨트롤러(5100)와 통신하는 것으로 도시되어 있다. 각 불휘발성 메모리 칩은 도 1 내지 도 3을 참조로 설명된 바와 같이 분리 센싱 타입의 센싱 회로를 가질 수 있다. 그리고, 컨트롤러(5100)는 도 23를 참조하여 설명된 컨트롤러와 동일 또는 유사하게 구성될 수 있다.
따라서, 니어 셀과 파 셀 간의 비트 라인 로딩에 따른 센싱 마진 로스가 제거되므로, 불휘발성 메모리 시스템(5000)의 데이터 저장 용량을 증가시킬 수 있다.
도 25는 도 24의 불휘발성 메모리 시스템을 포함하는 전자장치를 보여주는 예시적 블록도이다.
도 25를 참조하면, 전자장치(6000)는 중앙 처리 장치(6600), 램(6700, RAM, Random Access Memory), 사용자 인터페이스(6800), 전원(6400), 그리고 메모리 시스템(6100)을 포함할 수 있다.
상기 메모리 시스템(6100)은 시스템 버스(6500)를 통해, 중앙처리장치(6600), 램(6700), 사용자 인터페이스(6800), 그리고 전원(6400)에 전기적으로 연결될 수 있다. 사용자 인터페이스(6800)를 통해 제공되거나, 중앙 처리 장치(6600)에 의해서 처리된 데이터는 메모리 시스템(6100)에 저장된다. 메모리 시스템(6100)은 컨트롤러(6300) 및 불휘발성 메모리 장치(6200)를 포함한다. 불휘발성 메모리 장치(6200)의 각 칩은 3차원 구조로 이루어진 수직형 메모리 셀들로 구성될 수 있다. 메모리 셀들 각각은 PRAM 셀, MRAM 셀, 및 ReRAM 셀 중 하나일 수 있다. 또한, 각 칩에는 서로 다른 타입의 메모리 셀들이 형성될 수 있다. 각 칩은 각 불휘발성 메모리 칩은 도 1 내지 도 3을 참조로 설명된 바와 같이 분리 센싱 타입의 센싱 회로를 가질 수 있으므로, 전자장치(6000)의 퍼포먼스 및 저장용량이 높아진다. ,
한편, 예시적으로, 전자장치(6000)는, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로서 제공될 수도 있다.
이상에서와 같이 도면과 명세서를 통해 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
예를 들어, 저항성 메모리를 갖는 메모리 시스템에서의 데이터 센싱 동작 위주로 설명되었으나, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 도면들의 회로 및 방법적 구성을 변경하거나 가감하여, 센싱 동작의 방법이나 센싱 회로의 구성들을 다르게 할 수 있을 것이다.
100: 메모리 셀 어레이 200: 센싱 회로
204: 전류 공급부 210: 센스 앰프

Claims (20)

  1. 제1 에지와 제2 에지 사이에 복수의 메모리 셀들이 연결된 비트 라인;
    상기 비트 라인의 상기 제2 에지에 연결된 센싱 라인;
    상기 비트 라인의 상기 제1 에지를 통해 센싱 전류를 공급하는 전류 공급부; 및
    상기 센싱 전류가 상기 비트 라인의 상기 제1 에지에서 상기 복수의 메모리 셀들 중 선택된 메모리 셀로 흐를 때, 상기 센싱 라인에 나타나는 센싱 전압을 기준 전압과 비교함에 의해 상기 선택된 메모리 셀에 저장된 데이터를 센싱하는 센스 앰프를 포함하되,
    상기 비트 라인의 상기 제1 에지는 제1 컬럼 선택 트랜지스터를 통해 상기 전류 공급부와 연결되는 반도체 메모리 장치의 센싱 회로.
  2. 제1항에 있어서,
    상기 비트 라인의 상기 제1 에지에 상기 복수의 메모리 셀들의 첫 번째 메모리 셀이 연결된 경우에 상기 비트 라인의 상기 제2 에지에는 상기 복수의 메모리 셀들의 마지막 번째 메모리 셀이 연결된 반도체 메모리 장치의 센싱 회로.
  3. 제1항에 있어서,
    상기 비트 라인의 상기 제2 에지에 상기 복수의 메모리 셀들의 첫 번째 메모리 셀이 연결된 경우에 상기 비트 라인의 상기 제1 에지에는 상기 복수의 메모리 셀들의 마지막 번째 메모리 셀이 연결된 반도체 메모리 장치의 센싱 회로.
  4. 제1항에 있어서, 상기 전류 공급부는 바이어스 전압에 응답하여 상기 센싱 전류를 공급 및 조절하는 피모오스 트랜지스터를 포함하는 반도체 메모리 장치의 센싱 회로.
  5. 삭제
  6. 제1 에지와 제2 에지 사이에 복수의 메모리 셀들이 연결된 비트 라인;
    상기 비트 라인의 상기 제2 에지에 연결된 센싱 라인; 및
    상기 비트 라인의 상기 제1 에지를 통해 상기 비트 라인에 센싱 전류를 공급하고 상기 센싱 라인에 나타나는 센싱 라인 전압을 이용하여 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 저장된 데이터를 센싱하는 센싱 회로를 포함하되,
    상기 센싱 회로는,
    바이어스 전압에 응답하여 센싱 전류를 생성하는 제1 모스 트랜지스터;
    인가되는 클램핑 제어전압에 응답하여 상기 센싱 전류를 조절함에 의해 상기 선택된 메모리 셀이 연결된 비트라인 노드의 전압이 설정된 클램핑 전압과 같도록 하는 제2 모스 트랜지스터;
    상기 설정된 클램핑 전압과 상기 센싱 라인 전압을 비교하고 그 비교 결과에 따라 상기 클램핑 제어전압을 생성하는 증폭기; 및
    상기 제1,2 모스 트랜지스터들이 공통 연결된 센싱 전압 노드에 나타나는 센싱 전압을 기준 전압과 비교하고 그 비교 결과를 센싱 데이터로서 출력하는 센스 앰프를 포함하는 반도체 메모리 장치.
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  8. 제1 에지와 제2 에지 사이에서 복수의 메모리 셀들의 각 소오스에 공통으로 연결된 소오스 라인;
    상기 소오스 라인의 상기 제2 에지에 연결된 피드백 라인; 및
    상기 피드백 라인에 나타나는 피드백 전압과 미리 설정된 소오스 라인 기준 전압 사이의 레벨 차에 근거하여 상기 소오스 라인에 흐르는 구동 전류를 조절하는 소오스 라인 구동회로를 포함하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 소오스 라인 구동회로는,
    인가되는 구동제어신호에 응답하여 상기 소오스 라인의 상기 제1 에지를 통해 상기 구동 전류를 상기 소오스 라인에 공급하는 소오스 라인 전류 공급부; 및
    상기 피드백 전압을 상기 소오스 라인 기준 전압과 비교하여 상기 구동제어신호를 생성하는 소오스 라인 구동 제어부를 포함하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 소오스 라인과 평행하고 제3 에지와 제4 에지 사이에 상기 복수의 메모리 셀들이 연결된 비트 라인;
    상기 비트 라인의 상기 제4 에지에 연결된 센싱 라인; 및
    상기 비트 라인의 상기 제3 에지를 통해 상기 비트 라인에 센싱 전류를 공급하고 상기 센싱 라인에 나타나는 센싱 라인 전압을 이용하여 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 저장된 데이터를 센싱하는 센싱 회로를 더 포함하는 반도체 메모리 장치.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9343133B1 (en) 2014-10-27 2016-05-17 Micron Technology, Inc. Apparatuses and methods for setting a signal in variable resistance memory
DE102016110049A1 (de) * 2016-05-31 2017-11-30 Infineon Technologies Ag Ermitteln eines Zustands einer Speicherzelle
KR20180056977A (ko) * 2016-11-21 2018-05-30 에스케이하이닉스 주식회사 크로스 포인트 어레이 타입 상변화 메모리 장치 및 그 구동방법
JP6989524B2 (ja) * 2016-12-26 2022-01-05 ソニーセミコンダクタソリューションズ株式会社 記憶装置および制御方法
JP2018147533A (ja) * 2017-03-03 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 半導体記憶装置、情報処理装置及びリファレンス電位設定方法
JP2018147534A (ja) * 2017-03-03 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 センスアンプ、半導体記憶装置、情報処理装置及び読み出し方法
JP2018156701A (ja) * 2017-03-16 2018-10-04 東芝メモリ株式会社 不揮発性半導体記憶装置
CN108735247B (zh) * 2017-04-14 2023-07-04 三星电子株式会社 对充电节点进行充电的驱动器电路
US10121522B1 (en) * 2017-06-22 2018-11-06 Sandisk Technologies Llc Sense circuit with two sense nodes for cascade sensing
US10714180B2 (en) * 2018-02-01 2020-07-14 Microsemi Soc Corp. Hybrid configuration memory cell
US10515679B2 (en) * 2018-02-06 2019-12-24 Globalfoundries Inc. Magneto-resistive memory structures with improved sensing, and associated sensing methods
US10706927B1 (en) * 2018-05-08 2020-07-07 SK Hynix Inc. Electronic device and operating method thereof
JP2020009514A (ja) * 2018-07-11 2020-01-16 キオクシア株式会社 メモリデバイス
US10803913B1 (en) 2019-06-11 2020-10-13 Applied Materials, Inc. Narrow range sense amplifier with immunity to noise and variation
US11398287B2 (en) * 2020-03-24 2022-07-26 Sandisk Technologies Llc Input/output circuit internal loopback
DE112021007228T5 (de) 2021-03-08 2024-01-11 Microchip Technology Incorporated Selektiv kreuzgekoppelte wechselrichter und zugehörige vorrichtungen, systeme und verfahren
US11854590B2 (en) 2021-04-23 2023-12-26 Applied Materials, Inc. Reference generation for narrow-range sense amplifiers
US11605426B2 (en) * 2021-04-23 2023-03-14 Applied Materials, Inc. Retention drift correction in non-volatile memory arrays

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040257899A1 (en) 2003-06-17 2004-12-23 Hyun-Seok Lee Integrated circuit memory devices having zig-zag arrangements of column select IO blocks to increase input/output line routing efficiency
US20070104006A1 (en) 2005-11-08 2007-05-10 Samsung Electronics Co. Ltd. Memory core and method thereof

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000348488A (ja) * 1999-06-08 2000-12-15 Mitsubishi Electric Corp 半導体記憶装置
US6567297B2 (en) 2001-02-01 2003-05-20 Micron Technology, Inc. Method and apparatus for sensing resistance values of memory cells
JP2003242793A (ja) * 2002-02-15 2003-08-29 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びそのデータ読み出し方法
DE102004016408B4 (de) * 2003-03-27 2008-08-07 Samsung Electronics Co., Ltd., Suwon Phasenwechselspeicherbaustein und zugehöriges Programmierverfahren
KR100541816B1 (ko) * 2003-09-19 2006-01-10 삼성전자주식회사 반도체 메모리에서의 데이터 리드 회로 및 데이터 리드 방법
KR100745601B1 (ko) * 2005-11-30 2007-08-02 삼성전자주식회사 상 변화 메모리 장치 및 그것의 읽기 방법
TWI312154B (en) 2006-07-20 2009-07-11 Ind Tech Res Inst Multiple state sense amplifier for memory architecture
KR100872883B1 (ko) * 2007-03-22 2008-12-10 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
US7782661B2 (en) * 2007-04-24 2010-08-24 Magic Technologies, Inc. Boosted gate voltage programming for spin-torque MRAM array
US8027206B2 (en) * 2009-01-30 2011-09-27 Qualcomm Incorporated Bit line voltage control in spin transfer torque magnetoresistive random access memory
KR101043723B1 (ko) * 2009-05-15 2011-06-24 주식회사 하이닉스반도체 비휘발성 메모리 장치
KR100998943B1 (ko) 2009-05-15 2010-12-09 주식회사 하이닉스반도체 반도체 메모리장치 및 이의 센싱마진 측정방법
US8509002B2 (en) 2009-05-29 2013-08-13 Samsung Electronics Co., Ltd. Semiconductor memory device and method of driving the same
US8154903B2 (en) 2009-06-17 2012-04-10 Qualcomm Incorporated Split path sensing circuit
US8335101B2 (en) 2010-01-21 2012-12-18 Qualcomm Incorporated Resistance-based memory with reduced voltage input/output device
KR20120063395A (ko) 2010-12-07 2012-06-15 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR20120087721A (ko) * 2011-01-28 2012-08-07 에스케이하이닉스 주식회사 상변화 메모리 장치
US8593876B2 (en) 2011-04-13 2013-11-26 Micron Technology, Inc. Sensing scheme in a memory device
US8693272B2 (en) 2011-06-30 2014-04-08 Qualcomm Incorporated Sensing circuit
KR101855295B1 (ko) * 2011-09-08 2018-05-09 삼성전자주식회사 데이터 리드회로, 이를 포함하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 데이터 리드 방법
KR101986335B1 (ko) * 2012-10-08 2019-06-05 삼성전자주식회사 보상 저항성 소자를 포함하는 저항성 메모리 장치
KR102060488B1 (ko) 2012-12-27 2019-12-30 삼성전자주식회사 불휘발성 랜덤 액세스 메모리 장치 및 그것의 데이터 읽기 방법
US9437257B2 (en) 2012-12-31 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Sensing circuit, memory device and data detecting method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040257899A1 (en) 2003-06-17 2004-12-23 Hyun-Seok Lee Integrated circuit memory devices having zig-zag arrangements of column select IO blocks to increase input/output line routing efficiency
US20070104006A1 (en) 2005-11-08 2007-05-10 Samsung Electronics Co. Ltd. Memory core and method thereof

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