KR101043723B1 - 비휘발성 메모리 장치 - Google Patents

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Abstract

읽기동작시의 데이터 감지 성능을 향상시킨 비휘발성 메모리 장치 및 전체적인 회로의 배치면적을 감소시킨 비휘발성 메모리 장치가 개시된다. 이를 위한 비휘발성 메모리 장치는 메모리 셀에 데이터 검출전류를 제공하여 상기 메모리 셀의 저항값에 대응하는 전압레벨의 데이터 검출전압을 감지하기 위한 데이터 감지증폭부; 상기 메모리 셀에 상기 데이터 검출전류를 선택적으로 전달하기 위한 제1 스위칭 소자; 및 상기 제1 스위칭 소자와 동시에 턴온(TURN ON) 되어 상기 메모리 셀에 상기 데이터 검출전류를 선택적으로 전달하기 위한 제2 스위칭 소자 - 상기 제1 스위칭 소자와 서로 상보적인 전압 전달 특성을 가짐 - 를 구비한다.
비휘발성 메모리 장치, 상변화 메모리, 읽기 동작, 스위칭 트랜지스터, PMOS 트랜지스터, NMOS 트랜지스터

Description

비휘발성 메모리 장치{NON-VOLATILE MEMORY DEVICE}
본 발명은 반도체 설계기술에 관한 것으로서, 비휘발성 메모리 셀에 저장된 데이터를 감지하는 기술에 관한 것이다.
상변화 메모리(Phase Change Radom Access Memory, PCRAM) 장치는 프로그래밍 전류를 통해서 메모리 셀을 프로그래밍 하는 대표적인 비휘발성 메모리(Non-Volatile Memory) 장치이다.
이와 같이, 프로그래밍 전류를 통해서 메모리 셀을 프로그래밍 하는 상변화 메모리(PCRAM) 장치에 대해서 자세히 살펴보자.
상변화 메모리(PCRAM) 장치는 비휘발성 메모리(Non-Volatile Memory)라는 특징을 가지면서도 랜덤 액세스가 가능하고 낮은 비용으로 고집적화가 가능하다. 상변화 메모리 장치(PCRAM)는 상변화 물질을 이용하여 정보를 저장하게 되는데, 온도조건에 따른 상변화 물질의 상변화(Phase Change), 즉 상변화에 따른 저항값 변화를 이용한 비휘발성 메모리 장치(Non-Volatile Memory Device)이다.
상변화 물질은 온도조건에 따라 비정질 상태(Amorphous State) 또는 결정 상태(Crystalline State)로 전환될 수 있는 물질을 이용한다. 대표적인 상변화 물질은 칼코게나이드계 합금(Chalcogenide alloy)을 들 수 있는데, 게르마늄(Germanium, Ge), 안티몬(Antimony, Sb), 텔루르(Tellurium, Te)를 이용한 Ge2Sb2Te5(GST)가 대표적이므로 일반적으로 상변화 물질을 'GST'라고 기술한다.
상변화 메모리 장치(PCRAM)는 상변화 물질(GST)에 대한 특정조건의 전류 또는 전압 인가에 의해 발생하는 주울열(Joule heating)을 이용하여 상변화 물질(GST)의 결정 상태(Crystalline State)와 비정질 상태(Amorphous State)간의 가역적인 상변화를 발생시키게 된다. 결정 상태(Crystalline State)를 회로적으로 셋 상태(Set State)라고 기술하며, 셋 상태(Set State)에서 상변화 물질(GST)은 낮은 저항값을 갖는 금속과 같은 전기적인 특징을 가지게 된다. 또한, 비정질 상태(Amorphous State)를 회로적으로 리셋 상태(Reset State)라고 기술하며, 리셋 상태(Reset State)에서 상변화 물질(GST)은 셋 상태(Set State)보다 큰 저항값을 가지게 된다. 즉, 상변화 메모리 장치는 결정 상태(Crystalline State)와 비정질 상태(Amorphous State)간의 저항값 변화를 통해서 정보를 저장하며, 상변화 물질(GST)에 흐르는 전류 또는 전류의 변화에 따른 전압변화를 감지하여 저장된 정보를 판별하게 된다. 일반적으로 셋 상태(Set State)를 '0', 리셋 상태(Reset State)를 '1'의 논리레벨을 가진다고 정의하며, 상변화 물질(GST)은 전원이 차단되어도 그 상태를 계속해서 유지한다.
한편, 상변화 물질(GST)의 비정질 상태(Amorphous State)와 결정 상 태(Crystalline State)는 프로그래밍 전류에 의해서 서로 전환될 수 있는데, 셋 전류(Set Current)는 메모리 셀의 상변화 물질(GST)을 셋 상태(Set State)로 만들기 위한 프로그래밍 전류이며, 리셋 전류(Reset Current)는 메모리 셀의 상변화 물질(GST)을 리셋 상태(Reset State)로 만들기 위한 프로그래밍 전류로 정의된다. 참고적으로 셋 전류를 셋 프로그래밍 전류, 리셋 전류를 리셋 프로그래밍 전류라고 지칭하기도 한다.
상변화 물질(GST)은 리셋 전류(Reset Current)의 공급에 의해 일정시간동안 용융 온도보다 높은 온도로 가열된 뒤 급속히 냉각되면서 비정질 상태(Amorphous State)로 전환된다. 또한, 상변화 물질(GST)은 셋 전류(Set Current)의 공급에 의해 일정시간동안 결정화 온도보다 높고 용융 온도보다 낮은 온도에서 가열된 뒤 서서히 냉각되면서 결정 상태(Crystalline State)로 전환된다. 한편, 상변화 물질(GST)의 비정질 양(Amorphous volume) 또는 결정 양(Crystalline volume)에 따라 저항값을 차등화 시킬 수 있으므로, 이를 이용하여 멀티 레벨(Multi Level) 형태의 메모리 셀을 구성할 수도 있을 것이다. 일반적으로 리셋 전류(Reset Current)는 셋 전류(Set Current)에 비해 짧은 시간동안 큰 전류를 흘려주게 되며, 셋 전류(Set Current)는 리셋 전류(Reset Current)에 비해 긴 시간동안 작은 전류를 흘려주게 된다. 즉 프로그래밍 전류의 공급으로 인해서 발생하는 특정조건의 주울열(Joule heating)에 의해서 상변화 물질(GST)의 상태를 변화시키게 된다.
도 1은 일반적인 상변화 메모리 장치의 구성도이다.
도 1을 참조하면 상변화 메모리 장치는 상변화 메모리 셀(110), 데이터 감지 증폭부(120), 스위치(130)를 구비한다. 도 1의 상변화 메모리 장치는 상변화 메모리 셀(110)의 데이터를 검출하기 위한 즉, 데이터 읽기동작을 위한 구성도이다.
상변화 메모리 셀(110)은 캐소드(Cathode)는 워드라인(WL)에 접속되고 애노드(Anode)는 제1 노드(N0)에 접속된 셀 다이오드(D1)와, 비트라인(BL)과 제1 노드(N0) 사이에 접속된 상변화 소자(GST)로 구성된다.
데이터 감지증폭부(120)는 상변화 메모리 셀(110)에 데이터 검출전류를 제공하여 상변화 메모리 셀(110)의 저항값에 대응하는 전압레벨의 데이터 검출전압을 감지하게 된다. 데이터 감지증폭부(120)는 데이터 검출전류를 공급하기 위한 데이터 검출전류 공급부(MP0)와, 기준전압(VREF)을 기준으로 하여 데이터 검출전압을 비교하기 위한 전압 비교부(121)로 구성된다.
스위치(130)는 PMOS 트랜지스터(MP1)로 구성되는데, 데이터 감지증폭부(120)에서 출력되는 데이터 검출전류를 상변화 메모리 셀(110)에 선택적으로 전달한다.
상변화 메모리 셀(110)에 프로그래밍 된 데이터를 검출하기 위한 동작은 다음과 같이 이루어진다.
데이터 읽기모드에서 워드라인(WL), 읽기신호(RD), 선택신호(SEL)가 모두 로우레벨로 활성화 되면, 데이터 검출전류 공급부(MP0)에서 출력되는 데이터 검출전류가 PMOS 트랜지스터(MP1)를 통해서 상변화 메모리 셀(110)에 공급된다. 상변화 메모리 셀(110)의 셀 다이오드(D1)는 포워드(Forward) 바이어스 상태가 되므로 셀 다이오드(D1)의 애노드(Anode)와 캐소드(Cathode) 사이의 전압차이가 임계전 압(Threshold Voltage, Vth)보다 커질 때부터 셀 다이오드(D1)가 턴온(TURN ON) 된다. 이때, 상변화 메모리 셀(110)의 상변화 소자(GST)는 비정질 상태인 경우에 큰 저항값을 가지므로 제2 노드(N1)의 전압레벨이 높아지게 된다. 이에 비해서 상변화 소자(GST)가 결정 상태인 경우에 비정질 상태보다 작은 저항값을 가지므로 제2 노드(N1)의 전압레벨이 낮아지게 된다. 따라서 데이터 감지증폭부(120)의 전압 비교부(121)는 기준전압(VREF)과 제2 노드(N1)의 전압을 비교하여 상변화 메모리 셀(110)에 저장된 데이터를 검출하게 된다.
한편, 도 1의 상변화 메모리 장치는 상변화 메모리 셀(110)의 상변화 소자(GST)가 비정질 상태일 경우(데이터 '1') 데이터 감지 성능이 우수하다. 하지만, 상변화 소자(GST)가 결정 상태일 경우(데이터 '0') 데이터 감지 성능이 상대적으로 떨어지게 된다. 즉, 스위치(130)가 PMOS 트랜지스터로 구성되므로 제2 노드(N1)의 전압레벨이 낮을수록 PMOS 트랜지스터(MP1)의 게이트단과 소오스단의 전압차이(VGS)가 작아지므로, PMOS 트랜지스터(MP1)의 게이트단과 소오스단의 전압차이(VGS)가 문턱전압(Threshold Voltage, Vth) 이하로 낮아진다면 PMOS 트랜지스터(MP1)의 저항이 증가하여 결국 턴오프(TURN OFF) 된다. 따라서 제2 노드(N1)의 전압이 특정값 이하로 낮아지게 되면, 상변화 소자(GST)의 저항값에 대응하는 데이터 검출전압이 제2 노드(N1)로 전달될 수 없다. 이와 같은 경우 상변화 메모리 셀(110)의 저항값이 작아지더라도 제2 노드(N1)의 전압이 이를 반영하지 못하게 된다. 즉, 데이터 '0' 에 대한 감지 성능이 낮아지게 된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, 읽기동작시의 데이터 감지 성능을 향상시킨 비휘발성 메모리 장치를 제공하는 것을 그 목적으로 한다.
또한, 전체적인 회로의 배치면적을 감소시킨 비휘발성 메모리 장치를 제공하는 것을 다른 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 메모리 셀에 데이터 검출전류를 제공하여 상기 메모리 셀의 저항값에 대응하는 전압레벨의 데이터 검출전압을 감지하기 위한 데이터 감지증폭부; 상기 메모리 셀에 상기 데이터 검출전류를 선택적으로 전달하기 위한 제1 스위칭 소자; 및 상기 제1 스위칭 소자와 동시에 턴온(TURN ON) 되어 상기 메모리 셀에 상기 데이터 검출전류를 선택적으로 전달하기 위한 제2 스위칭 소자 - 상기 제1 스위칭 소자와 서로 상보적인 전압 전달 특성을 가짐 - 를 구비하는 비휘발성 메모리 장치가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 메모리 셀에 데이터 검출전류를 제공하여 상기 메모리 셀의 저항값에 대응하는 전압레벨의 데이터 검출전압을 감지하기 위한 데이터 감지증폭부; 상기 메모리 셀에 상기 데이터 검출전류를 선택적으로 전달하기 위한 PMOS 트랜지스터; 및 상기 PMOS 트랜지스터와 동시에 턴온(TURN ON)되 어 상기 메모리 셀에 상기 데이터 검출전류를 선택적으로 전달하기 위한 NMOS 트랜지스터를 구비하는 비휘발성 메모리 장치가 제공된다.
또한, 본 발명의 또 다른 측면에 따르면, 메모리 셀에 데이터 검출전류를 제공하여 상기 메모리 셀의 저항값에 대응하는 전압레벨의 데이터 검출전압을 감지하는 비휘발성 메모리 장치에 있어서, 제1 스위칭 소자 및 제2 스위칭 소자 - 제1 스위칭 소자와 서로 상보적인 전압 전달 특성을 가짐 - 로 구성되는 스위치쌍을 다수개 포함하며, 제1 셀 블록의 메모리 셀에 데이터 검출전류를 선택적으로 전달하기 제1 스위치 그룹; 및 제1 스위칭 소자 및 제2 스위칭 소자 - 제1 스위칭 소자와 서로 상보적인 전압 전달 특성을 가짐 - 로 구성되는 스위치쌍을 다수개 포함하며, 제2 셀 블록의 메모리 셀에 데이터 검출전류를 선택적으로 전달하기 제2 스위치 그룹을 구비하며, 상기 제1 셀 블록과 상기 제2 셀 블록 사이에 상기 제1 및 제2 스위치 그룹의 동일한 유형의 스위칭 소자 - 제1 스위칭 소자 또는 제2 스위칭 소자 - 가 배치되는 것을 특징으로 하는 비휘발성 메모리 장치가 제공된다.
또한, 본 발명의 또 다른 측면에 따르면, 메모리 셀에 데이터 검출전류를 제공하여 상기 메모리 셀의 저항값에 대응하는 전압레벨의 데이터 검출전압을 감지하는 비휘발성 메모리 장치에 있어서, PMOS 트랜지스터 및 NMOS 트랜지스터로 구성되는 스위치쌍을 다수개 포함하며, 제1 셀 블록의 메모리 셀에 데이터 검출전류를 선택적으로 전달하기 제1 스위치 그룹; 및 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성되는 스위치쌍을 다수개 포함하며, 제2 셀 블록의 메모리 셀에 데이터 검출전류를 선택적으로 전달하기 제2 스위치 그룹을 구비하며, 상기 제1 셀 블록과 상기 제 2 셀 블록 사이에 상기 제1 및 제2 스위치 그룹의 동일한 유형의 트랜지스터 - PMOS 트랜지스터 또는 NMOS 트랜지스터 - 가 배치되는 것을 특징으로 하는 비휘발성 메모리 장치가 제공된다.
본 발명에 따르면 메모리 셀에 저장된 데이터를 검출하기 위한 데이터 검출전압의 전달특성을 강화시켜 데이터 감지 성능을 향상시킬 수 있다. 또한, 추가된 다른 종류의 스위칭 소자(혹은 트랜지스터)에 의한 레이아웃 면적의 증가를 최소화 시킬 수 있으므로 하나의 웨이퍼(Wafer)로 제조할 수 있는 반도체 메모리 장치의 개수 즉,'NET DIE' 를 증가시킴으로서 비용측면에서 보다 유리하다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자.
일반적으로 회로의 논리신호는 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedance, Hi-Z) 상태 등을 가질 수 있다고 정의하고 기술한다. 또한, 본 실시예에서 사용하는 용어인 PMOS(P-channel Metal Oxide Semiconductor)와 NMOS(N-channel Metal Oxide Semiconductor)는 MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)의 한 종류임을 미리 밝혀둔다.
도 2는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 구성도이다.
도 2를 참조하면 비휘발성 메모리 장치는, 제1 및 제2 메모리 셀(211,212)에 데이터 검출전류를 제공하여 해당 메모리 셀의 저항값에 대응하는 전압레벨의 데이터 검출전압을 감지하기 위한 데이터 감지증폭부(220)와, 제1 메모리 셀(211)에 데이터 검출전류를 선택적으로 전달하기 위한 제1 PMOS 트랜지스터(MP0)와, 제1 PMOS 트랜지스터(MP0)와 동시에 턴온(TURN ON)되어 제1 메모리 셀(211)에 데이터 검출전류를 선택적으로 전달하기 위한 제1 NMOS 트랜지스터(MN0)와, 제2 메모리 셀(212)에 데이터 검출전류를 선택적으로 전달하기 위한 제2 PMOS 트랜지스터(MP1)와, 제2 PMOS 트랜지스터(MP1)와 동시에 턴온(TURN ON)되어 제2 메모리 셀(212)에 데이터 검출전류를 선택적으로 전달하기 위한 제2 NMOS 트랜지스터(MN1)를 구비한다.
참고적으로 제1 실시예의 메모리 셀(211,212)은 상변화 메모리 셀(Phase Change Memory Cell) 등과 같이 저항값의 변화 또는 저항값의 차등화를 통해서 데이터를 저장하는 소자이다. 또한, 제1 실시예의 비휘발성 메모리 장치는 발명을 보다 명확하게 설명하기 위해서 워드라인(WL), 메모리 셀, 글로벌 비트라인(GLOBAL BIT LINE, GBL), 로컬 비트라인(LOCAL BIT LINE, LBL0) 등의 수를 제한적으로 도시하였다.
상기와 같이 구성되는 비휘발성 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
데이터 감지증폭부(220)는 데이터 검출전류를 공급하기 위한 데이터 검출전류 공급부(MP2)와, 기준전압(VREF)을 기준으로 하여 데이터 검출전압을 비교하기 위한 전압 비교부(221)로 구성된다.
데이터 감지증폭부(220)는 글로벌 비트라인(GLOBAL BIT LINE, GBL)을 통해서 데이터 검출전류를 전송하는데, 글로벌 비트라인(GLOBAL BIT LINE, GBL)과 제1 로컬 비트라인(LOCAL BIT LINE, LBL0) 사이에 접속된 제1 스위치쌍(MP0,MN0)이 턴온(TURN ON) 되면 제1 로컬 비트라인(LOCAL BIT LINE, LBL0)에 접속된 제1 메모리 셀(211)에 데이터 검출전류가 공급된다. 또한, 글로벌 비트라인(GLOBAL BIT LINE, GBL)과 제2 로컬 비트라인(LOCAL BIT LINE, LBL1) 사이에 접속된 제2 스위치쌍(MP1,MN1)이 턴온(TURN ON) 되면 제2 로컬 비트라인(LOCAL BIT LINE, LBL1)에 접속된 제2 메모리 셀(212)에 데이터 검출전류가 공급된다.
제1 PMOS 트랜지스터(MP0) 및 제1 NMOS 트랜지스터(MN0)로 구성되는 제1 스위치쌍(MP0,MN0)과 제2 PMOS 트랜지스터(MP1) 및 제2 NMOS 트랜지스터(MN1)로 구성되는 제2 스위치쌍(MP1,MN1)은 일종의 로컬 비트라인 선택 스위치이다. 따라서 제1 스위치쌍(MP0,MN0)을 제어하는 제1 선택신호(LYU0·LYD0) 또는 제2 스위치 쌍(MP1,MN1)을 제어하는 제2 선택신호(LYU1·LYD1)의 활성화 여부에 따라서 데이터 검출전류가 제1 메모리 셀(211) 또는 제2 메모리 셀(212)로 선택적으로 공급된다.
도 3은 제1 실시예에 따른 비휘발성 메모리 장치의 내부동작을 나타낸 도면이다.
도 2 및 도 3을 참조하여 제1 메모리 셀(211)에 프로그래밍 된 데이터를 검출하기 위한 동작을 자세히 살펴보기로 한다.
데이터 읽기모드에서 워드라인(WL), 읽기신호(RD), 제1 선택신호(LYU0·LYD0)가 모두 활성화 되면, 데이터 검출전류 공급부(MP2)에서 출력되는 데이터 검출전류가 제1 스위치쌍(MP0,MN0), 즉 제1 PMOS 트랜지스터(MP0)와 제1 NMOS 트랜지스터(MN0)를 통해서 동시에 제1 메모리 셀(211)에 공급된다.
이때, 제1 메모리 셀(211)이 큰 저항값을 가질 경우를 데이터 '1'이 저장되었다고 정의하고, 제1 메모리 셀(211)이 데이터 '1'이 저장되었을 때 보다 작은 저항값을 가질 경우를 데이터 '0'이 저장되었다고 정의한다.
우선, 제1 메모리 셀(211)에 데이터 '1'이 저장되었다고 한다면, 데이터 검출전류가 제1 스위치쌍(MP0,MN0)을 통해서 제1 메모리 셀(211)에 공급되면서, 제1 노드(N1)의 전압레벨은 높은 전압값(V1)을 유지하게 된다. 이때, 제1 메모리 셀(211)의 저항값에 대응하는 데이터 검출전압이 제1 스위치쌍(MP0,MN0)의 제1 PMOS 트랜지스터(MP0)를 통해서 트랜지스터의 임계전압(Threshold Voltage, Vth) 손실 없이 제1 노드(N1)로 전달된 것이라고 개념적으로 설명할 수 있다.
또한, 제1 메모리 셀(211)에 데이터 '0'이 저장되었다고 한다면, 데이터 검출전류가 제1 스위치쌍(MP0,MN0)을 통해서 제1 메모리 셀(211)에 공급되면서, 제1 노드(N1)의 전압레벨은 낮은 전압값(V0_NEW)을 유지하게 된다. 이때, 제1 메모리 셀(211)의 저항값에 대응하는 데이터 검출전압은 제1 스위치쌍(MP0,MN0)의 제1 NMOS 트랜지스터(MN0)를 통해서 트랜지스터의 임계전압(Threshold Voltage, Vth) 손실 없이 제1 노드(N1)로 전달된 것이라고 개념적으로 설명할 수 있다.
따라서 데이터 감지증폭부(220)의 전압 비교부(221)는 기준전압(VREF)과 제1 노드(N1)의 전압을 비교하여 제1 메모리 셀(211)에 저장된 데이터를 검출하게 된다.
본 실시예와 같이 데이터 검출전류는 제1 PMOS 트랜지스터(MP0) 및 제1 NMOS 트랜지스터(MN0)를 통해서 동시에 제1 메모리 셀(211)에 전달되고, 제1 메모리 셀(211)의 저항값에 대응하는 전압레벨의 데이터 검출전압이 다시 제1 PMOS 트랜지스터(MP0) 및 제1 NMOS 트랜지스터(MN0)를 통해서 제1 노드(N1)로 전달된다고 할 수 있다. 이때 PMOS 트랜지스터와 NMOS 트랜지스터를 동시에 이용하므로 트랜지스터의 문턱전압(Threshold Voltage, Vth)의 손실 없이 제1 노드(N1)의 전압레벨이 결정된다. 따라서 데이터 '1', 데이터 '0' 두 데이터에 대한 감지 특성이 모두 우수하다.
요약하면, 제1 실시예에서는 높은 전압 전달이 용이한 PMOS 트랜지스터와 PMOS 트랜지스터보다 낮은 전압 전달이 용이한 NMOS 트랜지스터를 동시에 턴온(TURN ON)시켜, 메모리 셀에 데이터 검출전류를 전달하였다. 따라서 메모리 셀의 저항값에 대응하는 데이터 검출전압이 높은 전압레벨 일 때, 데이터 검출전압은 PMOS 트랜지스터를 통해서 문턱전압(Threshold Voltage, Vth)의 손실 없이 전달된다. 또한, 데이터 검출전압이 낮은 전압레벨 일 때, 데이터 검출전압은 NMOS 트랜지스터를 통해서 문턱전압(Threshold Voltage, Vth)의 손실 없이 전달된다. 따라서 전달된 데이터 검출전압으로 메모리 셀의 데이터 값을 감지할 때의 감지특성을 향상시킬 수 있다.
도 4는 본 발명의 제2 실시예에 따른 상변화 메모리 장치의 구성도이다.
도 4를 참조하면 상변화 메모리 장치는, 제1 및 제2 상변화 메모리 셀(411,412)에 데이터 검출전류를 제공하여 해당 상변화 메모리 셀의 저항값에 대응하는 전압레벨의 데이터 검출전압을 감지하기 위한 데이터 감지증폭부(420)와, 제1 상변화 메모리 셀(411)에 데이터 검출전류를 선택적으로 전달하기 위한 제1 PMOS 트랜지스터(MP0)와, 제1 PMOS 트랜지스터(MP0)와 동시에 턴온(TURN ON)되어 제1 상변화 메모리 셀(411)에 데이터 검출전류를 선택적으로 전달하기 위한 제1 NMOS 트랜지스터(MN0)와, 제2 상변화 메모리 셀(412)에 데이터 검출전류를 선택적으로 전달하기 위한 제2 PMOS 트랜지스터(MP1)와, 제2 PMOS 트랜지스터(MP1)와 동시에 턴온(TURN ON)되어 제2 상변화 메모리 셀(412)에 데이터 검출전류를 선택적으로 전달하기 위한 제2 NMOS 트랜지스터(MN1)를 구비한다.
참고적으로, 제2 실시예의 상변화 메모리 장치는 발명을 보다 명확하게 설명하기 위해서 워드라인(WL), 상변화 메모리 셀, 글로벌 비트라인(GLOBAL BIT LINE, GBL), 로컬 비트라인(LOCAL BIT LINE, LBL0) 등의 수를 제한적으로 도시하였다.
상기와 같이 구성되는 상변화 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
데이터 감지증폭부(420)는 데이터 검출전류를 공급하기 위한 데이터 검출전류 공급부(MP2)와, 기준전압(VREF)을 기준으로 하여 데이터 검출전압을 비교하기 위한 전압 비교부(421)로 구성된다.
데이터 감지증폭부(420)는 트랜스미션 게이트(TRANSMISSION GATE, TG)가 턴온(TURN ON) 되면, 글로벌 비트라인(GLOBAL BIT LINE, GBL)을 통해서 데이터 검출전류를 전송하는데, 글로벌 비트라인(GLOBAL BIT LINE, GBL)과 제1 로컬 비트라인(LOCAL BIT LINE, LBL0) 사이에 접속된 제1 스위치쌍(MP0,MN0)이 턴온(TURN ON) 되면 제1 로컬 비트라인(LOCAL BIT LINE, LBL0)에 접속된 제1 상변화 메모리 셀(411)에 데이터 검출전류가 공급된다. 또한, 글로벌 비트라인(GLOBAL BIT LINE, GBL)과 제2 로컬 비트라인(LOCAL BIT LINE, LBL1) 사이에 접속된 제2 스위치쌍(MP1,MN1)이 턴온(TURN ON) 되면 제2 로컬 비트라인(LOCAL BIT LINE, LBL1)에 접속된 제2 상변화 메모리 셀(412)에 데이터 검출전류가 공급된다.
제1 PMOS 트랜지스터(MP0) 및 제1 NMOS 트랜지스터(MN0)로 구성되는 제1 스위치쌍(MP0,MN0)과 제2 PMOS 트랜지스터(MP1) 및 제2 NMOS 트랜지스터(MN1)로 구성되는 제2 스위치쌍(MP1,MN1)은 일종의 로컬 비트라인 선택 스위치이고, 트랜스미션 게이트(TG)는 글로벌 비트라인 선택 스위치이다. 따라서 제1 스위치쌍(MP0,MN0)을 제어하는 제1 로컬 비트라인 선택신호(LYU0·LYD0) 또는 제2 스위치쌍(MP1,MN1)을 제어하는 제2 로컬 비트라인 선택신호(LYU1·LYD1)의 활성화 여부에 따라서 데이터 검출전류가 제1 상변화 메모리 셀(411) 또는 제2 상변화 메모리 셀(412)로 선택적으로 공급된다.
도 5는 제2 실시예에 따른 상변화 메모리 장치의 내부동작을 나타낸 타이밍 다이어그램이다.
도 4 및 도 5를 참조하여 제1 상변화 메모리 셀(411)에 프로그래밍 된 데이터를 검출하기 위한 동작을 자세히 살펴보기로 한다. 참고적으로 상변화 메모리 셀은 셀 다이오드(D)와, 상변화 소자(GST)로 구성되는데, 데이터 읽기 동작에서 상변화 메모리 셀의 저항값은 실질적으로 상변화 소자(GST)의 저항값을 지칭하는 것이다.
데이터 읽기모드의 읽기 동작구간 동안 워드라인(WL), 읽기신호(RD), 제1 로컬 비트라인 선택신호(LYU0·LYD0), 글로벌 비트라인 선택신호(GYN·GYP)가 모두 활성화 되면, 데이터 검출전류 공급부(MP2)에서 출력되는 데이터 검출전류가 제1 스위치쌍(MP0,MN0), 즉 제1 PMOS 트랜지스터(MP0)와, 제1 NMOS 트랜지스터(MN0)를 통해서 동시에 제1 상변화 메모리 셀(411)에 공급된다.
이때, 제1 상변화 메모리 셀(411)이 큰 저항값(비정질 상태)을 가질 경우를 데이터 '1'이 저장되었다고 정의하고, 제1 상변화 메모리 셀(411)이 데이터 '1'이 저장되었을 때 보다 작은 저항값(결정 상태)을 가질 경우를 데이터 '0'이 저장되었 다고 정의한다.
우선, 제1 상변화 메모리 셀(411)에 데이터 '1'이 저장되었다고 한다면, 데이터 검출전류가 제1 스위치쌍(MP0,MN0)을 통해서 제1 상변화 메모리 셀(411)에 공급되면서, 제1 노드(N1)의 전압레벨은 높은 전압값을 유지하게 된다. 이때, 제1 상변화 메모리 셀(411)의 저항값에 대응하는 데이터 검출전압은 제1 스위치쌍(MP0,MN0)의 제1 PMOS 트랜지스터(MP0)를 통해서 트랜지스터의 임계전압(Threshold Voltage, Vth) 손실 없이 제1 노드(N1)로 전달된 것이라고 개념적으로 설명할 수 있다.
또한, 제1 상변화 메모리 셀(411)에 데이터 '0'이 저장되었다고 한다면, 데이터 검출전류가 제1 스위치쌍(MP0,MN0)을 통해서 제1 상변화 메모리 셀(411)에 공급되면서, 제1 노드(N1)의 전압레벨은 낮은 전압값을 유지하게 된다. 이때, 제1 상변화 메모리 셀(411)의 저항값에 대응하는 데이터 검출전압은 제1 스위치쌍(MP0,MN0)의 제1 NMOS 트랜지스터(MN0)를 통해서 트랜지스터의 임계전압(Threshold Voltage, Vth) 손실 없이 제1 노드(N1)로 전달된 것이라고 개념적으로 설명할 수 있다.
따라서 데이터 감지증폭부(420)의 전압 비교부(421)는 기준전압(VREF)과 제1 노드(N1)의 전압을 비교하여 제1 상변화 메모리 셀(411)에 저장된 데이터를 검출하게 된다.
본 실시예와 같이 데이터 검출전류는 제1 PMOS 트랜지스터(MP0) 및 제1 NMOS 트랜지스터(MN0)를 통해서 동시에 제1 상변화 메모리 셀(411)에 전달되고, 제1 상 변화 메모리 셀(411)의 저항값에 대응하는 전압레벨의 데이터 검출전압이 다시 제1 PMOS 트랜지스터(MP0) 및 제1 NMOS 트랜지스터(MN0)를 통해서 제1 노드(N1)로 전달된다고 할 수 있다. 이때 PMOS 트랜지스터와 NMOS 트랜지스터를 동시에 이용하므로 트랜지스터의 문턱전압(Threshold Voltage, Vth)의 손실 없이 제1 노드(N1)의 전압레벨이 결정된다. 따라서 데이터 '1', 데이터 '0' 두 데이터에 대한 감지 특성이 모두 우수하다.
도 6은 제2 실시예에 따른 상변화 메모리 장치의 전체적인 배치도이다.
참고적으로 상변화 메모리 장치는 내부 메모리 영역을 다수의 뱅크로 구분하고 있으며 또한 뱅크는 다수의 셀 블록으로 구분된다. 셀 블록을 단위 셀 매트릭스(Unit Cell Matrix), 서브 셀 어레이(Sub Cell Array), 매트(MAT) 라고 지칭하기도 한다.
우선, 제1 셀 블록(MAT0)과 제2 셀 블록(MAT1)의 배치관계에 대해서 자세히 살펴보기로 한다.
도 6을 참조하면 상변화 메모리 셀에 데이터 검출전류를 제공하여 상변화 메모리 셀의 저항값에 대응하는 전압레벨의 데이터 검출전압을 감지하는 상변화 메모리 장치는, PMOS 트랜지스터 및 NMOS 트랜지스터로 구성되는 스위치쌍을 다수개 포함하며 제1 셀 블록(MAT0)의 메모리 셀에 데이터 검출전류를 선택적으로 전달하기 제1 스위치 그룹(610A·610B)과, PMOS 트랜지스터 및 NMOS 트랜지스터로 구성되는 스위치쌍을 다수개 포함하며 제2 셀 블록(MAT1)의 메모리 셀에 데이터 검출전류를 선택적으로 전달하기 제2 스위치 그룹(620A·620B)을 구비하며, 제1 셀 블록(MAT0)과 제2 셀 블록(MAT1) 사이에 제1 및 제2 스위치 그룹(610A·610B, 620A·620B)의 동일한 유형의 트랜지스터(NMOS 트랜지스터)가 배치된다.
제1 스위치 그룹(610A·610B)은 제1 셀 블록(MAT0)의 양측면에 배치되는데, 제1 셀 블록(MAT0)의 제1 측면에 다수의 PMOS 트랜지스터(610A)가 배치되고 제1 셀 블록(MAT0)의 제2 측면에 다수의 NMOS 트랜지스터(610B)가 배치된다.
또한, 제2 스위치 그룹(620A·620B)은 제2 셀 블록(MAT1)의 양측면에 배치되는데, 제2 셀 블록(MAT1)의 제1 측면에 다수의 NMOS 트랜지스터(620A)가 배치되고, 제2 셀 블록(MAT1)의 제2 측면에 다수의 PMOS 트랜지스터(620B)가 배치된다. 여기에서 스위치 그룹(610A·610B, 620A·620B)의 MOS 트랜지스터는 로컬 비트라인 선택 스위치이다.
다음으로, 제3 셀 블록(MAT2)과 제4 셀 블록(MAT3)의 배치관계에 대해서 자세히 살펴보기로 한다.
다시 도 6을 참조하면 상변화 메모리 셀에 데이터 검출전류를 제공하여 상변화 메모리 셀의 저항값에 대응하는 전압레벨의 데이터 검출전압을 감지하는 상변화 메모리 장치는, PMOS 트랜지스터 및 NMOS 트랜지스터로 구성되는 스위치쌍을 다수개 포함하며 제3 셀 블록(MAT2)의 메모리 셀에 데이터 검출전류를 선택적으로 전달하기 제3 스위치 그룹(630A·630B), PMOS 트랜지스터 및 NMOS 트랜지스터로 구성되 는 스위치쌍을 다수개 포함하며 제4 셀 블록(MAT3)의 메모리 셀에 데이터 검출전류를 선택적으로 전달하기 제4 스위치 그룹(640A·640B)을 구비하며, 제3 셀 블록(MAT2)과 제4 셀 블록(MAT3) 사이에 제3 및 제4 스위치 그룹(630A·630B, 640A·640B)의 동일한 유형의 트랜지스터(PMOS 트랜지스터)가 배치된다.
제3 스위치 그룹(630A·630B)은 제3 셀 블록(MAT2)의 양측면에 배치되는데, 제3 셀 블록(MAT2)의 제1 측면에 다수의 NMOS 트랜지스터(630A)가 배치되고 제3 셀 블록(MAT2)의 제2 측면에 다수의 PMOS 트랜지스터(630B)가 배치된다.
또한, 제4 스위치 그룹(640A·640B)은 제4 셀 블록(MAT3)의 양측면에 배치되는데, 제4 셀 블록(MAT3)의 제1 측면에 다수의 PMOS 트랜지스터(640A)가 배치되고, 제4 셀 블록(MAT3)의 제2 측면에 다수의 NMOS 트랜지스터(640B)가 배치된다. 여기에서 스위치 그룹(630A·630B, 640A·640B)의 MOS 트랜지스터는 로컬 비트라인 선택 스위치이다.
상술한 바와 같이 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성되는 스위치쌍을 배치함에 있어서, 서로 인접한 셀 블록 사이에는 동일한 유형의 트랜지스터 - PMOS 트랜지스터 또는 NMOS 트랜지스터- 를 배치하여 레이아웃 면적을 최소화할 수 있다. 즉, 소자의 액티브 영역(Active area)의 분리를 최소화하여 레이아웃 면적을 감소시킬 수 있다. 참고적으로 도 6의 상변화 메모리 장치의 전체적인 배치도에서 제1 셀 블록(MAT0) 및 제2 셀 블록(MAT1)의 배치관계와, 제3 셀 블록(MAT2) 및 제4 셀 블록(MAT3)의 배치관계는 인접한 셀 블록 사이에 동일한 종류의 MOS 트랜지스터가 배치되는 것을 명확하게 설명하기 위한 하나의 예시 일 뿐이며, 더 많은 수의 셀 블록이 포함되는 상변화 메모리 장치에서는 상술한 기술적인 원리를 확장하여 적용할 수 있을 것이다. 또한, 비휘발성 메모리 장치의 한 종류인 상변화 메모리 장치의 전체적인 배치도를 실시예로 설명하였으나 실시예에 따라 다양한 종류의 비휘발성 메모리 장치에 적용할 수 있을 것이다.
참고적으로 상술한 제1 및 제2 실시예에서 PMOS 트랜지스터 및 NMOS 트랜지스터는 일종의 스위칭 소자의 역할을 하는데 PMOS 트랜지스터와 NMOS 트랜지스터는 서로 상보적인 전압 전달 특성을 가지고 있다. 즉, PMOS 트랜지스터는 NMOS 트랜지스터보다 고전압 전달 손실이 적으며, NMOS 트랜지스터는 PMOS 트랜지스터보다 저전압 전달 손실이 적다. 따라서 PMOS 트랜지스터의 소오스단에는 전원전압(VDD), NMOS 트랜지스터의 소오스단에는 접지전압(VSS)을 인가하여 소자의 임계전압(Threshold Voltage, Vth) 등의 전압손실을 최소화 하는 회로구성이 일반적이다. 또한, PMOS 트랜지스터 및 NMOS 트랜지스터와 같이 서로 상보적인 전압 전달 특성을 가지는 다양한 스위칭 소자에 본 발명을 적용할 수 있을 것이다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명 을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
도 1은 일반적인 상변화 메모리 장치의 구성도이다.
도 2는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 구성도이다.
도 3은 도2의 제1 실시예에 따른 비휘발성 메모리 장치의 내부동작을 나타낸 도면이다.
도 4는 본 발명의 제2 실시예에 따른 상변화 메모리 장치의 구성도이다.
도 5는 도 4의 제2 실시예에 따른 상변화 메모리 장치의 내부동작을 나타낸 타이밍 다이어그램이다.
도 6은 도 5의 제2 실시예에 따른 상변화 메모리 장치의 전체적인 배치도이다.
*도면의 주요 부분에 대한 부호의 설명
220, 420 : 데이터 감지증폭부
221, 421 : 전압 비교부
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.

Claims (15)

  1. 메모리 셀에 데이터 검출전류를 제공하여 상기 메모리 셀의 저항값에 대응하는 전압레벨의 데이터 검출전압을 감지하기 위한 데이터 감지증폭부;
    상기 메모리 셀에 상기 데이터 검출전류를 선택적으로 전달하기 위한 제1 스위칭 소자; 및
    상기 제1 스위칭 소자와 동시에 턴온(TURN ON) 되어 상기 메모리 셀에 상기 데이터 검출전류를 선택적으로 전달하기 위한 제2 스위칭 소자 - 상기 제1 스위칭 소자와 서로 상보적인 전압 전달 특성을 가짐 -
    를 구비하는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 스위칭 소자는 상기 제2 스위칭 소자보다 고전압 전달 손실이 적으며, 상기 제2 스위칭 소자는 상기 제1 스위칭 소자보다 저전압 전달 손실이 적은 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 메모리 셀에 데이터 검출전류를 제공하여 상기 메모리 셀의 저항값에 대응하는 전압레벨의 데이터 검출전압을 감지하기 위한 데이터 감지증폭부;
    상기 메모리 셀에 상기 데이터 검출전류를 선택적으로 전달하기 위한 PMOS 트랜지스터; 및
    상기 PMOS 트랜지스터와 동시에 턴온(TURN ON)되어 상기 메모리 셀에 상기 데이터 검출전류를 선택적으로 전달하기 위한 NMOS 트랜지스터
    를 구비하는 비휘발성 메모리 장치.
  4. 제3항에 있어서,
    상기 메모리 셀은 상변화 메모리 셀(Phase Change Memory Cell)인 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제3항에 있어서,
    상기 데이터 감지증폭부는,
    상기 데이터 검출전류를 공급하기 위한 데이터 검출전류 공급부; 및
    기준전압을 기준으로 하여 상기 데이터 검출전압을 비교하기 위한 전압 비교부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 메모리 셀에 데이터 검출전류를 제공하여 상기 메모리 셀의 저항값에 대응하 는 전압레벨의 데이터 검출전압을 감지하는 비휘발성 메모리 장치에 있어서,
    제1 스위칭 소자 및 제2 스위칭 소자 - 제1 스위칭 소자와 서로 상보적인 전압 전달 특성을 가짐 - 로 구성되는 스위치쌍을 다수개 포함하며, 제1 셀 블록의 메모리 셀에 데이터 검출전류를 선택적으로 전달하기 제1 스위치 그룹; 및
    제1 스위칭 소자 및 제2 스위칭 소자 - 제1 스위칭 소자와 서로 상보적인 전압 전달 특성을 가짐 - 로 구성되는 스위치쌍을 다수개 포함하며, 제2 셀 블록의 메모리 셀에 데이터 검출전류를 선택적으로 전달하기 제2 스위치 그룹을 구비하며,
    상기 제1 셀 블록과 상기 제2 셀 블록 사이에 상기 제1 및 제2 스위치 그룹의 동일한 유형의 스위칭 소자 - 제1 스위칭 소자 또는 제2 스위칭 소자 - 가 배치되는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제6항에 있어서,
    상기 스위치쌍의 제1 스위칭 소자 및 제2 스위칭 소자는 동시에 턴온(TURN ON) 되어 해당 메모리 셀에 데이터 검출전류를 전달하는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제6항에 있어서,
    상기 제1 스위칭 소자는 상기 제2 스위칭 소자보다 고전압 전달 손실이 적으 며, 상기 제2 스위칭 소자는 상기 제1 스위칭 소자보다 저전압 전달 손실이 적은 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 메모리 셀에 데이터 검출전류를 제공하여 상기 메모리 셀의 저항값에 대응하는 전압레벨의 데이터 검출전압을 감지하는 비휘발성 메모리 장치에 있어서,
    PMOS 트랜지스터 및 NMOS 트랜지스터로 구성되는 스위치쌍을 다수개 포함하며, 제1 셀 블록의 메모리 셀에 데이터 검출전류를 선택적으로 전달하기 제1 스위치 그룹; 및
    PMOS 트랜지스터 및 NMOS 트랜지스터로 구성되는 스위치쌍을 다수개 포함하며, 제2 셀 블록의 메모리 셀에 데이터 검출전류를 선택적으로 전달하기 제2 스위치 그룹을 구비하며,
    상기 제1 셀 블록과 상기 제2 셀 블록 사이에 상기 제1 및 제2 스위치 그룹의 동일한 유형의 트랜지스터 - PMOS 트랜지스터 또는 NMOS 트랜지스터 - 가 배치되는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제9항에 있어서,
    상기 메모리 셀은 상변화 메모리 셀(Phase Change Memory Cell)인 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 제9항에 있어서,
    상기 스위치쌍의 PMOS 트랜지스터 및 NMOS 트랜지스터는 동시에 턴온(TURN ON) 되어 해당 메모리 셀에 데이터 검출전류를 전달하는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 제9항에 있어서,
    상기 제1 스위치 그룹은,
    상기 제1 셀 블록의 양측면에 배치되며, 상기 제1 셀 블록의 제1 측면에 PMOS 트랜지스터가 배치되고 상기 제1 셀 블록의 제2 측면에 NMOS 트랜지스터가 배치되는 것을 특징으로 하는 비휘발성 메모리 장치.
  13. 제12항에 있어서,
    상기 제2 스위치 그룹은,
    상기 제2 셀 블록의 양측면에 배치되며, 상기 제2 셀 블록의 제1 측면에 NMOS 트랜지스터가 배치되고, 상기 제2 셀 블록의 제2 측면에 PMOS 트랜지스터가 배치되는 것을 특징으로 하는 비휘발성 메모리 장치.
  14. 제13항에 있어서,
    상기 제1 셀 블록의 제1 측면과 상기 제2 셀 블록의 제2 측면은 서로 이웃하는 것을 특징으로 하는 비휘발성 메모리 장치.
  15. 제13항에 있어서,
    상기 제1 셀 블록의 제2 측면과 상기 제2 셀 블록의 제1 측면은 서로 이웃하는 것을 특징으로 하는 비휘발성 메모리 장치.
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