JP2020009514A - メモリデバイス - Google Patents

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Abstract

【課題】 メモリの信頼性を向上する。【解決手段】実施形態のメモリデバイスは、メモリセルＭＣｋに接続されたセンスアンプ回路１５１と、選択回路１５９を介してセンスアンプ回路１５１に接続されたセンスアンプ回路１５３と、選択回路１５９を介してセンスアンプ回路１５３に接続された電圧供給回路１８と、を含み、読み出し動作において、参照データの書き込み前のメモリセルＭＣｋの出力信号に基づく第１の信号、及び、参照データの書き込み後のメモリセルの出力信号に基づく第２の信号が、選択回路１５９からセンスアンプ回路１５３に供給され、テスト動作において、メモリセルＭＣｋの出力信号に基づく第３の信号が、選択回路１５９からセンスアンプ回路１５３に供給され、電圧供給回路１８の端子９９に印加された電圧に基づく第４の信号が、選択回路１５３からセンスアンプ回路１５３に供給される。【選択図】 図５

Description

本発明の実施形態は、メモリデバイスに関する。
近年、ＭＲＡＭ、ＲｅＲＡＭ及びＰＣＲＡＭのような、メモリ素子の抵抗状態とデータとの関連付けによってデータを記憶するメモリデバイス（抵抗変化型メモリ）が、研究及び開発されている。
米国特許第９，６９７，８８０Ｂ２号明細書
本実施形態のメモリデバイスは、メモリの信頼性を向上する。
本実施形態のメモリデバイスは、メモリセルと、前記メモリセルに電気的に接続された第１のセンスアンプ回路と、選択回路を介して前記第１のセンスアンプ回路に電気的に接続された第２のセンスアンプ回路と、前記選択回路を介して前記第２のセンスアンプ回路に電気的に接続され、第１の端子を含む電圧供給回路と、を含み、前記メモリセルのデータの読み出し動作時において、参照データの書き込み前の前記メモリセルの出力信号に基づく第１の信号、及び、前記参照データの書き込み後の前記メモリセルの出力信号に基づく第２の信号が、前記選択回路を介して前記第１のセンスアンプ回路から前記第２のセンスアンプ回路に供給され、前記第２のセンスアンプ回路は、前記第１及び第２の信号に基づいて、前記データを読み出し、前記メモリセルに対するテスト動作時において、前記メモリセルの出力信号に基づく第３の信号が、前記選択回路を介して前記第１のセンスアンプ回路から前記第２のセンスアンプ回路に供給され、前記第１の端子に印加された第１の電圧に基づく第４の信号が、前記選択回路を介して前記電圧供給回路から前記第２のセンスアンプ回路に供給され、前記第２のセンスアンプ回路は、前記第３及び第４の信号に基づいて、前記メモリセルのテスト結果を出力する。
第１の実施形態のメモリデバイスの構成例を示す図。 第１の実施形態のメモリデバイスのメモリセルアレイの構成例を示す図。 第１の実施形態のメモリデバイスのメモリ素子の構造例を示す図。 第１の実施形態のメモリデバイスの動作の基本概念を示す図。 第１の実施形態のメモリデバイスの読み出し回路の構成例を示す図。 第１の実施形態のメモリデバイスの読み出し回路の構成例を示す図。 第１の実施形態のメモリデバイスの読み出し回路の構成例を示す図。 第１の実施形態のメモリデバイスの動作例を説明するための図。 第１の実施形態のメモリデバイスの動作例を説明するための図。 第１の実施形態のメモリデバイスの動作例を説明するための図。 第１の実施形態のメモリデバイスの動作例を説明するための図。 第１の実施形態のメモリデバイスの動作例を説明するための図。 第１の実施形態のメモリデバイスを説明するための図。 第２の実施形態のメモリデバイスを説明するための図。 第３の実施形態のメモリデバイスを説明するための図。 第４の実施形態のメモリデバイスを説明するための図。 第５の実施形態のメモリデバイスを説明するための図。 第５の実施形態のメモリデバイスの動作例を説明するための図 実施形態のメモリデバイスの変形例を説明するための図。 実施形態のメモリデバイスの変形例を説明するための図。
［実施形態］
以下、図１乃至図２０を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。また、以下の実施形態において、区別化のために数字／英字が参照符号の末尾に付された構成要素（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）が相互に区別されない場合、末尾の数字／英字が省略された表記が用いられる。
（１） 第１の実施形態
図１乃至図１３を参照して、第１の実施形態のメモリデバイスについて、説明する。
（ａ） 構成
図１乃至図４を用いて、実施形態のメモリデバイスの構成例が、説明される。
図１は、第１の実施形態のメモリデバイスの構成例を説明するためのブロック図である。
図１に示されるように、メモリデバイス（例えば、磁気メモリのような抵抗変化型メモリ）１は、コントローラ（又はプロセッサ）５に直接又は間接的に接続されている。メモリデバイス１及びコントローラ５は、メモリシステム内に含まれている。
コントローラ５は、メモリデバイス１の動作を制御できる。コントローラ５は、ＣＰＵ、バッファメモリ、ワーキングメモリ、ＥＣＣ回路などを含む。コントローラ５は、ホストデバイス（図示せず）からの要求に基づいて、コマンドを生成する。コントローラ５は、生成したコマンドを、メモリデバイス１に送信する。コントローラ５は、管理テーブルに基づいて、選択すべきメモリセルのアドレスを、メモリデバイス１に送信する。コントローラ５は、メモリデバイス１に対するデータの書き込み時において、データＤＴを、メモリデバイス１に送信する。コントローラ５は、メモリデバイス１からのデータの読み出し時において、メモリデバイス１から読み出されたデータＤＴを受信する。コントローラ５は、読み出されたデータを、ホストデバイスに送信する。
メモリデバイス１は、メモリチップ、メモリパッケージ、又はメモリモジュールである。メモリデバイス１は、メモリセルアレイ１０、ラッチ回路１１、入出力回路１２、ロウデコーダ１３Ａ、ロウ制御回路１３Ｂ、カラムデコーダ１４Ａ、カラム制御回路１４Ｂ、読み出し回路１５、書き込み回路１６、電圧生成回路１７、外部電圧供給回路１８、及び、制御回路１９を、少なくとも含む。
メモリセルアレイ１０は、複数のメモリセルＭＣを含む。
メモリデバイス１が抵抗変化型メモリである場合、メモリセルＭＣは、少なくとも１つの可変抵抗素子１００を含む。抵抗変化型メモリ１は、可変抵抗素子１００が取り得る複数の抵抗値（抵抗状態）と記憶すべきデータとが関連付けられることよって、１ビット以上のデータを１つのメモリセルＭＣ内に記憶する。
ラッチ回路１１は、コントローラ５から送信されたコマンドＣＭＤ及びアドレスＡＤＲを、一時的に保持する。ラッチ回路１１は、コマンドＣＭＤを制御回路１９に送信する。ラッチ回路１１は、アドレスＡＤＲを、ロウデコーダ１３Ａ及びカラムデコーダ１４Ａに送信する。
入出力回路（Ｉ／Ｏ回路）１２は、コントローラ５から送信されたデータ（書き込みデータ）ＤＩＮを一時的に保持する。入出力回路１２は、メモリセルアレイ１０から読み出されたデータＤＯＵＴを、一時的に保持する。
ロウデコーダ１３Ａは、アドレスＡＤＲに含まれるロウアドレスを、デコードする。
ロウ制御回路１３Ｂは、ロウアドレスのデコード結果に基づいて、メモリセルアレイ１０のロウ（例えば、ワード線）を選択する。
カラムデコーダ１４Ａは、アドレスＡＤＲに含まれるカラムアドレスを、デコードする。
カラム制御回路１４Ｂは、カラムアドレスのデコード結果に基づいて、メモリセルアレイ１０のカラム（例えば、ビット線）を選択する。
読み出し回路１５は、読み出し動作時に、アドレスＡＤＲに基づいて選択されたメモリセルに、データの読み出しのための各種の電圧又は電流を供給する。これによって、メモリセル内に格納されているデータが、読み出される。読み出し回路１５は、読み出しドライバ／シンカ及びセンスアンプ回路を、少なくとも含む。
書き込み回路１６は、書き込み動作時に、アドレスＡＤＲに基づいて選択されたメモリセルに、データの書き込みのための各種の電圧及び電流を、供給する。これによって、書き込まれるべきデータが、メモリセルＭＣ内に書き込まれる。書き込み回路１６は、書き込みドライバ／シンカを、少なくとも含む。
電圧生成回路１７は、メモリデバイス１の外部から供給された電圧を用いて、メモリデバイス１の動作に用いられる各種の電圧を生成する。電圧生成回路１７は、生成した電圧を、各回路１１〜１６に供給する。例えば、電圧生成回路１７は、オフセット電圧生成回路１７１を含む。オフセット電圧生成回路１７１は、読み出し動作及び／又は書き込み動作時にオフセット値を発生させるための電圧を生成及び出力する。電圧生成回路１７は、チップ／パッケージに設けられた外部接続端子（ピン、パッド又はコネクタ）９０，９１に接続される。電源電圧ＶＤＤが、端子９０に印加される。グランド電圧ＶＳＳが、端子９１に印加される。例えば、電圧ＶＤＤ，ＶＳＳは、コントローラ５、ホストデバイス、又は、マザーボードから供給される。
制御回路１９は、コントローラ５からの制御信号ＣＮＴを受信する。制御回路１９は、メモリデバイス１内の動作状況に応じて、制御信号ＣＮＴを、コントローラ５に送信する。制御回路１９は、ラッチ回路１１を経由して、コントローラ５からのコマンドＣＭＤを受信する。制御回路１９は、コマンドＣＭＤ及び制御信号ＣＮＴに基づいて、メモリデバイス１内部の各回路１１〜１８の動作を制御する。例えば、制御回路１９は、書き込み動作及び読み出し動作などに用いられる電圧及び電流に関する情報を、設定情報として保持している。
本実施形態のメモリデバイス１は、外部電圧供給回路１８を含む。外部電圧供給回路（以下では、テスト電圧生成回路ともよばれる）１８は、メモリデバイス１の出荷時及び戻り入れ時などのテスト動作／チェック動作（例えば、スクリーニング）に用いられる外部からの電圧を、メモリデバイス１内の他の回路に供給できる。
メモリデバイス１の出荷時及び戻り入れ時のテスト動作／チェック動作において、所定の電圧が、外部電圧供給回路１８に、メモリデバイス１の外部から提供される。
外部電圧供給回路１８は、メモリデバイス１に対するテスト動作／チェック動作時に、外部から提供された電圧を用いて、テスト動作／チェック動作のための各種の電圧（テスト電圧）を、生成する。外部電圧供給回路１８は、生成した電圧を読み出し回路１５に供給できる。
本実施形態のメモリデバイス１において、読み出し回路１５は、外部電圧供給回路１８からの電圧を用いて、テスト動作及びチェック動作を実行する。例えば、テスト動作／チェック動作のための電圧は、コントローラ５、テスト装置９、マザーボード、又は、ホストデバイス（図示せず）から外部接続端子（例えば、ピン、パッド又はコネクタ）９９に印加される。外部接続端子（外部電圧端子）９９は、外部電圧供給回路１８に接続される。
メモリデバイス１内に、ＥＣＣ回路が設けられてもよい。
尚、メモリデバイス１を含むシステムの構成は、図１に示される例に限定されない。本実施形態のメモリデバイス１は、様々なシステムに適用可能である。例えば、メモリデバイス１に対してコントローラ５が、設けられない場合がある。この場合において、ホストデバイス（例えば、ＣＰＵ）からメモリデバイス１に、コマンドなどが送信される。メモリデバイス１が、ホストデバイス内、又は、ホストデバイスのＣＰＵ内に設けられてもよい。メモリデバイス１が、コントローラ５（又はＣＰＵ）において、ワーキングメモリ、バッファメモリ又はキャッシュメモリに適用される場合もある。
＜メモリセルアレイの内部構成＞
図２は、実施形態のメモリデバイス（抵抗変化型メモリ）のメモリセルアレイの内部構成の一例を示す図である。
図２に示されるように、複数（ｎ本）のワード線ＷＬ（ＷＬ＜０＞，ＷＬ＜１＞，・・・，ＷＬ＜ｎ−１＞）が、メモリセルアレイ１０内に、設けられている。複数（ｍ本）のビット線ＢＬ（ＢＬ＜０＞，ＢＬ＜１＞，・・・，ＢＬ＜ｍ−１＞）及び、複数（ｍ本）のビット線ｂＢＬ（ｂＢＬ＜０＞，ｂＢＬ＜１＞，・・・，ｂＢＬ＜ｍ−１＞）が、メモリセルアレイ１０内に、設けられている。１本のビット線ＢＬと１本のビット線ｂＢＬとが、１組のビット線対を形成する。
複数のメモリセルＭＣは、メモリセルアレイ１０内に、マトリクス状に配置されている。
ｘ方向（ロウ方向）に配列された複数のメモリセルＭＣは、共通のワード線ＷＬに接続されている。ワード線ＷＬは、ロウ制御回路１３Ｂに接続されている。ロウ制御回路１３Ｂは、ロウアドレスに基づいて、ワード線ＷＬの電位を制御する。これによって、ロウアドレスに示されるワード線ＷＬ（ロウ）が、選択され、活性化される。
ｙ方向（カラム方向）に配列された複数のメモリセルＭＣは、１つのビット線対に属する２本のビット線ＢＬ，ｂＢＬに、共通に接続されている。
図２において、例えば、メモリセルアレイ１０は、階層ビット線方式の構造を有する。この場合、グローバルビット線ＧＢＬ，ｂＧＢＬが、メモリセルアレイ１０内に設けられている。グローバルビット線ＧＢＬは、スイッチＭ１（Ｍ１＜０＞，Ｍ１＜１＞，・・・，Ｍ１＜ｍ−１＞）を介して、ビット線ＢＬに接続されている。グローバルビット線ｂＧＢＬは、スイッチＭ２（Ｍ２＜０＞，Ｍ２＜１＞，・・・，Ｍ２＜ｍ−１＞）を介して、ビット線ｂＢＬに接続されている。以下では、説明の区別化のために、ビット線ＢＬ，ｂＢＬは、ローカルビット線ＢＬ，ｂＢＬともよばれる。
スイッチＭ１，Ｍ２は、例えば、Ｎ型の電界効果トランジスタ（又は、ＭＯＳスイッチ）である。スイッチＭ１，Ｍ２は、カラム制御回路１４Ｂの構成素子として扱われてもよい。各スイッチＭ１，Ｍ２のゲートに、対応する制御信号ＣＳＬ（ＣＳＬ＜０＞，ＣＳＬ＜１＞，・・・，ＣＳＬ＜ｍ−１＞）が、カラム選択信号として供給される。スイッチＭ１，Ｍ２がオン状態に設定された場合に、ビット線ＢＬ，ｂＢＬが、グローバルビット線ＧＢＬ，ｂＧＢＬに電気的に接続されている。これによって、カラムアドレスに示されるビット線ＢＬ，ｂＢＬ（カラム）が、選択され、活性化される。
以下において、外部からのアドレスＡＤＲに基づいて動作対象のメモリセルとして選択されたメモリセルは、選択セルとよばれる。
例えば、読み出し回路（センスアンプ回路、ドライバ／シンカなど）１５、及び、書き込み回路（ドライバ／シンカなど）１６が、グローバルビット線ＧＢＬ，ｂＧＢＬに、接続されている。読み出し回路１５及び書き込み回路１６は、ローカルビット線ＢＬ，ｂＢＬに接続されてもよい。ローカルビット線ＢＬ，ｂＢＬ及びグローバルビット線ＧＢＬ，ｂＧＢＬに、ローカルビット線ＢＬ，ｂＢＬ及びグローバルビット線ＧＢＬ，ｂＧＢＬを放電状態又は充電状態に設定するためのスイッチが、設けられてもよい。
メモリセルＭＣは、１つの可変抵抗素子１００と、１つのセルトランジスタ２００と、を含む。可変抵抗素子１００は、メモリ素子として機能する。セルトランジスタ２００は、メモリセルＭＣの選択素子として機能する。
可変抵抗素子１００の一端は、ビット線ＢＬに接続されている。可変抵抗素子１００の他端は、セルトランジスタ２００の一端（ソース／ドレインの一方）に接続されている。セルトランジスタ２００の他端（ソース／ドレインの他方）は、ビット線ｂＢＬに接続されている。
１ビット以上のデータが、可変抵抗素子１００の抵抗状態（抵抗値）とデータとの関連付けによって、メモリセルＭＣに記憶される。
尚、メモリセルアレイ１０の構成は、図２の例に限定されない。例えば、メモリセルアレイ１０は、クロスポイント型のメモリセルアレイでもよい。
例えば、本実施形態のメモリデバイス（例えば、抵抗変化型メモリ）は、ＭＲＡＭである。ＭＲＡＭにおいて、磁気抵抗効果素子が、メモリ素子としての可変抵抗素子１００に用いられる。
＜磁気抵抗効果素子＞
図３及び図４を用いて、メモリ素子としての磁気抵抗効果素子の構造及び機能について、説明する。
図３は、磁気抵抗効果素子の基本的な構造の一例を示している。
図３に示されるように、磁気抵抗効果素子１００は、２つの磁性層１０１，１０２と、非磁性層１０３とを少なくとも含む。
２つの磁性層１０１，１０２のそれぞれは、磁化を有する。磁性層１０１の磁化の向きは、可変である。磁性層１０２の磁化の向きは、不変（固定状態）である。本実施形態において、磁化の向きが可変な磁性層１０１は、記憶層１０１とよばれ、磁化の向きが不変な磁性層１０２は、参照層１０２とよばれる。尚、本実施形態において、「参照層の磁化の向きが不変である」、又は、「参照層の磁化の向きが固定状態である」とは、記憶層の磁化の向きを変えるための電流又は電圧が磁気抵抗効果素子に供給された場合において、参照層の磁化の向きが、電流／電圧の供給の前後で供給された電流又は電圧によって変化しないことを、意味する。
非磁性層１０３は、２つの磁性層１０１，１０２間に設けられている。非磁性層１０３は、トンネルバリア層１０３として機能する。例えば、トンネルバリア層１０３は、酸化マグネシウムを含む絶縁層である。
例えば、２つの磁性層１０１，１０２及びトンネルバリア層１０３によって、磁気トンネル接合が、形成される。本実施形態において、磁気トンネル接合を有する磁気抵抗効果素子１００は、ＭＴＪ素子１００とよばれる。
例えば、磁性層１０１，１０２は、垂直磁気異方性を有している。磁性層１０１，１０２の磁化方向（磁化容易軸方向）は、磁性層の層面に対して、実質的に垂直である。磁性層１０１，１０２の磁化方向は、複数の層１０１，１０２，１０３の積層方向に対して、実質的に平行である。磁性層１０１，１０２の垂直磁気異方性は、磁性層の界面磁気異方性などを利用して生じる。磁性層の垂直磁気異方性を利用したＭＴＪ素子は、垂直磁化型ＭＴＪ素子とよばれる。
ＭＴＪ素子（磁気抵抗効果素子）１００の抵抗状態は、記憶層１０１の磁化の向きと参照層１０２の磁化の向きとの相対的な関係（磁化配列）に応じて、変わる。記憶層１０１の磁化の向きが、参照層１０２の磁化の向きと同じである場合、ＭＴＪ素子１００は、第１の抵抗状態（第１の磁化配列状態）を有する。記憶層１０１の磁化の向きが、参照層１０２の磁化の向きと反対である場合、ＭＴＪ素子１００は、第２の抵抗状態（第２の磁化配列状態）を有する。第２の抵抗状態を有するＭＴＪ素子１００の抵抗値は、第１の抵抗状態を有するＭＴＪ素子１００の抵抗値より高い。
このように、ＭＴＪ素子１００は、２つの磁性層１０１，１０２の磁化配列に応じて、低抵抗状態及び高抵抗状態のうちいずれか１つの状態を取り得る。
例えば、ＭＴＪ素子１００は、１ビットのデータ（“０”データ及び“１”データ）を保持する。この場合において、ＭＴＪ素子１００の抵抗状態が第１の抵抗状態に設定された場合、メモリセルＭＣは、第１のデータ保持状態（例えば、“０”データ保持状態）に設定される。ＭＴＪ素子１００の抵抗状態が第２の抵抗状態に設定された場合、メモリセルＭＣは、第２のデータ保持状態（例えば、“１”データ保持状態）に設定される。
本実施形態において、ＭＴＪ素子１００における記憶層１０１の磁化の向きと参照層１０２の磁化の向きとが同じである磁化配列状態は、平行状態（又はＰ状態）とよばれる。ＭＴＪ素子１００における記憶層１０１の磁化の向きと参照層１０２の磁化の向きとが反対である磁化配列状態は、反平行状態（又はＡＰ状態）ともよばれる。
例えば、ＭＴＪ素子１００の記憶層１０１の磁化の向きの制御（磁化反転の制御）は、スピン注入磁化反転方式が用いられる。スピン注入磁化反転方式は、書き込み電流ＩＷＲ１，ＩＷＲ２がＭＴＪ素子１００内に流れた際に生じるスピントルクによって、記憶層１０１の磁化の向きを制御する書き込み方式である。
ＭＴＪ素子１００の磁化配列状態が、ＡＰ状態からＰ状態へ変化される場合、記憶層１０１から参照層１０２に流れる書き込み電流ＩＷＲ１が、ＭＴＪ素子１００に供給される。この場合において、参照層１０２の磁化の向きと同じ向きのスピンを有する電子のスピントルクが、記憶層１０１の磁化に、印加される。
記憶層１０１の磁化の向きが参照層１０２の磁化の向きに対して反対である場合、記憶層１０１の磁化の向きは、印加されたスピントルクによって、参照層１０２の磁化の向きと同じ向きに設定される。この結果として、ＭＴＪ素子１００は、Ｐ状態に設定される。このように、メモリセルＭＣに、“０”データが書き込まれる。尚、Ｐ状態のＭＴＪ素子１００に、書き込み電流ＩＷＲ１が供給された場合、書き込み電流ＩＷＲ１の供給の前後で記憶層１０１の磁化の向きは、変化しない。それゆえ、この場合において、ＭＴＪ素子１００は、Ｐ状態を維持する。
ＭＴＪ素子１００の磁化配列状態が、Ｐ状態からＡＰ状態へ変化される場合、参照層１０２から記憶層１０１に流れる書き込み電流ＩＷＲ２が、ＭＴＪ素子１００に供給される。この場合において、参照層１０２の磁化の向きに対して反対の向きのスピンを有する電子のスピントルクが、記憶層１０１の磁化に、印加される。
記憶層１０１の磁化の向きが参照層１０２の磁化の向きと同じである場合、記憶層１０１の磁化の向きは、印加されたスピントルクによって、参照層１０２の磁化の向きに対して反対の向きに設定される。この結果として、ＭＴＪ素子１００は、ＡＰ状態に設定される。このように、メモリセルＭＣに、“１”データが書き込まれる。尚、ＡＰ状態のＭＴＪ素子１００に、書き込み電流ＩＷＲ２が供給された場合、書き込み電流ＩＷＲ２の供給の前後で記憶層１０１の磁化の向きは、変化しない。それゆえ、ＭＴＪ素子１００は、ＡＰ状態を維持する。
ＭＴＪ素子１００からのデータの読み出し（ＭＴＪ素子１００の抵抗状態の判別）時において、読み出し電流ＩＲＤが、ＭＴＪ素子１００内を流れる。読み出し電流のＩＲＤの電流値は、記憶層１０１の磁化反転しきい値より小さい。
データの読み出しは、読み出し電流ＩＲＤの電流値、読み出し電流ＩＲＤに起因するあるノードの電位の変動、又は、読み出し電流ＩＲＤによる電荷の蓄積量などのセンス結果に基づいて、実行される。例えば、高抵抗状態（ＡＰ状態）のＭＴＪ素子１００から出力される読み出し電流ＩＲＤの電流値は、低抵抗状態（Ｐ状態）のＭＴＪ素子１００から出力される読み出し電流ＩＲＤの電流値より小さい。このような、ＭＴＪ素子１００の抵抗状態の違いに伴った電流ＩＲＤの変動に基づいて、メモリセルＭＣ（ＭＴＪ素子１００）が保持しているデータが、判別される。
本実施形態のＭＲＡＭにおいて、自己参照方式の読み出し動作が、メモリセルＭＣからのデータの読み出しに用いられる。
図４は、本実施形態のＭＲＡＭにおける、自己参照方式の読み出し動作の基本的な原理を説明するための模式図である。図４において、自己参照方式の読み出し動作として、データ破壊型自己参照方式の読み出し動作が例示されている。図４の（ａ）及び（ｃ）に示されるように、自己参照方式の読み出し動作において、選択セルＭＣに対して、２回のデータ読み出し（２回の読み出し電流の供給）が、実行される。
自己参照方式の読み出し動作において、選択セルＭＣに対する１回目のデータ読み出し（図４の（ａ））における読み出し電流ＩＲＤａに起因する電気量（電流値又は電位）が、選択セルＭＣに対する２回目のデータ読み出し（図４の（ｃ））における読み出し電流ＩＲＤｂに起因する電気量と比較される。
図４の（ｂ）に示されるように、例えば、データ破壊型の自己参照方式の読み出し動作において、１回目のデータ読み出しと２回目のデータ読み出しとの間において、書き込み電流ＩＷＲが、ＭＴＪ素子１００に供給される。
自己参照方式の読み出し動作時に供給される書き込み電流ＩＷＲは、予め設定されたデータをＭＴＪ素子１００に書き込むための電流である。ここで、予め設定されたデータは、ＭＴＪ素子が記憶しているデータ（書き込み電流ＩＷＲの供給前のデータ）を判定するための基準となるデータである。本実施形態において、説明の区別化のために、自己参照方式の読み出し動作における１回目のデータ読み出しと２回目のデータ読み出しとの間におけるデータの書き込み（書き込み電流の供給）は、リセット書き込み動作、又は、参照データ書き込みとよばれる。尚、説明の明確化のために、参照データの書き込み前のメモリセルが記憶しているデータは、ユーザデータとよばれる。
例えば、１回目のデータ読み出し後、ＭＴＪ素子の磁化配列状態をＰ状態に設定するための書き込み電流（“０”データを書きこむための書き込み電流）ＩＷＲが、データの読み出し対象のＭＴＪ素子１００に供給される。ＭＴＪ素子１００の磁化配列状態がＡＰ状態である場合、書き込み電流ＩＷＲの供給によって、ＭＴＪ素子１００の磁化配列状態は、ＡＰ状態からＰ状態に変わる。ＭＴＪ素子１００の磁化配列状態がＰ状態である場合、書き込み電流ＩＷＲが供給されたとしても、ＭＴＪ素子１００は、Ｐ状態を維持する。
このように、２回目の読み出し電流の供給時（図４の（ｃ））、ＭＴＪ素子１００は、Ｐ状態に設定されている。１回目のデータ読み出しにおける読み出し電流の供給時（図４の（ａ））において、ＭＴＪ素子１００は、記憶しているデータに応じて、ＡＰ状態又はＰ状態に設定されている。
例えば、読み出し電流ＩＲＤａ，ＩＲＤｂは、ＭＴＪ素子の磁化配列状態がＡＰ状態からＰ状態に変わる向きに流れる書き込み電流ＩＷＲと同じ向きに、流れる。
書き込み電流ＩＷＲの供給（参照データの書き込み）によってＭＴＪ素子１００の磁化配列状態が変化した場合、１回目のデータ読み出しにおける読み出し電流ＩＲＤａの電流値は、２回目のデータ読み出しにおける読み出し電流ＩＲＤｂの電流値と異なる。
ＭＴＪ素子１００の磁化配列状態がＡＰ状態からＰ状態に変化した場合、２回目の読み出し電流ＩＲＤｂの電流値は、１回目のデータ読み出しにおける読み出し電流ＩＲＤａの電流値より大きい。この結果として、選択セルＭＣ内に保持されていたデータは、“１”データであると、判別される。
ＭＴＪ素子１００の磁化配列状態が変化しない場合、２回目のデータ読み出しにおける読み出し電流ＩＲＤｂの電流値は、１回目のデータ読み出しにおける読み出し電流ＩＲＤａの電流値と実質的に同じである。この場合において、２回目のデータ読み出しにおける読み出し電流ＩＲＤｂの電流値と１回目のデータ読み出しにおける読み出し電流ＩＲＤａの電流値との差は、ほとんど無い、又は、小さい。この結果として、選択セルＭＣ内に保持されていたデータは、“０”データであると、判別される。
このように、自己参照方式の読み出し動作は、電流の供給時における選択セル自体からの２つの出力値の比較によって、実行される。
尚、データの読み出しの信頼性の向上のために、読み出し回路によって、読み出し電流ＩＲＤａ又は読み出し電流ＩＲＤｂに、オフセットが与えられる場合がある。
＜読み出し回路の基本構成＞
図５乃至図８を用いて、本実施形態のＭＲＡＭの読み出し回路の構成例について、説明する。
図５は、本実施形態のＭＲＡＭの読み出し回路の全体構成を説明するための模式図である。図５の読み出し回路によって、上述の自己参照方式の読み出し動作が実行される。
図５に示されるように、本実施形態のＭＲＡＭにおいて、読み出し回路１５は、第１のセンスアンプ回路１５１、変換回路１５２、及び、第２のセンスアンプ回路１５３を含む。
第１のセンスアンプ回路１５１は、ビット線（グローバルビット線／ローカルビット線）及びカラム制御回路１４Ｂを介して、データの読み出しの対象のメモリセル（選択セル）ＭＣｋに接続される。
第１のセンスアンプ回路１５１は、参照データの書き込み前の選択セルＭＣｋからのセル信号（第１のデータ読み出しに基づくセル信号）、及び、参照データの書き込み後の選択セルＭＣｋからの参照信号（第２のデータ読み出しに基づくセル信号）を、センス及び増幅する。
以下では、説明の区別化のため、第１のセンスアンプ回路１５１は、プリアンプ回路１５１とよばれる場合もある。
変換回路１５２は、第１のセンスアンプ回路１５１と第２のセンスアンプ回路１５３との間に接続される。変換回路１５２は、第１のセンスアンプ回路１５１からの信号（電圧）を、電圧から電流に変換する。変換回路１５２は、変換された信号（電流）を、第２のセンスアンプ回路１５３へ供給する。
第２のセンスアンプ回路１５３は、変換回路１５２からの２つの出力信号（電流値、電流量）を、センス、増幅及び比較できる。第２のセンスアンプ回路１５３の動作によって、参照値に対する選択セルＭＣｋの出力信号の大小関係が、判別される。 この結果として、選択セルＭＣｋの記憶しているデータが、読み出される。
尚、変換回路１５２は、第２のセンスアンプ回路１５３の構成要素の一部であってもよい。
本実施形態において、選択回路１５９は、変換回路１５２と第１のセンスアンプ回路１５１との間に接続される。電圧生成回路１７及び外部電圧供給回路１８は、選択回路１５９に接続される。
外部電圧供給回路１８は、外部接続端子９９に印加された外部電圧（外部参照電圧、外部動作電圧）を、選択回路１５９に供給する。
選択回路１５９は、制御信号ＳＥＬに基づいて、変換回路１５２に対する、第１のセンスアンプ回路１５１、電圧生成回路１７及び外部電圧供給回路１８の電気的接続を制御する。選択回路１５９は、変換回路１５２を介して、第２のセンスアンプ回路１５３の一方の端子に、第１のセンスアンプ回路１５１からの信号（電圧）ＶＳＭＰ又は外部電圧供給回路１８からの信号ＶＳＸを供給できる。選択回路１５９は、変換回路１５２を介して、第２のセンスアンプ回路１５３の他方の端子に、第１のセンスアンプ回路１５１からの信号（電圧）ＶＥＶＬ又は外部電圧供給回路１８からの信号ＶＥＸを供給できる。また、選択回路１５９は、電圧生成回路１７からの信号（電圧）を、変換回路１５２を介して、第２のセンスアンプ回路１５３の一方及び／又は他方の端子に、供給できる。
尚、図５の例では、１つの制御単位に属する１グループの回路１５１，１５２，１５３，１５９が、抽出して示されている。但し、メモリセルアレイ内にデータの読み出しに関する複数の制御単位（例えば、グローバルビット線ＧＢＬ，ｂＧＢＬの単位）が設定されている場合、１以上の回路１５１，１５２，１５３，１５９が、ＭＲＡＭ内に設けられ得る。
＜第１のセンスアンプ回路の構成例＞
図６を参照して、本実施形態のＭＲＡＭの読み出し回路における、第１のセンスアンプ回路の構成例について、説明する。
図６は、第１のセンスアンプ回路（プリアンプ回路）の内部構成を説明するための模式的な回路図である。
図６に示されるように、プリアンプ回路１５１は、Ｐ型の電界効果トランジスタ（例えば、ＭＯＳトランジスタ）Ｑ１，Ｑ２、Ｎ型の電界効果トランジスタＱ３，Ｑ４，Ｑ５、スイッチＳ１，Ｓ２、及び容量素子Ｃ１，Ｃ２を含む。
トランジスタＱ１の電流経路の一端（トランジスタのソース／ドレインの一方）は、電圧ＶＲＤが印加された端子（以下では、電圧端子ＶＲＤと表記される）に接続され、トランジスタＱ１の電流経路の他端（トランジスタのソース／ドレインの他方）は、ノードＮＤ１に接続される。トランジスタＱ１のゲートは、ノードＮＤ１に接続される。
トランジスタＱ２の電流経路の一端は、電圧端子ＶＲＤに接続される。トランジスタＱ２の電流経路の他端は、ノードＮＤ３に接続される。トランジスタＱ２のゲートは、ノードＮＤ１及びトランジスタＱ１のゲートに接続される。
トランジスタＱ１及びトランジスタＱ２は、カレントミラーとして機能する。以下では、トランジスタＱ１，Ｑ２からなる構成は、カレントミラー回路とよばれる場合もある。
トランジスタＱ３の電流経路の一端は、ノードＮＤ１に接続される。トランジスタＱ３の電流経路の他端は、トランジスタＱ４の電流経路を介して、ビット線（グローバルビット線及びローカルビット線）ＧＢＬ，ＢＬに接続される。トランジスタＱ３のゲートに、信号（クランプ電圧）ＶＣＬＰが供給される。
トランジスタＱ３は、クランプトランジスタである。クランプトランジスタＱ３は、クランプ電圧ＶＣＬＰの電圧値に応じて、グローバルビット線ＧＢＬ及びビット線ＢＬに流れる電流の電流量（又は、グローバルビット線ＧＢＬ及びビット線ＢＬの電位）を、制御する。クランプ電圧ＶＣＬＰの電圧値は、グローバルビット線ＧＢＬの電位とクランプトランジスタＱ３のしきい値電圧Ｖｔｈとの合計値に対応する。これによって、グローバルビット線ＧＢＬ（及びビット線ＢＬ）の電位は、“ＶＣＬＰ−Ｖｔｈ”程度に設定される。
トランジスタＱ４の電流経路の一端は、クランプトランジスタＱ３の電流経路の他端に接続される。トランジスタＱ４の電流経路の他端は、ビット線（グローバルビット線ＧＢＬ）に接続される。トランジスタＱ４のゲートに、信号ＲＥＮが供給される。信号ＲＥＮは、例えば、リードイネーブル信号である。トランジスタＱ４は、リードイネーブル信号ＲＥＮの信号レベルに応じて、選択セルＭＣｋとプリアンプ回路１５１とを電気的に接続する。
トランジスタＱ５の電流経路の一端は、ノードＮＤ３に接続される。トランジスタＱ５の電流経路の他端は、グランド電圧ＶＳＳが印加された端子（以下では、グランド端子ＶＳＳと表記される）に接続される。トランジスタＱ５のゲートは、ノードＮＤ４に接続される。
スイッチ（例えば、ＭＯＳスイッチ）Ｓ１の電流経路の一端は、ノードＮＤ３に接続される。スイッチＳ１の電流経路の他端は、ノードＮＤ４に接続される。スイッチＳ１の制御端子に、制御信号ＳＭＰが供給される。スイッチＳ１は、制御信号ＳＭＰによって、ノードＮＤ３とノードＮＤ４との電気的接続／分離を制御する。
スイッチ（例えば、ＭＯＳスイッチ）Ｓ２の電流経路の一端は、ノードＮＤ３に接続される。スイッチＳ２の電流経路の他端は、ノードＮＤ５に接続される。スイッチＳ２の制御端子に、制御信号ＥＶＬが供給される。スイッチＳ２は、制御信号ＥＶＬによって、ノードＮＤ３とノードＮＤ５との電気的接続／分離を制御する。
容量素子Ｃ１の一端は、ノードＮＤ４に接続される。容量素子Ｃ２の他端は、グランド端子ＶＳＳに接続される。容量素子Ｃ１は、第１のデータ読み出し時における選択セルＭＣｋからの出力に応じた信号（電位）を保持する。容量素子Ｃ１が保持する電位（信号電荷）ＶＳＭＰは、記憶しているデータに対応した電位である。容量素子Ｃ１の電位ＶＳＭＰが、ノードＮＤ４に印加（反映）される。
容量素子Ｃ２の一端は、ノードＮＤ５に接続される。容量素子Ｃ２の他端は、グランド端子ＶＳＳに接続される。容量素子Ｃ２は、第２のデータ読み出し時における選択セルＭＣｋからの出力に応じた電位を保持する。容量素子Ｃ２が保持する電位ＶＥＶＬは、参照値（ここでは、Ｐ状態のＭＴＪ素子に基づく参照データ）に対応した電位である。容量素子Ｃ２の電位ＶＥＶＬが、ノードＮＤ５に印加（反映）される。
ノードＮＤ４は、変換回路１５２の第１の端子に接続される。容量素子Ｃ１の電位ＶＳＭＰは、ノードＮＤ４から変換回路１５２に出力される。
ノードＮＤ５は、変換回路１５２の第２の端子に接続される。容量素子Ｃ２の電位ＶＥＶＬは、ノードＮＤ５から変換回路１５２に出力される。
＜変換回路、第２のセンスアンプ回路及び選択回路の構成例＞
図７を参照して、本実施形態のＭＲＡＭの読み出し回路における、変換回路、第２のセンスアンプ回路及び選択回路の構成例について、説明する。
図７は、本実施形態のＭＲＡＭの読み出し回路における、変換回路、第２のセンスアンプ回路及び選択回路の構成例を模式的に示す回路図である。
図７に示されるように、変換回路１５２は、４つのＮ型の電界効果トランジスタＺ１，Ｚ２，Ｚ３，Ｚ４を含む。
トランジスタＺ１の電流経路の一端は、ノードＮＸ１を介して第２のセンスアンプ回路１５３の第１の入力端子ＩＴ１に接続される。トランジスタＺ１の電流経路の他端は、グランド端子ＶＳＳに接続される。トランジスタＺ１のゲートは、選択回路１５９に接続される。
トランジスタＺ２の電流経路の一端は、ノードＮＸ２を介してセンスアンプ回路１５３第２の入力端子ＩＴ２に接続される。トランジスタＺ２の電流経路の他端は、グランド端子ＶＳＳに接続される。トランジスタＺ２のゲートは、選択回路１５９に接続される。
トランジスタＺ３の電流経路の一端は、ノードＮＸ１を介してセンスアンプ回路１５３の入力端子ＩＴ１に接続される。トランジスタＺ３の電流経路の他端は、グランド端子ＶＳＳに接続される。トランジスタＺ３のゲートは、選択回路１５９に接続される。
トランジスタＺ４の電流経路の一端は、ノードＮＸ２を介してセンスアンプ回路１５３の入力端子ＩＴ２に接続される。トランジスタＺ４の電流経路の他端は、グランド端子ＶＳＳに接続される。トランジスタＺ４のゲートは、選択回路１５９に接続される。
第２のセンスアンプ回路１５３は、変換回路１５２に接続される。第２のセンスアンプ回路１５３は、比較回路５３１及び増幅回路５３２を含む。
比較回路５３１は、変換回路１５２からの２つの信号の大きさを比較する。比較回路５３１は、第２のセンスアンプ回路１５３の２つの入力端子ＩＴ１，ＩＴ２を有する。比較回路５３１の一方の入力端子（例えば、非反転入力端子）ＩＴ１は、ノードＮＸ１に接続される。比較回路５３１の他方の入力端子（例えば、反転入力端子）ＩＴ２は、ノードＮＸ２に接続される。
増幅回路５３２は、プリアンプ回路１５１からの信号（電圧）を増幅できる。増幅回路５３２は、２つの容量素子ＣＸ１，ＣＸ２を有する。
容量素子ＣＸ１の一端は、比較回路５３１の一方の入力端子ＩＴ１に接続される。容量素子ＣＸ１の他端は、グランド端子ＶＳＳに接続される。容量素子ＣＸ２の一端は、比較回路５３１の他方の入力端子ＩＴ２に接続される。容量素子ＣＸ２の他端は、グランド端子ＶＳＳに接続される。尚、容量素子ＣＸ１，ＣＸ２は、固定容量素子に限定されず、配線容量でもよい。
Ｐ型のトランジスタＸ１が、比較回路５３１の入力端子ＩＴ１，ＩＴ２に、接続される。トランジスタＸ１の電流経路の一端は、入力端子ＩＴ１，ＩＴ２に接続される。トランジスタＸ１の電流経路の他端は、プリチャージ電圧Ｖｐｒｅが印加された端子（以下では、電圧端子Ｖｐｒｅと表記される）に接続される。トランジスタＸ１のゲートに、制御信号（センスイネーブル信号）ＳＥＮが、供給される。トランジスタＸ１のオン／オフによって、入力端子ＩＴ１，ＩＴ２及びノードＮＸ１，ＮＸ２のプリチャージが、制御される。
選択回路１５９は、複数のスイッチ回路５９１，５９２．５９３，５９４，５９８，５９９を有する。
スイッチ回路５９１は、プリアンプ回路１５１と外部電圧供給回路１８とに接続される。スイッチ回路５９１は、２つのスイッチＳＷ１Ａ，ＳＷ１Ｂを含む。スイッチＳＷ１Ａの一端は、プリアンプ回路１５１のノードＮＤ４に電気的に接続される。スイッチＳＷ１Ａの他端は、トランジスタＺ１のゲートに電気的に接続される。スイッチＳＷ１Ｂの一端は、外部電圧供給回路１８に電気的に接続される。スイッチＳＷ１Ｂの他端は、トランジスタＺ１のゲートに電気的に接続される。
電圧ＶＳＭＰが、スイッチＳＷ１Ａの一端に供給される。電圧ＶＳＸが、スイッチＳＷ１Ｂの一端に供給される。電圧ＶＳＭＰは、参照データの書き込み前のセル信号に対応する。
制御信号ＳＥＬ１が、スイッチ回路５９１に供給される。制御信号ＳＥＬ１に応じて、２つのスイッチＳＷ１Ａ，ＳＷ１Ｂのオン／オフが、制御される。制御信号ＳＥＬ１に基づいて、スイッチＳＷ１Ａがオン状態に設定された場合、プリアンプ回路１５１からの電圧（セル信号）ＶＳＭＰが、トランジスタＺ１のゲートに印加される。スイッチＳＷ１Ａがオン状態である場合、スイッチＳＷ１Ｂは、オフ状態に設定される。制御信号ＳＥＬ１に基づいて、スイッチＳＷ１Ｂがオン状態に設定された場合、外部電圧供給回路１８からの電圧ＶＳＸが、トランジスタＺ１のゲートに供給される。スイッチＳＷ１Ｂがオン状態である場合、スイッチＳＷ１Ａは、オフ状態に設定されている。
スイッチ回路５９２は、プリアンプ回路１５１と外部電圧供給回路１８とに接続される。スイッチ回路５９２は、２つのスイッチＳＷ２Ａ，ＳＷ２Ｂを含む。スイッチＳＷ２Ａの一端は、プリアンプ回路１５１のノードＮＤ５に電気的に接続される。スイッチＳＷ２Ａの他端は、トランジスタＺ２のゲートに電気的に接続される。スイッチＳＷ２Ｂの一端は、外部電圧供給回路１８に電気的に接続される。スイッチＳＷ２Ｂの他端は、トランジスタＺ２のゲートに電気的に接続される。
電圧ＶＥＶＬが、スイッチＳＷ２Ａの一端に供給される。電圧ＶＥＸが、スイッチＳＷ２Ｂの一端に供給される。電圧ＶＥＶＬは、参照データの書き込み後のセル信号（参照信号）に対応する。
制御信号ＳＥＬ２が、スイッチ回路５９２に供給される。制御信号ＳＥＬ２に応じて、２つのスイッチＳＷ２Ａ，ＳＷ２Ｂのオン／オフが、制御される。制御信号ＳＥＬ２に基づいて、スイッチＳＷ２Ａがオン状態に設定された場合、プリアンプ回路１５１からの電圧（参照信号）ＶＥＶＬが、トランジスタＺ２のゲートに印加される。スイッチＳＷ２Ａがオン状態である場合、スイッチＳＷ２Ｂは、オフ状態に設定されている。制御信号ＳＥＬ２に基づいて、スイッチＳＷ２Ｂがオン状態に設定された場合、外部電圧供給回路１８からの電圧ＶＥＸが、トランジスタＺ２のゲートに印加される。スイッチＳＷ２Ｂがオン状態である場合、スイッチＳＷ２Ａは、オフ状態に設定されている。
スイッチ回路５９３は、電圧生成回路１７と外部電圧供給回路１８とに接続される。スイッチ回路５９３は、２つのスイッチＳＷ３Ａ，ＳＷ３Ｂを含む。スイッチＳＷ３Ａの一端は、スイッチ回路５９８を介して、電圧生成回路１７のオフセット電圧生成回路１７１−１，１７１−２に電気的に接続される。スイッチＳＷ３Ａの他端は、トランジスタＺ３のゲートに電気的に接続される。スイッチＳＷ３Ｂの一端は、外部電圧供給回路１８に電気的に接続される。スイッチＳＷ３Ｂの他端は、トランジスタＺ３のゲートに電気的に接続される。
オフセット電圧生成回路１７１−１からの電圧Ｖ１Ａ又はオフセット電圧生成回路１７１−２からの電圧Ｖ１Ｂが、スイッチＳＷ３Ａの一端に供給される。外部電圧供給回路１８からの電圧Ｖ１Ｘが、スイッチＳＷ３Ｂの一端に供給される。
制御信号ＳＥＬ３が、スイッチ回路５９３に供給される。制御信号ＳＥＬ３に応じて、２つのスイッチＳＷ３Ａ，ＳＷ３Ｂのオン／オフが、制御される。制御信号ＳＥＬ３に基づいて、スイッチＳＷ３Ａがオン状態に設定された場合、電圧（オフセット電圧）Ｖ１Ａ又は電圧Ｖ１Ｂが、トランジスタＺ３のゲートに供給される。スイッチＳＷ３Ａがオン状態である場合、スイッチＳＷ３Ｂは、オフ状態に設定されている。制御信号ＳＥＬ３に基づいて、スイッチＳＷ３Ｂがオン状態に設定された場合、電圧Ｖ１Ｘが、トランジスタＺ３のゲートに供給される。スイッチＳＷ３Ｂがオン状態である場合、スイッチＳＷ３Ａは、オフ状態に設定されている。
スイッチ回路５９４は、電圧生成回路１７と外部電圧供給回路１８とに接続される。
スイッチ回路５９４は、２つのスイッチＳＷ４Ａ，ＳＷ４Ｂを含む。スイッチＳＷ４Ａの一端は、スイッチ回路５９９を介して電圧生成回路１７のオフセット電圧生成回路１７１−３，１７１−４に電気的に接続される。スイッチＳＷ４Ａの他端は、トランジスタＺ４のゲートに電気的に接続される。スイッチＳＷ４Ｂの一端は、外部電圧供給回路１８に電気的に接続される。スイッチＳＷ４Ｂの他端は、トランジスタＺ４のゲートに電気的に接続される。
オフセット電圧生成回路１７１−３からの電圧Ｖ２Ａ又はオフセット電圧生成回路１７１−４からの電圧Ｖ２Ｂが、スイッチＳＷ４Ａの一端に供給される。外部電圧供給回路１８からの電圧Ｖ２Ｘが、スイッチＳＷ４Ｂの一端に供給される。
制御信号ＳＥＬ４が、スイッチ回路５９４に供給される。制御信号ＳＥＬ４に応じて、２つのスイッチＳＷ４Ａ，ＳＷ４Ｂのオン／オフが、制御される。制御信号ＳＥＬ４に基づいて、スイッチＳＷ４Ａがオン状態に設定された場合、オフセット電圧Ｖ２Ａ又はオフセット電圧Ｖ２Ｂが、トランジスタＺ４のゲートに供給される。スイッチＳＷ４Ａがオン状態である場合、スイッチＳＷ４Ｂは、オフ状態に設定されている。制御信号ＳＥＬ４に基づいて、スイッチＳＷ４Ｂがオン状態に設定された場合、電圧Ｖ２Ｘが、トランジスタＺ４のゲートに供給される。スイッチＳＷ４Ｂがオン状態である場合、スイッチＳＷ４Ａは、オフ状態に設定されている。
スイッチ回路５９８は、スイッチＳＷ５Ａ，ＳＷ５Ｂを有する。スイッチＳＷ５Ａの一端は、スイッチＳＷ３Ａの一端に電気的に接続される。スイッチＳＷ５Ａの他端は、オフセット電圧生成回路１７１−１に電気的に接続される。スイッチＳＷ５Ｂの一端は、スイッチＳＷ３Ａの一端に電気的に接続される。スイッチＳＷ５Ｂの他端は、オフセット電圧生成回路１７１−２に電気的に接続される。
オフセット電圧生成回路１７１−１は、オフセット電圧Ｖ１Ａ（＞ＶＳＳ）を出力する。オフセット電圧生成回路１７１−２は、オフセット電圧Ｖ１Ｂ（例えば、グランド電圧ＶＳＳ）を出力する。
制御信号ＳＥＬＡが、スイッチ回路５９８に供給される。制御信号ＳＥＬＡに応じて、２つのスイッチＳＷ５Ａ，ＳＷ５Ｂのオン／オフが制御される。これによって、選択されたオフセット電圧生成回路１７１が、スイッチＳＷ３Ａに電気的に接続される。制御信号ＳＥＬＡに基づいて、スイッチＳＷ５Ａがオン状態に設定された場合、オフセット電圧Ｖ１Ａが、スイッチＳＷ３Ａの一端に供給される。スイッチＳＷ５Ａがオン状態である場合、スイッチＳＷ５Ｂは、オフ状態に設定されている。制御信号ＳＥＬＡに基づいて、スイッチＳＷ５Ｂがオン状態に設定された場合、オフセット電圧Ｖ１Ｂ（例えば、グランド電圧ＶＳＳ）が、スイッチＳＷ３Ａの一端に供給される。スイッチＳＷ５Ｂがオン状態である場合、スイッチＳＷ５Ａは、オフ状態に設定されている。
スイッチ回路５９９は、スイッチＳＷ６Ａ，ＳＷ６Ｂを有する。スイッチＳＷ６Ａの一端は、スイッチＳＷ４Ａの一端に電気的に接続される。スイッチＳＷ６Ａの他端は、オフセット電圧生成回路１７１−３に電気的に接続される。スイッチＳＷ６Ｂの一端は、スイッチＳＷ４Ａの一端に電気的に接続される。スイッチＳＷ６Ｂの他端は、オフセット電圧生成回路１７１−４に電気的に接続される。
オフセット電圧生成回路１７１−３は、オフセット電圧Ｖ２Ａ（＞ＶＳＳ）を出力する。オフセット電圧生成回路１７１−４は、オフセット電圧Ｖ２Ｂ（例えば、グランド電圧ＶＳＳ）を出力する。
制御信号ＳＥＬＢが、スイッチ回路５９９に供給される。制御信号ＳＥＬＢに応じて、２つのスイッチＳＷ６Ａ，ＳＷ６Ｂのオン／オフが、制御される。これによって、選択されたオフセット電圧生成回路１７１が、スイッチＳＷ４Ａに電気的に接続される。制御信号ＳＥＬＢに基づいて、スイッチＳＷ６Ａがオン状態に設定された場合、オフセット電圧Ｖ２Ａが、スイッチＳＷ４Ａの一端に供給される。スイッチＳＷ６Ａがオン状態である場合、スイッチＳＷ６Ｂは、オフ状態に設定されている。制御信号ＳＥＬＢに基づいて、スイッチＳＷ６Ｂがオン状態に設定された場合、オフセット電圧（グランド電圧）Ｖ２Ｂが、スイッチＳＷ４Ａの一端に供給される。スイッチＳＷ６Ｂがオン状態である場合、スイッチＳＷ６Ａは、オフ状態に設定されている。
このように、第２のセンスアンプ回路１５３は、選択回路１５９による制御によって、プリアンプ回路１５１、電圧生成回路１７及び外部電圧供給回路１８に接続される。
＜外部電圧供給回路の構成例＞
図８を参照して、本実施形態のＭＲＡＭにおける、外部電圧供給回路の構成例について、説明する。
図８は、本実施形態のＭＲＡＭにおける、外部電圧供給回路の構成例を模式的に示す回路図である。尚、図８において、本実施形態のＭＲＡＭのテスト動作時に、外部電圧供給回路に接続されるテスト装置についても、説明する。
図８に示されるように、外部電圧供給回路１８は、複数の電圧出力回路（抵抗分圧回路、又は、抵抗回路ともよばれる）１９９（１９９−１，１９９−２，１９９−３，１９９−４）を有する。
電圧出力回路１９９−１は、外部接続端子９９−１，９８−１と、出力端子１９５−１とを有する。電圧出力回路１９９−１の一端に、端子９９−１が設けられ、電圧出力回路１９９−１の他端に、端子９８−１が設けられている。出力端子１９５−１は、２つの端子９８−１，９９−１間のノードに、接続されている。電圧ＶＺ１が、端子９９−１に印加され、電圧ＶＳＳ１が、端子９８−１に印加される。電圧出力回路１９９−１は、電圧ＶＺ１及び電圧ＶＳＳ１を用いて、電圧ＶＳＸを生成する。電圧出力回路１９９−１は、電圧ＶＳＸを出力端子１９５−１から出力する。
電圧出力回路１９９−２は、外部接続端子９８−２，９９−２と、出力端子１９５−２とを有する。電圧出力回路１９９−２の一端に、端子９９−２が設けられ、電圧出力回路１９９−２の他端に、端子９８−２が設けられている。出力端子１９５−２は、２つの端子９８−２，９９−２間のノードに、接続されている。電圧ＶＺ２が、端子９９−２に印加され、電圧ＶＳＳ２が、端子９８−２に印加される。電圧出力回路１９９−２は、電圧ＶＺ２及び電圧ＶＳＳ２を用いて、電圧ＶＥＸを生成する。電圧出力回路１９９−２は、電圧ＶＥＸを出力端子１９５−２から出力する。
電圧出力回路１９９−３は、外部接続端子９８−３，９９−３と、出力端子１９５−３とを有する。電圧出力回路１９９−３の一端に、端子９９−３が設けられ、電圧出力回路１９９−３の他端に、端子９８−３が設けられている。出力端子１９５−３は、２つの端子９８−３，９９−３間のノードに、接続されている。電圧ＶＺ３が、端子９９−３に印加され、電圧ＶＳＳ３が、端子９８−３に印加される。電圧出力回路１９９−３は、電圧ＶＺ３及び電圧ＶＳＳ３を用いて、電圧Ｖ１Ｘを生成する。電圧出力回路１９９−３は、電圧Ｖ１Ｘを電圧出力回路１９９−３の出力端子１９５−３から出力する。
電圧出力回路１９９−４は、外部接続端子９８−４，９９−４と、出力端子１９５−４とを有する。電圧出力回路１９９−４の一端に、端子９９−４が設けられ、電圧出力回路１９９−４の他端に、端子９８−４が設けられている。出力端子１９５−４は、２つの端子９８−４，９９−４間のノードに、接続されている。電圧ＶＺ４が、端子９９−４に印加され、電圧ＶＳＳ４が、端子９８−４に印加される。電圧出力回路１９９−４は、電圧ＶＺ４及び電圧ＶＳＳ４を用いて、電圧Ｖ２Ｘを生成する。電圧出力回路１９９−４は、電圧Ｖ２Ｘを電圧出力回路１９９−４の出力端子１９５−４から出力する。
電圧出力回路１９９−１，１９９−２は、抵抗分割（電圧の分圧）により、電圧（電圧値）ＶＺ１，ＶＺ２のＮ分の１の電圧（電圧値）ＶＥＸ，ＶＳＸを、選択回路１５９に供給する。電圧出力回路１９９−３，１９９−４は、抵抗分割により、電圧（電圧値）ＶＺ３，ＶＺ４のＭ分の１の電圧（電圧値）ＶＥＸ，ＶＳＸを、選択回路１５９に供給する。
例えば、電圧出力回路１９９−１，１９９−２は、比較的低い精度（分解能）での電圧の調整が許容される調整（以下では、粗調ともよばれる）に用いられる。例えば、電圧出力回路１９９−３，１９９−４は、比較的高い精度での電圧の調整が要求される調整（以下では、微調ともよばれる）に用いられる。
電圧出力回路１９９は、複数の抵抗素子１９０を含む。電圧出力回路１９９内において、複数の抵抗素子１９０は、高電位側（電源側）の外部接続端子９９と低電位側（グランド側）の外部接続端子９８との間で、直列接続されている。抵抗素子１９０は、抵抗値Ｒ１を有する。
電圧出力回路１９９は、所定の抵抗比を有するように、構成される。電圧出力回路１９９の抵抗比は、直列接続された抵抗素子１９０の複数の接続ノードのうちどのノードが出力端子１９５（１９５−１，１９５−２，１９５−３，１９５−４）に接続されるかに応じて、調整できる。
電圧出力回路１９９−１において、出力端子１９５−１は、抵抗素子１９０間の接続ノードＮＺ１に接続される。これによって、電圧出力回路１９９−１は、抵抗比ＲＲ１を有する。例えば、電圧出力回路１９９−１の出力電圧ＶＳＸの電圧値は、入力電圧ＶＺ１の電圧値の２分の１程度に設定される。
電圧出力回路１９９−２において、出力端子１９５−２は、抵抗素子１９０間の接続ノードＮＺ２に接続される。これによって、電圧出力回路１９９−２は、抵抗比ＲＲ２を有する。抵抗比ＲＲ２は、抵抗比ＲＲ１と同じ場合もあるし、異なる場合もある。例えば、抵抗回路１９９−２の出力電圧ＶＥＸの電圧値は、入力電圧ＶＺ２の電圧値の２分の１程度に設定される。
抵抗回路１９９−３において、出力端子１９５−３は、抵抗素子１９０間の接続ノードＮＺ３に接続される。これによって、抵抗回路１９９−３は、抵抗比ＲＲ３を有する。例えば、抵抗比ＲＲ３は、抵抗比ＲＲ１より高い。例えば、抵抗回路１９９−３の出力電圧Ｖ１Ｘの電圧値は、入力電圧ＶＺ３の電圧値の１０分の１程度に設定される。
抵抗回路１９９−４において、出力端子１９５−４は、抵抗素子１９０間の接続ノードＮＺ４に接続される。これによって、抵抗回路１９９−４は、抵抗比ＲＲ４を有する。例えば、抵抗比ＲＲ４は、抵抗比ＲＲ１より高い。抵抗比ＲＲ４は、抵抗比ＲＲ３と同じ場合もあるし、異なる場合もある。例えば、抵抗回路１９９−４の出力電圧Ｖ２Ｘの電圧値は、入力電圧ＶＺ４の電圧値の１０分の１程度に設定される。
このように、本実施形態において、抵抗回路１９９の抵抗値が、直列接続された複数の抵抗素子１９０に対する出力端子１９５の接続位置に応じて、調整できる。これによって、抵抗回路１９９は、所定の電圧値を有する電圧を、読み出し回路１５に供給できる。
例えば、抵抗素子１９０は、ポリシリコン抵抗素子、金属抵抗素子、拡散層抵抗素子、及び、可変抵抗素子などのうち少なくとも１つを用いて、形成され得る。
尚、抵抗比ＲＲ３，ＲＲ４は、抵抗比ＲＲ１（又は抵抗比ＲＲ２）と同じ場合もあるし、異なる場合もある。
上述のように、テスト動作時において、外部電圧供給回路１８は、外部接続端子９８，９９を介して、テスト装置９に接続される。
テスト装置９は、例えば、テストコントローラ９００、複数のスイッチＳＷＺ（ＳＷＺ１，ＳＷＺ２，ＳＷ３Ｚ，ＳＷ４Ｚ），ＳＷＳ（ＳＷＳ１，ＳＷＳ２，ＳＷＳ３，ＳＷＳ４）を有する。テスト装置９は、テストコントローラ９００によるスイッチＳＷＺ，ＳＷＳのオン／オフの制御に応じて、電圧ＶＺ１，ＶＺ２，ＶＺ３，ＶＺ４及び電圧ＶＳＳ１，ＶＳＳ２，ＶＳＳ３，ＶＳＳ４を出力する。
テストコントローラ９００は、テスト動作時におけるテスト装置９の内部動作を制御できる。テストコントローラ９００は、テスト動作時において、スイッチＳＷＺ，ＳＷＳのオン／オフを制御できる。
スイッチＳＷＺ１の一端に、電圧ＶＺ１が印加される。テスト動作時において、スイッチ素子ＳＷＺ１の他端は、外部接続端子９９−１に接続される。スイッチＳＷＺ２の一端に、電圧ＶＺ２が印加される。テスト動作時において、スイッチ素子ＳＷＺ２の他端は、外部接続端子９９−２に接続される。スイッチＳＷＺ３の一端に、電圧ＶＺ３が印加される。テスト動作時において、スイッチ素子ＳＷＺ３の他端は、外部接続端子９９−３に接続される。スイッチＳＷＺ４の一端に、電圧ＶＺ４が印加される。テスト動作時において、スイッチ素子ＳＷＺ４の他端は、外部接続端子９９−４に接続される。
スイッチＳＷＳ１の一端に、電圧ＶＳＳ１が印加される。テスト動作時において、スイッチ素子ＳＷＳ１の他端は、外部接続端子９８−１に接続される。スイッチＳＷＳ２の一端に、電圧ＶＳＳ２が印加される。テスト動作時において、スイッチ素子ＳＷＳ２の他端は、外部接続端子９８−２に接続される。スイッチＳＷＳ３の一端に、電圧ＶＳＳ３が印加される。テスト動作時において、スイッチ素子ＳＷＳ３の他端は、外部接続端子９８−３に接続される。スイッチＳＷＳ４の一端に、電圧ＶＳＳ４が印加される。テスト動作時において、スイッチ素子ＳＷＳ４の他端は、外部接続端子９８−４に接続される。
電圧ＶＺ１，ＶＺ２，ＶＺ３，ＶＺ４は、例えば、正の電圧値を有する電圧である。電圧ＶＳＳ１，ＶＳＳ２，ＶＳＳ３，ＶＳＳ４は、基準電圧（例えば、グランド電圧）である。尚、電圧ＶＺ１，ＶＺ２，ＶＺ３，ＶＺ４は、異なる電圧値を有している場合もあるし、同じ電圧値を有している場合もある。また、スイッチＳＷＳ１，ＳＷＳ２，ＳＷＳ３，ＳＷＳ４がオフ状態に設定されることで、等倍の電圧ＶＺ１，ＶＺ２，ＶＺ３，ＶＺ４が各端子（配線、ノード及び／又は素子）に印加され得る。
メモリデバイス１の出荷時又はメモリデバイス１の戻り入れ時において、メモリ素子の特性（例えば、抵抗値、出力信号の大きさ、及び／又は、ショート／オープンの不良の検知）が、テストされることがある。
上述の構成によって、本実施形態のメモリデバイスは、外部からの電圧を用いて、比較的高い精度で、メモリ素子の特性を調べることができる。
（ｂ） 動作例
図９乃至図１３を参照して、本実施形態のＭＲＡＭの動作例について、説明する。ここでは、図１乃至図８も、本実施形態のＭＲＡＭの動作例の説明のために、適宜用いられる。
尚、本実施形態のＭＲＡＭにおいて、周知のＳＴＴ（spin transfer torque）方式の書き込み動作が、メモリセルに対するデータの書き込みに適用できる。それゆえ、本実施形態において、書き込み動作の説明は省略する。尚、ＭＴＪ素子の記憶層の磁化の向きを制御可能であれば、ＳＴＴ方式以外の書き込み方式（例えば、磁場書き込み方式又は電圧パルス書き込み方式）が、本実施形態のＭＲＡＭの書き込み動作に適用されてもよい。
（ｂ−１）第１の読み出し動作
図９及び図１０を参照して、本実施形態のＭＲＡＭの第１の読み出し動作について、説明する。
図９は、本実施形態のＭＲＡＭの第１の読み出し動作を説明するためのタイミングチャートである。
データの読み出しが、ホストデバイスからコントローラ５に要求された場合、コントローラ５は、読み出しコマンド、選択アドレスＡＤＲ、及び、制御信号ＣＮＴを、本実施形態のＭＲＡＭ１に送信する。
本実施形態のＭＲＡＭ１は、読み出しコマンドＣＭＤに基づいて、選択アドレスＡＤＲのメモリセルに対するデータの読み出しを、開始する。
本実施形態のＭＲＡＭの自己参照方式の読み出し動作のシーケンス（図４参照）において、制御回路１９は、選択セルＭＣｋに、第１のデータ読み出しを実行する。
ロウ制御回路１３Ｂは、ロウデコーダ１３Ａによる選択アドレスＡＤＲのデコード結果に基づいて、メモリセルアレイ１０内の複数のワード線ＷＬのうち少なくとも１つを、活性化する。
カラム制御回路１４Ｂは、カラムデコーダ１４Ａによる選択アドレスＡＤＲのデコード結果に基づいて、メモリセルアレイ１０内の複数のビット線対（ビット線ＢＬ及びソース線ｂＢＬ）のうち少なくとも１つを、活性化する。
カラム制御回路１４Ｂは、読み出し回路１５を、活性化されたビット線ＢＬ及びソース線ｂＢＬに接続する。以下では、選択アドレスＡＤＲに基づいて活性化されたビット線ＢＬは、選択ビット線とよばれる。また、選択アドレスＡＤＲに基づいて活性化されたソース線ｂＢＬは、選択ソース線とよばれる。
制御回路１９は、読み出し回路１５を活性化する。プリアンプ回路１５１が、選択ビット線ＢＬに電気的に接続される。グランド端子ＶＳＳ（シンク回路）が、選択ソース線ｂＢＬに接続される。これによって、選択セルＭＣｋに対する第１のデータ読み出し（ユーザデータの読み出し）が、以下のように、実行される。
時刻ｔ０において、制御回路１９は、スイッチＳ１を、オン状態に設定する。このとき、スイッチＳ２は、オフ状態に設定される。それゆえ、図６のプリアンプ回路１５１において、第１のデータ読み出し時、オン状態のスイッチＳ１によって、容量素子Ｃ１は、ノードＮＤ３に電気的に接続される。オフ状態のスイッチＳ２によって、容量素子Ｃ２は、ノードＮＤ３から電気的に分離される。
トランジスタＱ５は、ノードＮＤ３に対して負荷ダイオードとなる。
制御回路１９は、センスイネーブル信号ＳＥＮの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに遷移する。“Ｌ”レベルの信号ＳＥＮによって、Ｐ型のトランジスタＸ１は、オン状態に設定される。これによって、第２のセンスアンプ回路１５３の入力端子ＩＴ１，ＩＴ２は、プリチャージ電圧Ｖｐｒｅによって、充電される。
時刻ｔ１において、制御回路１９は、リードイネーブル信号ＲＥＮを、“Ｌ”レベルから“Ｈ”レベルに遷移する。“Ｈ”レベルの信号ＲＥＮによって、トランジスタＱ４は、オン状態に設定される。オン状態のトランジスタＱ４を介して、プリアンプ回路１５１が、選択セルＭＣｋに電気的に接続される。
これによって、読み出し電流ＩＲＤａが、選択セルＭＣｋに流れる。ビット線ＢＬの電位は、クランプトランジスタＱ３によって制御される。読み出し電流ＩＲＤａに応じた電流Ｉｘ１が、カレントミラー回路を形成するトランジスタＱ１，Ｑ２によって、ノードＮＤ３及びトランジスタＱ５に流れる。この電流Ｉｘ１によって、容量素子Ｃ１が、充電される。
このように、第１のデータ読み出しによって、データを記憶している選択セルＭＣｋのセル信号が、読み出し回路１５内のプリアンプ回路１５１に供給される。セル信号に対応する電位ＶＳＭＰが、容量素子Ｃ１に保持される。容量素子Ｃ１に保持される電位ＶＳＭＰは、参照データの書き込み前のセル信号に対応する。
時刻ｔ２において、容量素子Ｃ１の充電のための所定の期間が経過したタイミングで、制御回路１９は、スイッチＳ１を、オフ状態に設定する。これによって、容量素子Ｃ１は、ノードＮＤ３から電気的に分離される。
時刻ｔ３において、制御回路１９は、リードイネーブル信号ＲＥＮの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに遷移する。これによって、トランジスタＱ４は、オフ状態に設定される。プリアンプ回路１５１は、選択セルＭＣｋから一時的に電気的に分離される。
第１のデータ読み出しの後、時刻ｔ３から時刻ｔ４の期間において、制御回路１９は、以下のように、参照データの書き込み（リセット書き込み動作）を、選択セルＭＣｋに対して実行する。
カラム制御回路１４Ｂは、制御回路１９の制御に基づいて、読み出し回路１５を選択セルから電気的に分離する。カラム制御回路１４Ｂは、書き込み回路１６を選択セルＭＣｋに電気的に接続する。
書き込み回路１６は、制御回路１９の制御によって、参照データの書き込みのための書き込み電流（ここでは、“０”データの書き込み電流）ＩＷＲを、選択セルＭＣｋに供給する。これによって、参照データ（例えば、“０”データ）が、選択セルＭＣｋに書き込まれる。例えば、選択セルＭＣｋ内のＭＴＪ素子１００の磁化配列状態は、Ｐ状態に設定される。
参照データの書き込みの後、制御回路１９は、選択セルＭＣｋに対する第２のデータ読み出し（参照データの読み出し）を、選択セルＭＣｋに対して実行する。
カラム制御回路１４Ｂは、制御回路１９の制御に基づいて、書き込み回路１６を選択セルＭＣｋから電気的に分離する。カラム制御回路１４Ｂは、読み出し回路１５を選択セルＭＣｋに電気的に接続する。
時刻ｔ４において、制御回路１９は、スイッチＳ２を、オン状態に設定する。このとき、スイッチＳ１は、オフ状態に設定される。それゆえ、図６のプリアンプ回路１５１において、第２のデータ読み出し時、オン状態のスイッチＳ２によって、容量素子Ｃ２は、ノードＮＤ３に電気的に接続される。オフ状態のスイッチＳ１によって、容量素子Ｃ１は、ノードＮＤ３から電気的に分離される。
時刻ｔ５において、制御回路１９は、リードイネーブル信号ＲＥＮの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに遷移する。“Ｈ”レベルの信号ＲＥＮによって、トランジスタＱ４がオン状態に設定される。
これによって、読み出し電流ＩＲＤｂが、選択セルＭＣｋに流れる。読み出し電流ＩＲＤｂに応じた電流Ｉｘ２が、カレントミラー回路を形成するトランジスタＱ１，Ｑ２によって、ノードＮＤ３に流れる。この電流Ｉｘ２によって、容量素子Ｃ２が、充電される。
ここで、トランジスタＱ５のゲート電圧は、容量素子Ｃ１の電位に対応する。トランジスタＱ５は、容量素子Ｃ１の電位に応じた駆動力で、電流を出力する。
それゆえ、第２のデータ読み出し（参照データの読み出し）において、容量素子Ｃ２は、参照データを保持する選択セル（Ｐ状態のＭＴＪ素子１００）ＭＣｋの出力信号に応じて動作するトランジスタＱ２の出力特性と第１のデータ読み出しによる容量素子Ｃ１の充電電位に応じて動作するトランジスタＱ５の出力特性に基づく動作点の電位に、充電される。
これによって、容量素子Ｃ２は、電位ＶＥＶＬを保持する。電位ＶＥＶＬは、参照データの書き込み後のセル信号に対応する。
以上のように、第１及び第２のデータ読み出しによって、プリアンプ回路１５１の容量素子Ｃ１，Ｃ２が、それぞれ充電される。
時刻ｔｘにおいて、制御回路１９は、選択回路１５９の制御によって、プリアンプ回路１５１内の選択セルＭＣｋからの出力に対応する電圧ＶＳＭＰ，ＶＥＶＬを、第２のセンスアンプ回路１５３に供給する。
図１０は、本実施形態のＭＲＡＭの読み出し動作における、時刻ｔｘにおける第２のセンスアンプ回路に供給される電圧を示す模式図である。
図１０に示されるように、制御回路１９は、制御信号ＳＥＬ１を用いて、スイッチ回路５９１のスイッチＳＷ１Ａを、オン状態に設定する。スイッチＳＷ１Ｂは、オフ状態に設定される。容量素子Ｃ１が、オン状態のスイッチＳＷ１Ａを介して、トランジスタＺ１のゲートに電気的に接続される。これによって、容量素子Ｃ１の電位ＶＳＭＰが、トランジスタＺ１のゲートに印加される。
制御回路１９は、制御信号ＳＥＬ２を用いて、スイッチ回路５９２のスイッチＳＷ２Ａを、オン状態に設定する。スイッチＳＷ２Ｂは、オフ状態に設定される。容量素子Ｃ２が、オン状態のスイッチＳＷ２Ａを介して、トランジスタＺ２のゲートに電気的に接続される。これによって、容量素子Ｃ２の電位ＶＥＶＬが、トランジスタＺ２のゲートに印加される。
トランジスタＺ１は、ゲート電圧の電位ＶＳＭＰに応じた電流を流す。トランジスタＺ２は、ゲート電圧の電位ＶＥＶＬに応じた電流を流す。
例えば、自己参照方式の読み出しにおいて、Ｐ状態のＭＴＪ素子を用いて参照値が生成される場合、セル信号のオフセットのために、トランジスタＺ３のゲートに、オフセット電圧Ｖ１Ａが、印加される。
制御回路１９は、制御信号ＳＥＬ３を用いて、スイッチ回路５９３のスイッチＳＷ３Ａを、オン状態に設定する。また、制御回路１９は、制御信号ＳＥＬＡを用いて、スイッチ回路５９８のスイッチＳＷ５Ａを、オン状態に設定する。オフセット電圧生成回路１７１−１が、オン状態のスイッチＳＷ３Ａ，ＳＷ５Ａを介して、トランジスタＺ３のゲートに接続される。これによって、オフセット電圧Ｖ１Ａが、トランジスタＺ３のゲートに、印加される。
ゲート電圧が印加されたトランジスタＺ１，Ｚ３によって、電流ＩＺＡが、ノードＮＸ１に流れる。電流ＩＺＡは、トランジスタＺ１の出力電流ＩａとトランジスタＺ３の出力電流Ｉｂとの合計の電流である。
電流ＩＺＢが、ノードＮＸ２に流れる。電流ＩＺＢは、トランジスタＺ２の出力電流Ｉｃである。
尚、参照信号（電圧ＶＥＶＬ）に対してオフセットが、与えられてもよい。この場合において、制御回路１９は、制御信号ＳＥＬ４を用いて、スイッチ回路５９４のスイッチＳＷ４Ａを、オン状態に設定する。制御回路１９は、制御信号ＳＥＬＢを用いて、スイッチ回路５９９のスイッチＳＷ６Ａを、オン状態に設定する。オフセット電圧生成回路１７１−３が、オン状態のスイッチＳＷ４Ａ，ＳＷ４Ｂを介して、トランジスタＺ４のゲートに接続される。これによって、オフセット電圧Ｖ２Ａが、トランジスタＺ４のゲートに印加される。トランジスタＺ４の電流によって、参照信号が反映される電流ＩＺＢに対して、オフセットが与えられる。
選択セルＭＣｋに対する参照データの書き込み前のＭＴＪ素子１００が、ＡＰ状態である場合、電流ＩＺＡの電流値が、電流ＩＺＢの電流値より低い。
選択セルＭＣｋに対する参照データの書き込み前のＭＴＪ素子１００が、Ｐ状態である場合、電流ＩＺＡの電流値が、電流ＩＺＢの電流値より高い。
この時（時刻ｔ５）において、容量素子ＣＸ１，ＣＸ２の電位は、電圧Ｖｐｒｅ程度に維持されている。
時刻ｔ６において、第２のセンスアンプ回路１５３の比較回路５３１が、比較動作を行う。
制御回路１９は、センスイネーブル信号ＳＥＮの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに遷移する。これによって、トランジスタＸ１は、オフ状態に設定される。入力端子ＩＴ１，ＩＴ２は、電圧端子Ｖｐｒｅから電気的に分離される。
トランジスタＺ１，Ｚ３による容量素子ＣＸ１の放電量は、トランジスタＺ２による容量素子ＣＸ２の放電量と異なる。それゆえ、容量素子ＣＸ１と容量素子ＣＸ２との電位差は、時間の経過とともに、大きくなる。
時刻ｔ６から所定の期間が経過したタイミングで、比較回路５３１は、入力端子ＩＴ１の電位と入力端子ＩＴ２の電位とを、比較する。比較結果に応じた信号が、比較回路５３１から出力される。比較回路５３１から出力された信号は、データ保持回路（図示せず）にラッチされる。比較回路５３１からの信号は、ラッチ回路１１に保持されてもよい。
比較回路５３１からの信号に基づいて、選択セルＭＣｋのデータが、判別される。
これによって、選択セルＭＣｋのデータが、読み出される。
時刻ｔ７において、制御回路１９は、リードイネーブル信号ＲＥＮの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに遷移する。プリアンプ回路１５１は、選択セルＭＣｋから電気的に分離される。
制御回路１９は、プリアンプ回路１５１のスイッチＳ２を、オフ状態に設定する。尚、スイッチＳ２は、時刻ｔ６において、オフ状態に設定されてもよい。制御回路１９は、制御信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬＡを用いて、スイッチＳＷ１Ａ，ＳＷ２Ａ，ＳＷ３Ａ，ＳＷ５Ａをオフ状態に設定する。これによって、第２のセンスアンプ回路１５３は、選択回路１５９によって、プリアンプ回路１５１から電気的に分離される。
制御回路１９は、選択セルＭＣｋから読み出されたデータを、Ｉ／Ｏ回路１２を介して、コントローラ５（又はホストデバイス）に送信する。
以上の制御によって、本実施形態のＭＲＡＭの読み出し動作が、終了する。
このように、本実施形態において、ホストデバイス（ユーザ）の要求に基づいて、ＭＲＡＭ１内のデータが、自己参照方式の読み出し動作によって、読み出される。
（ｂ−２）第２の読み出し動作
図１１及び図１２を参照して、本実施形態のＭＲＡＭの第２の読み出し動作について、説明する。
本実施形態のＭＲＡＭにおいて、第２の読み出し動作は、ＭＲＡＭ（チップ、パッケージ、又はモジュール）の出荷前のテスト動作（例えば、スクリーニング）、又は、ＭＲＡＭの戻り入れ時のテスト動作などのＭＲＡＭのテスト工程で実行される。
これらのテスト動作時において、外部電圧が、外部接続端子９９を介して、例えば、コントローラ（プロセッサ）５又はテスト装置９から本実施形態のＭＲＡＭ１に、供給される。
テスト工程時において、テスト装置９が、本実施形態のＭＲＡＭ１に設けられた外部接続端子９９に接続される（図１参照）。外部電圧が、外部接続端子９９に印加される。
本実施形態のＭＲＡＭ１において、コントローラ５又はテスト装置９からのコマンド／制御信号に基づいて、ＭＲＡＭ１に対するテスト動作のための読み出し動作が、開始される。
図１１は、本実施形態のＭＲＡＭの第２の読み出し動作を説明するためのタイミングチャートである。
制御回路１９は、第１の読み出し動作と実質的に同じ制御によって、記憶すべきデータ（ユーザデータ）を保持している選択セルＭＣｋを活性化する。
時刻ｔ１０において、制御回路１９は、スイッチＳ１をオン状態に設定する。これによって、容量素子Ｃ１が、ノードＮＤ３に接続される。スイッチＳ２は、オフ状態に設定される。
時刻ｔ１１において、制御回路１９は、リードイネーブル信号ＲＥＮの信号レベルを、“Ｌ”レベルから“Ｈ”レベルへ遷移する。“Ｈ”レベルの信号によって、トランジスタＱ４が、オン状態に設定される。読み出し電流ＩＲＤが、選択セルＭＣｋに流れる。これによって、容量素子Ｃ１は、ノードＮＤ３に流れる電流Ｉｘに応じて、充電される。
読み出し電流ＩＲＤが選択セルＭＣｋに供給されてからある期間が経過した後、時刻ｔｚにおいて、制御回路１９は、図１２に示されるように、選択回路１５９を制御して、第２のセンスアンプ回路１５３に、テスト動作のための電圧を供給する。
図１２は、本実施形態のＭＲＡＭの読み出し動作における、時刻ｔｚにおける第２のセンスアンプ回路に供給される電圧を示す模式図である。
時刻ｔｚにおいて、制御回路１９は、制御信号ＳＥＬ１を用いて、スイッチＳＷ１Ａをオン状態に設定する。スイッチＳＷ１Ｂは、オフ状態に設定される。これによって、容量素子Ｃ１の電位が、トランジスタＺ１のゲートに印加される。電流ＩＺ１は、トランジスタＺ１によって、ノードＮＸ１に流れる。
メモリセルアレイに対するテスト動作（例えば、メモリセルのスクリーニング）時において、テスト装置９のテストコントローラ９００は、以下のように、外部電圧供給回路１８に対する電圧の供給のために、スイッチＳＷＺ，ＳＷＳのオン／オフを制御する。
テストコントローラ９００は、スイッチＳＷＺ１，ＳＷＳ１をオフ状態に設定する。オフ状態のＳＷＺ１，ＳＷＳ１によって、電圧ＶＺ１，ＶＳＳ１は、電圧出力回路１９９−１に対して、印加されない。
テストコントローラ９００は、スイッチＳＷＺ２及びスイッチＳＷＳ２をオン状態に設定する。電圧ＶＺ１が、オン状態のスイッチＳＷＺ２を介して、電圧出力回路１９９−２の端子９９−２に接続される。電圧ＶＳＳ２が、オン状態のスイッチＳＷＳ２を介して、電圧出力回路１９９−２の端子９８−２に電気的に接続される。このように、電圧出力回路１９９−２のインピーダンス状態は、低インピーダンス状態になる。低インピーダンス状態の電圧出力回路１９９−２において、端子９９−２と端子９８−２との間で、電流が流れる。
電圧出力回路１９９−２は、電圧ＶＥＸを出力する。電圧ＶＥＸの電圧値は、電圧出力回路１９９−２に設定された抵抗比ＲＲ２に応じる。
これと同様に、テストコントローラ９００は、スイッチＳＷＺ３，ＳＷＳ３をオン状態に設定する。電圧ＶＺ３及び電圧ＶＳＳ３が、電圧出力回路１９９−３に印加される。これによって、低インピーダンス状態の電圧出力回路１９９−３において、端子９９−２と端子９８−２との間で、電流が流れる。
電圧出力回路１９９−３は、電圧Ｖ２Ｘを出力する。電圧Ｖ２Ｘの電圧値は、電圧出力回路１９９−３に設定された抵抗比ＲＲ３に応じる。
テストコントローラ９００は、スイッチＳＷＺ４，ＳＷＳ４をオン状態に設定する。電圧ＶＺ４及び電圧ＶＳＳ４が、電圧出力回路１９９−４に印加される。これによって、低インピーダンス状態の電圧出力回路１９９−４において、端子９９−３と端子９８−３との間で、電流が流れる。
電圧出力回路１９９−４は、電圧Ｖ２Ｘを出力する。電圧Ｖ２Ｘの電圧値は、電圧出力回路１９９−４に設定された抵抗比ＲＲ３に応じる。
制御回路１９は、メモリセルアレイ１０に対するテスト動作時において、外部電圧供給回路１８を、読み出し回路１５に電気的に接続する。
テスト動作時において、制御回路１９は、以下のように、選択回路１５９のスイッチのオン／オフを、制御する。
時刻ｔｚにおいて、制御回路１９は、制御信号ＳＥＬ２を用いて、スイッチＳＷ２Ｂをオン状態に設定し、スイッチＳＷ２Ａをオフ状態に設定する。これによって、外部電圧供給回路１８が、トランジスタＺ２のゲートに接続される。
制御回路１９は、制御信号ＳＥＬ３を用いて、スイッチＳＷ３Ａをオフ状態に設定し、スイッチＳＷ３Ｂをオン状態に設定する。
これによって、外部電圧供給回路１８が、トランジスタＺ３のゲートに接続される。ＭＲＡＭ１の外部（ＭＲＡＭチップの外部）からの電圧ＶＺ３から生成された電圧Ｖ１Ｘが、オン状態のスイッチＳＷ３Ｂを介して、外部電圧供給回路１８からトランジスタＺ３のゲートに印加される。例えば、スイッチＳＷ５Ａ及びスイッチＳＷ５Ｂは、オフ状態に設定される。
本実施形態のＭＲＡＭ１の第２の読み出し動作において、ＭＲＡＭ１の外部からの電圧ＶＺ２から生成された電圧ＶＥＸが、オン状態のスイッチＳＷ２Ｂを介して、外部電圧供給回路１８からトランジスタＺ２のゲートに印加される。
また、外部からの電圧ＶＺ３に基づく電圧（オフセット電圧）Ｖ２Ｘが、外部電圧供給回路１８からトランジスタＺ４のゲートに印加される。
本例において、電流ＩＺ２が、ノードＮＸ２に流れる。電流ＩＺ２の電流値は、トランジスタＺ２の電流Ｉ１の電流値とトランジスタＺ４の電流Ｉ２の電流値との合計の値を有する。
時刻ｔｚの後、時刻ｔ１２において、制御回路１９は、センスイネーブル信号ＳＥＮの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに遷移する。これによって、オフ状態のトランジスタＸ１によって、比較回路５３１の入力端子ＩＴ１，ＩＴ２は、電圧端子Ｖｐｒｅから電気的に分離される。
上述のように、容量素子ＣＸ１の電位と容量素子ＣＸ２の電位との差は、時間の経過に伴って大きくなる。
第１の読み出し動作と同様に、比較回路５３１は、容量素子ＣＸ１の電位と容量素子ＣＸ２の電位とを比較する。
この結果として、選択セルＭＣｋのセル信号の大きさが、ＭＲＡＭ１の外部からの電圧ＶＥＸ，Ｖ２Ｘを用いて生成された参照値と、比較される。
制御回路１９は、比較回路５３１による比較結果を、コントローラ５又はテスト装置（テスト回路）９に送信される。送信された比較結果に基づいて、メモリセルの特性（例えば、ＭＴＪ素子の抵抗値）、及び／又は、メモリセルの良／不良が、コントローラ５又はテスト装置９によって判定される。尚、プリアンプ回路１５１内のスイッチＳ２は、テスト動作時において、オフ状態に維持される。
このように、本実施形態のＭＲＡＭの第２の読み出し動作は、ＭＲＡＭの出荷前のスクリーニング時及びＭＲＡＭの出荷後の戻り入れ時などのテスト工程に、用いられる。
これによって、本実施形態のＭＲＡＭは、読み出し動作時にプリアンプ回路によって取得されるセル電流に基づく信号値と参照電流に基づく信号値との差が小さい場合であっても、比較的高い信頼性を有するテスト動作（不良のメモリセルの検出）を、実行できる。
尚、本実施形態のＭＲＡＭ１の第２の読み出し動作において、電圧Ｖ２Ｘが、トランジスタＺ４のゲートに供給されなくともよい。電圧Ｖ２Ａ又は電圧Ｖ２Ｂが、トランジスタＺ４のゲートに供給されてもよい。また、第２の読み出し動作において、電圧Ｖ１Ｘ、電圧Ｖ１Ａ又は電圧Ｖ１Ｂが、トランジスタＺ３のゲートに、供給されてもよい。
微調整のための電圧出力回路１９９−３，１９９−４及び外部接続端子９９−３，９９−４は、電圧出力回路１９９が同時に使用されないように構成されている場合、スイッチ回路５９８とスイッチ回路５９９とに対して、共通に接続されてもよい。第１及び第２の読み出し動作において、電圧出力回路１９９−３は、共用される。この結果として、ＭＲＡＭ１内の電圧出力回路１９９及び外部接続端子９９の個数が、削減される。
本実施形態のＭＲＡＭは、ＭＲＡＭに対する外部接続端子９９からの電圧の提供があれば、ホストデバイスからの要求によるデータの読み出し時に、第２の読み出し動作を実行してもよい。
本実施形態のＭＲＡＭに対して実行されるテスト動作の種類、及び／又は、テスト動作のための電圧の供給の要否に応じて、本実施形態のＭＲＡＭ１に設けられた外部電圧供給回路１８がテスト動作時に用いられなくともよい場合もある。
（ｃ） まとめ
本実施形態のメモリデバイスにおいて、読み出し回路は、第１のセンスアンプ回路と第２のセンスアンプ回路とを含む。
本実施形態のメモリデバイスは、自己参照方式（例えば、データ破壊型自己参照方式）の読み出し動作を実行する。
図１３は、ＭＴＪ素子の抵抗値と電圧との関係を示すグラフである。図１３において、グラフの横軸は、電圧Ｖｘ（単位：Ｖ）に対応し、グラフの縦軸は、ＭＴＪ素子の抵抗値ＲＭＴＪ（単位：ｋΩ）に対応する。
電圧Ｖｘは、自己参照読み出し方式における参照値に対応する。例えば、電圧Ｖｘの電圧値は、参照データの読み出し時におけるＭＴＪ素子（選択セルＭＣｋ）の出力に応じて取得された電圧値と等しい。
図１３において、線ＰＲに示されるように、ＭＴＪ素子の抵抗値ＲＭＴＪの抵抗値が低くなると、電圧Ｖｘは大きくなる。
線ＰＲに対する一次の近似関数ＦＮに基づくと、ＭＴＪ素子の抵抗値ＲＭＴＪにおける１Ωの違いが区別される場合、印加される電圧の電圧値が、３×１０−５Ｖ程度の精度で、制御されることが望ましい。
また、ＭＲＡＭ内に設けられた複数のセンスアンプ回路間で、特性のばらつきが生じる場合がある。
そのため、本実施形態において、参照値／オフセット値を生成するための外部電圧供給回路１８が、読み出し回路１５（センスアンプ回路１５３）に対する電圧の印加の分解能（電圧解像度）を向上するために、ＭＲＡＭ内に設けられている。
本実施形態のメモリデバイスの読み出し動作時において、読み出し回路が、選択セルからのセル信号及び参照信号を取得し、選択セルのデータを読み出すことができる。
本実施形態のメモリデバイスは、自己参照方式の読み出し動作によって、比較的高い信頼性を有するデータの読み出しを実現できる。
本実施形態のメモリデバイスは、テスト動作（テスト工程）時において、外部電圧供給回路が外部からの電圧を用いて生成した参照信号／オフセット信号（参照電圧／オフセット電圧）を用いて、メモリセルの出力信号をテストすることができる。
本実施形態のメモリデバイスは、外部からの電圧に基づいたテスト動作によって、比較的高い精度のテストを実行できる。
したがって、第１の実施形態のメモリデバイスは、高い信頼性のメモリデバイスを提供できる。
（２） 第２の実施形態
図１４を参照して、第２の実施形態のメモリデバイスについて、説明する。
本実施形態において、読み出し回路のオフセット電圧の調整方法（調整動作）について、説明する。
図１４は、本実施形態のメモリデバイス（例えば、ＭＲＡＭ）の読み出し回路の調整動作を説明するための模式図である。
本実施形態において、上述のメモリデバイスの読み出し動作（例えば、ＭＲＡＭの自己参照方式の読み出し動作）のように（図７乃至１２参照）、読み出し電流ＩＲＤ及び電流Ｉｘが、選択セルＭＣｋ及びプリアンプ回路１５１に供給される。
この後、本実施形態のＭＲＡＭの読み出し回路の調整動作時において、制御回路１９は、リードイネーブル信号ＲＥＮの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに遷移する。
これによって、トランジスタＱ４の状態は、オン状態からオフ状態へ切り替わる。
オフ状態のトランジスタＱ４によって、選択セルＭＣｋに対する読み出し電流の供給が、停止される。例えば、読み出し回路の調整動作時において、スイッチＳ１，Ｓ２は、オフ状態に設定されている。
図１４に示されるように、制御回路１９は、制御信号ＳＥＬ２を用いて、スイッチＳＷ２Ｂをオン状態に設定する。この時、スイッチＳＷ２Ａは、オフ状態に設定される。電圧ＶＥＸが、トランジスタＺ２のゲートに印加される。電圧ＶＥＸは、外部電圧供給回路１８によって外部接続端子９９−２に印加された電圧ＶＺ２から生成された電圧である。
この時、図８のテスト装置９において、テストコントローラ９００は、スイッチＳＷＺ２及びスイッチＳＷＳ２をオン状態に設定する。電圧ＶＺ２が、スイッチＳＷＺ２を介して、電圧出力回路１９９−２の端子９９−２に接続される。電圧ＶＳＳ２が、オン状態のスイッチＳＷＳ２を介して、電圧出力回路１９９−２の端子９８−２に電気的に接続される。低インピーダンス状態の電圧出力回路１９９−２において、端子９９−２と端子９８−２との間で、電流が流れる。電圧出力回路１９９−２は、電圧ＶＥＸを出力する。電圧ＶＥＸの電圧値は、電圧出力回路１９９−２に設定された抵抗比ＲＲ２に応じる。
このように、電圧ＶＥＸが、スイッチＳＷ２Ｂに供給される。
第１の実施形態と同様に、テストコントローラ９００は、スイッチＳＷＺ３，ＳＷＳ３をオン状態に設定する。これによって、電圧Ｖ１Ｘが、スイッチＳＷ３Ｂに供給される。
制御回路１９は、制御信号ＳＥＬ２を用いて、スイッチＳＷ２Ｂをオン状態に設定する。スイッチＳＷ２Ａは、オフ状態に設定される。これによって、電圧ＶＥＸは、トランジスタＺ２のゲートに印加される。
制御回路１９は、制御信号ＳＥＬ３を用いて、スイッチＳＷ３Ｂをオン状態に設定する。スイッチＳＷ３Ａ，ＳＷ５Ａ，ＳＷ５Ｂは、オフ状態に設定される。電圧Ｖ１Ｘが、トランジスタＺ３のゲートに印加される。
尚、スイッチＳＷＺ１，ＳＷＺ４，ＳＷＳ１，ＳＷＳ４は、テストコントローラ９００によって、オフ状態に設定される。それゆえ、テスト装置９の電圧ＶＺ１，ＶＺ４，ＶＳＳ１，ＶＳＳ４は、電圧出力回路１９９−１，１９９−４に印加されない。また、制御回路１９は、スイッチＳＷ１Ａ，ＳＷ１Ｂ，ＳＷ４Ａ，ＳＷ４Ｂ，ＳＷ５Ａ，ＳＷ５Ｂ，ＳＷ６Ａ，ＳＷ６Ｂをオフ状態に設定する。それゆえ、トランジスタＺ１，Ｚ４のゲートに、電圧は、印加されない。
例えば、テストコントローラ９００は、外部接続端子９９−２に印加される電圧ＶＺ２の電圧値、及び、外部接続端子９９−３に印加される電圧ＶＺ３の電圧値を制御する。この結果として、電圧ＶＥＸの電圧値及び電圧Ｖ１Ｘの電圧値が定まる。
電圧ＶＺ２，ＶＺ３（尚、電圧ＶＳＳ２，ＶＳＳ３が０Ｖと仮定された場合）の電圧値の制御によって、第２のセンスアンプ回路１５３の出力が、“Ｌ”レベルから“Ｈ”レベルへ切り替わる動作点、及び、“Ｈ”レベルから“Ｌ”レベルへ切り替わる動作点が、テストされる。
外部電圧供給回路１８において、電圧出力回路１９９−３の出力電圧が、電圧出力回路１９９−２（１９９−１）の出力電圧の１０分の１になるように、抵抗比が設定されているため、第２のセンスアンプ回路１５３の出力における“Ｌ”レベルと“Ｈ”レベルとの間の切り替わり点が、電圧ＶＥＸの値と電圧Ｖ１Ｘの値とが釣り合う点である
これによって、電圧出力回路１９９−２の出力（電圧ＶＥＸの電圧値）が電圧出力回路１９９−３の出力（電圧Ｖ１Ｘの電圧値）に対して所望の比率（例えば、電圧Ｖ１Ｘが電圧ＶＥＸの１／１０程度）になるように、電圧ＶＥＸ，Ｖ１Ｘ（電圧ＶＺ２，ＶＺ３）が、設定される。この結果として、ＭＲＡＭのテストに用いられる電圧が、調整される。
これと同様に、外部からの電圧を用いた第２のセンスアンプ回路の信号レベルの切り替わりの動作点のテスト結果に基づいて、電圧ＶＥＸ及び電圧Ｖ１Ｘの電圧値が、設定可能である。
以上のように、本実施形態のＭＲＡＭに用いられる各種の電圧が、調整され得る。
したがって、第２の実施形態のメモリデバイスは、メモリの信頼性を向上できる。
（３） 第３の実施形態
図１５を参照して、第３の実施形態のメモリデバイスについて、説明する。
本実施形態のメモリデバイスにおいて、以下のように、外部電圧供給回路から読み出し回路に供給される電圧が、調整されてもよい。
図１５は、本実施形態のメモリデバイス（例えば、ＭＲＡＭ）の外部電圧供給回路から読み出し回路へ供給される電圧の調整動作を説明するための模式図である。
図１５に示されるように、外部電圧供給回路１８から読み出し回路１５へ供給される電圧（例えば、オフセット電圧）の調整時において、外部電圧ＶＺを用いて、変換回路１５２内のトランジスタＺ１，Ｚ２，Ｚ３，Ｚ４が、駆動される。例えば、読み出し回路１５が活性化された状態で、メモリセルＭＣは、読み出し回路１５から電気的に分離される。
制御回路１９は、制御信号ＳＥＬ１を用いて、スイッチＳＷ１Ｂをオン状態に設定する。これによって、外部接続端子９８−１，９９−１が、電圧出力回路１９９−１及びオン状態のスイッチＳＷ１Ｂを介して、トランジスタＺ１のゲートに電気的に接続される。
制御回路１９は、制御信号ＳＥＬ２を用いて、スイッチＳＷ２Ｂをオン状態に設定する。これによって、外部接続端子９８−２，９９−２が、電圧出力回路１９９−２及びオン状態のスイッチＳＷ２Ｂを介して、トランジスタＺ２のゲートに電気的に接続される。
制御回路１９は、制御信号ＳＥＬ３を用いて、スイッチＳＷ３Ｂを、オン状態に設定する。スイッチＳＷ３Ａ，ＳＷ５Ａ，ＳＷ５Ｂは、オフ状態に設定される。これによって、外部接続端子９８−３，９９−３が、電圧出力回路１９９−３及びオン状態のスイッチＳＷ３Ｂを介して、トランジスタＺ３のゲートに電気的に接続される。
制御回路１９は、制御信号ＳＥＬ４を用いて、スイッチＳＷ４Ｂを、オン状態に設定する。スイッチＳＷ４Ａ，ＳＷ６Ａ，ＳＷ６Ｂは、オフ状態に設定される。これによって、外部接続端子９８−４，９９−４が、電圧出力回路１９９−４及びオン状態のスイッチＳＷ４Ｂを介して、トランジスタＺ４のゲートに電気的に接続される。
テスト装置９は、外部電圧ＶＺ１，ＶＺ２，ＶＺ３，ＶＺ４を、オン状態のスイッチＳＷＺ１，ＳＷＺ２，ＳＷＺ３，ＳＷＺ４を介して、外部接続端子９９−１，９９−２，９９−３，９９−４に印加する。テスト装置９は、外部グランド電圧ＶＳＳ１，ＶＳＳ２，ＶＳＳ３，ＶＳＳ４を、を、オン状態のスイッチＳＷＳ１，ＳＷＳ２，ＳＷＳ３，ＳＷＳ４を介して、外部接続端子９８−１，９８−２，９８−３，９８−４に印加する。
外部電圧ＶＺ１〜ＶＺ４によって第２のセンスアンプ回路１５３が動作されている状態で、第２のセンスアンプ回路１５３の出力信号の変化の傾き（“Ｈ”レベルから“Ｌ”レベルへの変化の傾き及び／又は“Ｌ”レベルから“Ｈ”レベルへの変化の傾き）が、テスト装置９によって、測定される。
本実施形態のＭＲＡＭは、外部からの供給される電圧ＶＺ１〜ＶＺ４の電圧値の制御によって、出力信号の変化の傾きが、測定され得る。
第２の実施形態と実質的に同様に、この測定結果に基づいて、本実施形態のＭＲＡＭにおいて、オフセット電圧（オフセット電圧生成回路１７１の出力電圧）が、調整及び制御され得る。
このように、本実施形態のＭＲＡＭは、読み出し動作に用いられるオフセット電圧を調整できる。
それゆえ、第３の実施形態のメモリデバイスは、メモリの信頼性を向上できる。
（４） 第４の実施形態
図１６を参照して、第４の実施形態のメモリデバイスについて、説明する。
本実施形態において外部電圧供給回路から読み出し回路に供給される電圧の測定について、説明される。例えば、以下のように、読み出し回路（読み出し動作）のオフセット電圧が測定される。
図１６は、本実施形態のＭＲＡＭにおけるオフセット電圧の測定時の回路間の接続状況の一例を示す模式図である。
本実施形態のメモリデバイス（例えば、ＭＲＡＭ）において、例えば、第２の実施形態と同様に、読み出し回路１５が活性化された状態で、選択セルＭＣｋに対する読み出し電流の供給が停止される。
この後において、オフセット用の２つのトランジスタＺ３，Ｚ４のうちいずれか一方に、オフセット電圧生成回路１７１からの電圧が印加され、他方のトランジスタに外部電圧供給回路１８からの電圧が印加される。
図１６において、トランジスタＺ３のゲートに、オフセット電圧Ｖ１Ａが印加されている例が、示されている。トランジスタＺ４のゲートに、電圧出力回路１９９−４及びオン状態のスイッチＳＷ４Ｂを介して、外部接続端子９８−４，９９−４が接続されている。これによって、トランジスタＺ４のゲートに、電圧Ｖ２Ｘが、印加されている。
この状態において、外部接続端子９８−４，９９−４に印加される電圧ＶＺ４の電圧値が、制御される。これによって、電圧出力回路１９９−４において、出力電圧Ｖ２Ｘの電圧値が、変調される。
増幅回路５３２の出力の変位が釣り合う動作点が得られた場合における電圧Ｖ２Ｘの電圧値（例えば、電圧ＶＺ４の電圧値の１０分の１の値）が、セル信号側のオフセット電圧Ｖ１Ａの電圧値に対応する。
尚、トランジスタＺ４側のオフセット電圧が測定される場合、トランジスタＺ４のゲートにオフセット電圧生成回路１７１−４からの電圧が印加された状態で、外部接続端子９９−３に印加される電圧Ｖ１Ｘの電圧値が、制御される。
このように、本実施形態のＭＲＡＭは、読み出し回路に印加されるオフセット電圧を、測定できる。尚、この測定結果に基づいて、オフセット電圧生成回路１７１の出力電圧が、適正化され得る。
以上のように、第４の実施形態のメモリデバイスは、メモリの信頼性を向上できる。
（５） 第５の実施形態
図１７及び図１８を参照して、第５の実施形態のメモリデバイスについて、説明する。
以下のように、本実施形態のメモリデバイスは、読み出し回路（読み出し動作）の内部電位を測定できる。
図１７は、本実施形態のメモリデバイス（例えば、ＭＲＡＭ）における、読み出し回路の構成例を模式的に示す回路図である。
図１７に示されるように、選択回路１５９において、スイッチＳＷ７が、スイッチ回路５９７内に設けられている。スイッチＳＷ７の一端は、プリアンプ回路１５１内のノードＮＤ５に電気的に接続される。スイッチＳＷ７の他端は、外部電圧供給回路１８のノードＮＺＸに電気的に接続される。
制御信号ＳＥＬＣが、スイッチ回路５９７に供給される。スイッチＳＷ７は、制御信号ＳＥＬＣによって、オン又はオフされる。
スイッチＳＷ７を介して、本実施形態のＭＲＡＭ１内で生じる電圧（ここでは、電圧ＶＥＶＬ）が、テスト装置９へ出力される。これによって、テスト装置９は、ＭＲＡＭ１内の内部電圧を、直接測定できる。
図１８は、本実施形態のＭＲＡＭにおける、読み出し回路の内部電位の測定時における、読み出し回路とテスト装置との接続関係を説明するための模式図である。図１８において、図示及び説明の簡略化のため、本実施形態における電圧の測定のための主要部が、抽出されて示されている。
本実施形態において、テスト装置９は、プリアンプ回路１５１のノードＮＤ５の電位（容量素子Ｃ２の電位）を測定する。テスト装置９による電位の測定結果に、ノードＮＤ５から変換回路１５２までの間に生じ得るばらつき（誤差）が、反映され得る。
上述のように、容量素子Ｃ１の充電の後、容量素子Ｃ２が、充電される。これによって、容量素子Ｃ２は、電位ＶＥＶＬを保持する。
図１８に示されるように、スイッチＳＷ７が、制御信号ＳＥＬＣによって、オン状態に設定される。スイッチＳＷ２Ａ，ＳＷ２Ｂは、オフ状態に設定される。また、他のスイッチ回路５９１，５９３，５９４，５９８の各スイッチＳＷは、オフ状態に設定される。これによって、プリアンプ回路１５１のノードＮＤ５は、外部電圧供給回路１８の電圧出力回路１９９−ＸのノードＮＺＸに接続される。
テスト装置９において、テストコントローラ９００は、スイッチＳＷＺＸをオン状態に設定し、スイッチＳＷＳＸをオフ状態に設定する。これによって、端子９９−Ｘと端子９８−Ｘとの間で、電流は流れない。電圧出力回路１９９−Ｘにおいて、２つの外部接続端子９８−Ｘ，９９−Ｘ間のインピーダンス状態は、高インピーダンス状態になる。
ノードＮＤ５が、選択回路１５９、及び、高インピーダンス状態の電圧出力回路１９９−Ｘを介して、テスト装置９に電気的に接続される。ノードＮＤ５の電位が、電圧出力回路１９９−Ｘを介して、テスト装置９に出力される。この結果として、テスト装置９は、ノードＮＤ５の電位を、スイッチＳＷＺ２の出力電圧Ｖｍｓｒとして、測定できる。例えば、電圧印加状態（充電中）の容量素子Ｃ２の電位ＶＥＶＥＬが、モニタされる。電位ＶＥＶＥＬのモニタ中において、例えば、スイッチＳ２は、オン状態に維持される。
ここで、容量素子Ｃ２の容量値が小さい場合、スイッチＳＷ７，ＳＷＺＸ，ＳＷＳＸは、容量素子Ｃ２の充電の開始の前に、オン状態に設定されていることが好ましい。
電圧Ｖｍｓｒの測定結果及びＭＴＪ素子１００のＡＰ／Ｐ状態に対応するセル信号に基づいて、オフセット電圧Ｖ２Ｘの電圧値（及び／又は電圧ＶＥＸの電圧値）が、適宜設定され得る。
尚、プリアンプ回路１５１のノードＮＤ４の電位が、図１８を用いて説明したノードＮＤ５の電位の測定と実質的に同様の構成及び手法によって、測定されてもよい。これによって、オフセット電圧Ｖ１Ｘの電圧値が、適宜設定され得る。
内部電圧（ここでは、ノードＮＤ５の電位）を測定するための電圧出力回路は、電圧調整用の電圧出力回路と供用されてもよい。
このように、本実施形態のＭＲＡＭは、読み出し回路に印加されるオフセット電圧を、測定／設定できる。
したがって、第５の実施形態のメモリデバイスは、メモリの信頼性を向上できる。
（６） 変形例
図１９及び図２０を参照して、本実施形態のメモリデバイスの変形例について説明する。
＜変形例１＞
上述の実施形態において、自己参照方式の読み出し動作における参照信号（参照値）の生成のために、ＭＴＪ素子の磁化配列状態が、Ｐ状態に設定された。
但し、自己参照方式の読み出し動作において、参照信号は、ＡＰ状態のＭＴＪ素子によって、生成されてもよい。
第１のデータ読み出しのための読み出し電流の供給の後、選択セルＭＣｋ内のＭＴＪ素子１００をＡＰ状態に設定するために、“１”データを書き込むための書き込み電流が、選択セルＭＣｋに流される。
参照データとしての“１”データの書き込み後に、第２のデータ読み出しが、実行される。
図１９は、本実施形態のＭＲＡＭの読み出し動作における、第２のデータ読み出し時の第２のセンスアンプ回路に供給される電圧を示す模式図である。
図１９に示されるように、例えば、“１”データが参照データに用いられる場合、オフセット値は、参照値側に付与される。オフセット値は、セル信号側に付与されない。
それゆえ、トランジスタＺ４のゲートに、オフセット電圧Ｖ２Ａが、印加される、トランジスタＺ３は、オフ状態に設定される。
例えば、トランジスタＺ１を流れる電流Ｉａの電流値が、トランジスタＺ３を流れる電流Ｉｃの電流値とトランジスタＺ４を流れる電流Ｉｄの電流値との和より小さい場合、選択セルＭＣｋのＭＴＪ素子１００の磁化配列状態は、ＡＰ状態である。
例えば、トランジスタＺ１を流れる電流Ｉａの電流値が、トランジスタＺ３を流れる電流Ｉｃの電流値とトランジスタＺ４を流れる電流Ｉｄの電流値との和より大きい場合、選択セルＭＣｋのＭＴＪ素子１００の磁化配列状態は、Ｐ状態である。
ノードＮＸ１を流れる電流ＩＺＡとノードＮＸ２を流れる電流ＩＺＢとがこのような関係を有するように、トランジスタＺ４のゲートに印加されるオフセット電圧が、設定される。
本変形例のように、参照データがＡＰ状態のＭＴＪ素子に対応するデータに設定された場合であっても、本実施形態のメモリデバイスは、上記の各実施形態を、実行できる。
＜変形例２＞
本実施形態のＭＲＡＭにおいて、読み出し回路の第２のセンスアンプ回路の回路構成は、図７の例に限定されない。
図２０は、本実施形態のＭＲＡＭにおける、第２のセンスアンプ回路の変形例を示す等価回路図である。
図２０に示されるように、電流が、変換回路側（高電位側）から比較回路側（低電位側）へ流れるように、第２のセンスアンプ回路１５３Ａが、構成されてもよい。
比較回路５３１Ａの入力端子ＩＴ１Ａ，ＩＴ２Ａに、Ｎ型の電界効果トランジスタＸ１Ａの電流経路の一端が、接続される。トランジスタＸ１Ａの電流経路の他端は、グランド端子ＶＳＳに接続される。トランジスタＸ１Ａのゲートに、センスイネーブル信号ＳＥＮが供給される。
本例において、センスイネーブル信号ＳＥＮの信号レベルが“Ｈ”レベルである時、トランジスタＸ１Ａは、オン状態に設定される。センスイネーブル信号ＳＥＮの信号レベルが“Ｌ”レベルである時、トランジスタＸ１Ａは、オフ状態に設定される。
トランジスタＸ１Ａは、“Ｌ”レベルの信号ＳＥＮによってオフ状態に設定され、“Ｈ”レベルの信号ＳＥＮによってオン状態に設定される。
プリアンプ回路１５１からの信号（電圧ＶＳＭＰ，ＶＥＶＬ）のセンス開始時において、トランジスタＸ１Ａは、オン状態に設定される。これによって、入力端子ＩＴ１Ａ，ＩＴ２Ａに電流が流れ、増幅回路５３２Ａの容量素子ＣＸ１Ａ，ＣＸ２Ａは、充電される。
プリアンプ回路１５１からの信号の増幅時において、トランジスタＸ１Ａは、オフ状態に設定される。これによって、容量素子ＣＸ１Ａと容量素子ＣＸ２Ａとの電位差は、増大する。
比較回路５３１Ａは、容量素子ＣＸ１Ａ，ＣＸ２Ａの電位を比較する。
このように、本変形例のＭＲＡＭは、図１８の第２のセンスアンプ回路を用いて、選択セルからのデータの読み出し、及び、メモリセルに対するテスト動作を実行できる。
尚、読み出し回路における第１及び第２のセンスアンプ回路の構成は、図６、図７及び図１８に限定されず、電流センス型のセンスアンプ回路でもよいし、電圧センス型のセンスアンプ回路でもよい。
（７） その他
本実施形態のメモリデバイスとしてのＭＲＡＭにおいて、垂直磁化型の磁気抵抗効果素子が、メモリ素子に用いられた例が、説明される。しかし、本実施形態において、磁気抵抗効果素子は、面内磁化型の磁気抵抗効果素子でもよい。
面内磁化型の磁気抵抗効果素子において、磁性層（記憶層及び参照層）の磁化方向は、磁性層の層面に対して、実質的に平行である。面内磁化型の磁気抵抗効果素子において、磁性層の磁気異方性は、磁性層の形状磁気異方性などを利用して、磁性層の磁化方向が、磁性層の層面に対して、実質的に平行にされる。磁性層の磁化方向は、磁性層の積層方向に対して、実質的に垂直である。
本実施形態において、ＭＲＡＭを例に、本実施形態のメモリデバイスについて、説明された。但し、本実施形態は、ＭＲＭＡ以外のメモリデバイスに適用されてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：メモリデバイス、１００：磁気抵抗効果素子、１５：読み出し回路、１５１：第１のセンスアンプ回路、１５２：変換回路、１５３：第２のセンスアンプ回路、１５９：選択回路、１８：外部電圧供給回路。

Claims (5)

  1. メモリセルと、
    前記メモリセルに電気的に接続された第１のセンスアンプ回路と、
    選択回路を介して前記第１のセンスアンプ回路に電気的に接続された第２のセンスアンプ回路と、
    前記選択回路を介して前記第２のセンスアンプ回路に電気的に接続され、第１の端子を含む電圧供給回路と、
    を具備し、
    前記メモリセルのデータの読み出し動作時において、参照データの書き込み前の前記メモリセルの出力信号に基づく第１の信号、及び、前記参照データの書き込み後の前記メモリセルの出力信号に基づく第２の信号が、前記選択回路を介して前記第１のセンスアンプ回路から前記第２のセンスアンプ回路に供給され、前記第２のセンスアンプ回路は、前記第１及び第２の信号に基づいて、前記データを読み出し、
    前記メモリセルに対するテスト動作時において、前記メモリセルの出力信号に基づく第３の信号が、前記選択回路を介して前記第１のセンスアンプ回路から前記第２のセンスアンプ回路に供給され、前記第１の端子に印加された第１の電圧に基づく第４の信号が、前記選択回路を介して前記電圧供給回路から前記第２のセンスアンプ回路に供給され、前記第２のセンスアンプ回路は、前記第３及び第４の信号に基づいて、前記メモリセルのテスト結果を出力する、
    メモリデバイス。
  2. 前記選択回路と前記第２のセンスアンプ回路との間に電気的に接続され、前記第２のセンスアンプ回路の第１の入力端子に電気的に接続された第２の端子を有する第１のトランジスタと、前記第２のセンスアンプ回路の第２の入力端子に電気的に接続された第３の端子を有する第２のトランジスタと、を含む変換回路を、
    さらに具備し、
    前記読み出し動作時において、前記選択回路は、前記第１の信号を、前記第１のトランジスタのゲートに供給し、前記第２の信号を、前記第２のトランジスタのゲートに供給し、
    前記テスト動作時において、前記選択回路は、前記第３の信号を、前記第１のトランジスタのゲートに供給し、前記第４の信号を、前記第２のトランジスタのゲートに供給する、
    請求項１に記載のメモリデバイス。
  3. 前記電圧供給回路は、前記第１の端子と前記選択回路との間に電気的に接続された第１の電圧出力回路、をさらに含み、
    前記第１の電圧出力回路は、前記第１の電圧を用いて、前記第４の信号を生成する、
    請求項２に記載のメモリデバイス。
  4. 前記変換回路は、前記第１の入力端子に電気的に接続された第４の端子を有する第３のトランジスタと、前記第２の入力端子に電気的に接続された第５の端子を有する第４のトランジスタと、をさらに含み、
    前記読み出し動作時において、前記選択回路は、前記第３のトランジスタのゲートに、第５の信号を供給し、
    前記テスト動作時において、前記選択回路は、前記第４のトランジスタのゲートに、前記電圧供給回路からの第６の信号を供給する、
    請求項２又は３に記載のメモリデバイス。
  5. 前記電圧供給回路は、第６の端子と、前記第６の端子と前記選択回路との間に電気的に接続された第２の電圧出力回路と、をさらに含み、
    前記テスト動作時において、前記第２の電圧出力回路は、前記第６の端子に印加された第２の電圧を用いて、前記第６の信号を生成し、前記選択回路は、前記第６の信号を、前記第３のトランジスタのゲート及び前記第４のトランジスタのゲートのうち少なくとも一方に供給する、
    請求項４に記載のメモリデバイス。
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