CN110718249B - 存储设备 - Google Patents

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Abstract

实施方式的存储设备提高存储器的可靠性。实施方式的存储设备包含：感测放大器电路(151)，连接于存储单元(MCk)；感测放大器电路(153)，经由选择电路(159)连接于感测放大器电路(151)；及电压供给电路(18)，经由选择电路159连接于感测放大器电路(153)；在读出动作时，基于参照数据写入前的存储单元(MCk)的输出信号的第1信号、及基于参照数据写入后的存储单元的输出信号的第2信号从选择电路(159)供给至感测放大器电路(153)，在测试动作时，基于存储单元(MCk)的输出信号的第3信号从选择电路(159)供给至感测放大器电路(153)，基于施加至电压供给电路(18)的端子(99)的电压的第4信号从选择电路(153)供给至感测放大器电路(153)。

Description

存储设备
[相关申请]
本申请享有以日本专利申请2018-131553号(申请日：2018年7月11日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种存储设备。
背景技术
近年来，正在研究及开发MRAM(Magnetoresistive Random Access Memory，磁阻式随机存取存储器)、ReRAM(Resistive random-access memory，阻变式随机存取存储器)及PCRAM(Phase Change Random Access Memory，相变随机存取存储器)之类的通过将存储元件的电阻状态与数据建立关联来存储数据的存储设备(电阻变化型存储器)。
发明内容
本实施方式的存储设备提高存储器的可靠性。
本实施方式的存储设备包含：存储单元；第1感测放大器电路，电连接于所述存储单元；第2感测放大器电路，经由选择电路电连接于所述第1感测放大器电路；及电压供给电路，经由所述选择电路电连接于所述第2感测放大器电路，且包含第1端子；在所述存储单元的数据的读出动作时，基于参照数据写入前的所述存储单元的输出信号的第1信号、及基于所述参照数据写入后的所述存储单元的输出信号的第2信号经由所述选择电路从所述第1感测放大器电路供给至所述第2感测放大器电路，所述第2感测放大器电路基于所述第1及第2信号，读出所述数据，在对于所述存储单元的测试动作时，基于所述存储单元的输出信号的第3信号经由所述选择电路从所述第1感测放大器电路供给至所述第2感测放大器电路，基于施加至所述第1端子的第1电压的第4信号经由所述选择电路从所述电压供给电路供给至所述第2感测放大器电路，所述第2感测放大器电路基于所述第3及第4信号，输出所述存储单元的测试结果。
附图说明
图1是表示第1实施方式的存储设备的构成例的图。
图2是表示第1实施方式的存储设备的存储单元阵列的构成例的图。
图3是表示第1实施方式的存储设备的存储元件的构造例的图。
图4是表示第1实施方式的存储设备的动作的基本概念的图。
图5是表示第1实施方式的存储设备的读出电路的构成例的图。
图6是表示第1实施方式的存储设备的读出电路的构成例的图。
图7是表示第1实施方式的存储设备的读出电路的构成例的图。
图8是用来说明第1实施方式的存储设备的动作例的图。
图9是用来说明第1实施方式的存储设备的动作例的图。
图10是用来说明第1实施方式的存储设备的动作例的图。
图11是用来说明第1实施方式的存储设备的动作例的图。
图12是用来说明第1实施方式的存储设备的动作例的图。
图13是用来说明第1实施方式的存储设备的图。
图14是用来说明第2实施方式的存储设备的图。
图15是用来说明第3实施方式的存储设备的图。
图16是用来说明第4实施方式的存储设备的图。
图17是用来说明第5实施方式的存储设备的图。
图18是用来说明第5实施方式的存储设备的动作例的图。
图19是用来说明实施方式的存储设备的变化例的图。
图20是用来说明实施方式的存储设备的变化例的图。
具体实施方式
[实施方式]
以下，一边参照图1至图20，一边对本实施方式进行详细说明。在以下的说明中，对具有相同的功能及构成的要素标注相同符号。另外，在以下的实施方式中，为了区别化而在参照符号的末尾标注有数字/英文的构成要素(例如，字线WL或位线BL、各种电压及信号等)在不相互区别的情况下，使用省略末尾的数字/英文的表述。
(1)第1实施方式
参照图1至图13，对第1实施方式的存储设备进行说明。
(a)构成
利用图1至图4，说明实施方式的存储设备的构成例。
图1是用来说明第1实施方式的存储设备的构成例的框图。
如图1所示，存储设备(例如，磁存储器之类的电阻变化型存储器)1直接或间接地连接于控制器(或处理器)5。存储设备1及控制器5包含于存储器系统内。
控制器5能够控制存储设备1的动作。控制器5包含CPU(Central ProcessingUnit，中央处理器)、缓冲存储器、工作存储器、ECC(Error correcting code，错误校正码)电路等。控制器5基于来自主机设备(未图示)的要求，产生指令。控制器5将所产生的指令发送至存储设备1。控制器5基于管理表格，将应选择的存储单元的地址发送至存储设备1。控制器5在对存储设备1写入数据时，将数据DT发送至存储设备1。控制器5在从存储设备1读出数据时，接收从存储设备1读出的数据DT。控制器5将所读出的数据发送至主机设备。
存储设备1是存储器芯片、存储器封装、或存储器模块。存储设备1至少包含存储单元阵列10、锁存电路11、输入输出电路12、行解码器13A、行控制电路13B、列解码器14A、列控制电路14B、读出电路15、写入电路16、电压产生电路17、外部电压供给电路18、及控制电路19。
存储单元阵列10包含多个存储单元MC。
在存储设备1为电阻变化型存储器的情况下，存储单元MC包含至少1个可变电阻元件100。电阻变化型存储器1通过将可变电阻元件100可取的多个电阻值(电阻状态)与应存储的数据建立关联，而将1比特以上的数据存储到1个存储单元MC内。
锁存电路11暂时保存从控制器5发送来的指令CMD及地址ADR。锁存电路11将指令CMD发送至控制电路19。锁存电路11将地址ADR发送至行解码器13A及列解码器14A。
输入输出电路(I/O电路)12暂时保存从控制器5发送来的数据(写入数据)DIN。输入输出电路12暂时保存从存储单元阵列10读出的数据DOUT。
行解码器13A将地址ADR中包含的行地址解码。
行控制电路13B基于行地址的解码结果，选择存储单元阵列10的行(例如字线)。
列解码器14A将地址ADR中包含的列地址解码。
列控制电路14B基于列地址的解码结果，选择存储单元阵列10的列(例如位线)。
读出电路15在读出动作时，对基于地址ADR选择出的存储单元供给用于数据读出的各种电压或电流。由此，读出存储单元内存储的数据。读出电路15至少包含读出驱动器/接收器及感测放大器电路。
写入电路16在写入动作时，对基于地址ADR选择出的存储单元供给用于数据写入的各种电压及电流。由此，将应写入的数据写入至存储单元MC内。写入电路16至少包含写入驱动器/接收器。
电压产生电路17使用从存储设备1的外部供给的电压，产生用于存储设备1的动作的各种电压。电压产生电路17将所产生的电压供给至各电路11～16。例如，电压产生电路17包含偏置电压产生电路171。偏置电压产生电路171产生及输出用来在读出动作及/或写入动作时产生偏置值的电压。电压产生电路17连接于设置在芯片/封装的外部连接端子(引脚、焊盘或连接器)90、91。对端子90施加电源电压VDD。对端子91施加接地电压VSS。例如，电压VDD、VSS从控制器5、主机设备、或母板供给。
控制电路19接收来自控制器5的控制信号CNT。控制电路19根据存储设备1内的动作状况，将控制信号CNT发送至控制器5。控制电路19经由锁存电路11，接收来自控制器5的指令CMD。控制电路19基于指令CMD及控制信号CNT，控制存储设备1内部的各电路11～18的动作。例如，控制电路19将写入动作及读出动作等中使用的电压及电流相关的信息作为设定信息而保存。
本实施方式的存储设备1包含外部电压供给电路18。外部电压供给电路(以下，也称为测试电压产生电路)18能够将存储设备1的出厂时及返厂时等的测试动作/检查动作(例如筛选)中使用的来自外部的电压供给至存储设备1内的其它电路。
在存储设备1的出厂时及返厂时的测试动作/检查动作中，从存储设备1的外部对外部电压供给电路18提供特定的电压。
外部电压供给电路18在对于存储设备1的测试动作/检查动作时，使用从外部提供的电压，产生用于测试动作/检查动作的各种电压(测试电压)。外部电压供给电路18能够将所产生的电压供给至读出电路15。
在本实施方式的存储设备1中，读出电路15使用来自外部电压供给电路18的电压，执行测试动作及检查动作。例如，用于测试动作/检查动作的电压从控制器5、测试装置9、母板、或主机设备(未图示)施加至外部连接端子(例如，引脚、焊盘或连接器)99。外部连接端子(外部电压端子)99连接于外部电压供给电路18。
也可在存储设备1内设置ECC电路。
此外，包含存储设备1的系统的构成并不限定于图1所示的例子。本实施方式的存储设备1可应用于各种系统。例如，有不对存储设备1设置控制器5的情况。这种情况下，从主机设备(例如CPU)对存储设备1发送指令等。存储设备1也可设置在主机设备内、或主机设备的CPU内。也有存储设备1在控制器5(或CPU)中应用于工作存储器、缓冲存储器或高速缓冲存储器的情况。
＜存储单元阵列的内部构成＞
图2是表示实施方式的存储设备(电阻变化型存储器)的存储单元阵列的内部构成的一例的图。
如图2所示，在存储单元阵列10内设置着多条(n条)字线WL(WL＜0＞、WL＜1＞、…、WL＜n－1＞)。在存储单元阵列10内设置着多条(m条)位线BL(BL＜0＞、BL＜1＞、…、BL＜m－1＞)及多条(m条)位线bBL(bBL＜0＞、bBL＜1＞、…、bBL＜m－1＞)。1条位线BL与1条位线bBL形成1组位线对。
多个存储单元MC呈矩阵状地配置在存储单元阵列10内。
沿x方向(行方向)排列的多个存储单元MC连接于共通的字线WL。字线WL连接于行控制电路13B。行控制电路13B基于行地址，控制字线WL的电位。由此，选择并激活行地址所示的字线WL(行)。
沿y方向(列方向)排列的多个存储单元MC共通连接于属于1个位线对的2条位线BL、bBL。
在图2中，例如，存储单元阵列10具有分层位线方式的构造。这种情况下，在存储单元阵列10内设置着全局位线GBL、bGBL。全局位线GBL经由开关M1(M1＜0＞、M1＜1＞、…、M1＜m－1＞)连接于位线BL。全局位线bGBL经由开关M2(M2＜0＞、M2＜1＞、…、M2＜m－1＞)连接于位线bBL。以下，为了说明的区别化，位线BL、bBL也称为本地位线BL、bBL。
开关M1、M2例如是N型场效应晶体管(或MOS(Metal Oxide Semiconductor，金属氧化物半导体)开关)。开关M1、M2也可作为列控制电路14B的构成元件进行处理。对各开关M1、M2的栅极供给对应的控制信号CSL(CSL＜0＞、CSL＜1＞、…、CSL＜m－1＞)作为列选择信号。在开关M1、M2设定为接通状态的情况下，位线BL、bBL电连接于全局位线GBL、bGBL。由此，选择并激活列地址所示的位线BL、bBL(列)。
以下，基于来自外部的地址ADR选择为动作对象的存储单元的存储单元称为选择单元。
例如，读出电路(感测放大器电路、驱动器/接收器等)15、及写入电路(驱动器/接收器等)16连接于全局位线GBL、bGBL。读出电路15及写入电路16也可连接于本地位线BL、bBL。也可在本地位线BL、bBL及全局位线GBL、bGBL设置用来将本地位线BL、bBL及全局位线GBL、bGBL设定为放电状态或充电状态的开关。
存储单元MC包含1个可变电阻元件100与1个单元晶体管200。可变电阻元件100作为存储元件发挥功能。单元晶体管200作为存储单元MC的选择元件发挥功能。
可变电阻元件100的一端连接于位线BL。可变电阻元件100的另一端连接于单元晶体管200的一端(源极/漏极的一者)。单元晶体管200的另一端(源极/漏极的另一者)连接于位线bBL。
通过将可变电阻元件100的电阻状态(电阻值)与数据建立关联而将1比特以上的数据存储至存储单元MC。
此外，存储单元阵列10的构成并不限定于图2的例子。例如，存储单元阵列10也可为交叉点型的存储单元阵列。
例如，本实施方式的存储设备(例如电阻变化型存储器)为MRAM。在MRAM中，磁阻效应元件用于作为存储元件的可变电阻元件100。
＜磁阻效应元件＞
利用图3及图4，对作为存储元件的磁阻效应元件的构造及功能进行说明。
图3表示磁阻效应元件的基本构造的一例。
如图3所示，磁阻效应元件100至少包含2个磁性层101、102与非磁性层103。
2个磁性层101、102分别具有磁化。磁性层101的磁化方向可变。磁性层102的磁化方向不变(为固定状态)。在本实施方式中，磁化方向可变的磁性层101称为存储层101，磁化方向不变的磁性层102称为参照层102。此外，在本实施方式中，“参照层的磁化方向不变”、或“参照层的磁化方向为固定状态”是指在用来改变存储层的磁化方向的电流或电压供给至磁阻效应元件的情况下，参照层的磁化方向在供给电流/电压的前后不根据所供给的电流或电压而变化。
非磁性层103设置在2个磁性层101、102间。非磁性层103作为隧道势垒层103发挥功能。例如，隧道势垒层103是包含氧化镁的绝缘层。
例如，通过2个磁性层101、102及隧道势垒层103形成磁隧道结。在本实施方式中，具有磁隧道结的磁阻效应元件100称为MTJ(Magnetic Tunnel Junction，磁隧道结)元件100。
例如，磁性层101、102具有垂直磁各向异性。磁性层101、102的磁化方向(易磁化轴方向)相对于磁性层的层面实质上垂直。磁性层101、102的磁化方向相对于多个层101、102、103的积层方向实质上平行。磁性层101、102的垂直磁各向异性利用磁性层的界面磁各向异性等产生。利用磁性层的垂直磁各向异性的MTJ元件称为垂直磁化型MTJ元件。
MTJ元件(磁阻效应元件)100的电阻状态根据存储层101的磁化方向与参照层102的磁化方向的相对关系(磁化排列)而改变。在存储层101的磁化方向与参照层102的磁化方向相同的情况下，MTJ元件100具有第1电阻状态(第1磁化排列状态)。在存储层101的磁化方向与参照层102的磁化方向相反的情况下，MTJ元件100具有第2电阻状态(第2磁化排列状态)。具有第2电阻状态的MTJ元件100的电阻值比具有第1电阻状态的MTJ元件100的电阻值高。
像这样，MTJ元件100根据2个磁性层101、102的磁化排列而可获得低电阻状态及高电阻状态中的任一个状态。
例如，MTJ元件100保存1比特的数据(“0”数据及“1”数据)。这种情况下，MTJ元件100的电阻状态设定为第1电阻状态时，存储单元MC设定为第1数据保存状态(例如，“0”数据保存状态)。MTJ元件100的电阻状态设定为第2电阻状态时，存储单元MC设定为第2数据保存状态(例如，“1”数据保存状态)。
在本实施方式中，MTJ元件100中的存储层101的磁化方向与参照层102的磁化方向相同的磁化排列状态称为平行状态(或P状态)。MTJ元件100中的存储层101的磁化方向与参照层102的磁化方向相反的磁化排列状态也称为反平行状态(或AP状态)。
例如，MTJ元件100的存储层101的磁化方向的控制(磁化反转的控制)使用自旋注入磁化反转方式。自旋注入磁化反转方式是通过写入电流IWR1、IWR2流动至MTJ元件100内时产生的自旋转矩控制存储层101的磁化方向的写入方式。
在MTJ元件100的磁化排列状态从AP状态变化为P状态的情况下，对MTJ元件100供给从存储层101流动至参照层102的写入电流IWR1。这种情况下，对存储层101的磁化施加具有与参照层102的磁化方向相同方向的自旋的电子的自旋转矩。
在存储层101的磁化方向相对于参照层102的磁化方向相反的情况下，存储层101的磁化方向通过所施加的自旋转矩而设定为与参照层102的磁化方向相同的方向。结果，MTJ元件100设定为P状态。像这样，将“0”数据写入至存储单元MC。此外，在对P状态的MTJ元件100供给写入电流IWR1的情况下，在供给写入电流IWR1的前后，存储层101的磁化方向不变化。因此，这种情况下，MTJ元件100维持P状态。
在MTJ元件100的磁化排列状态从P状态变化为AP状态的情况下，对MTJ元件100供给从参照层102流动至存储层101的写入电流IWR2。这种情况下，对存储层101的磁化施加具有相对于参照层102的磁化方向相反的方向的自旋的电子的自旋转矩。
在存储层101的磁化方向与参照层102的磁化方向相同的情况下，存储层101的磁化方向通过所施加的自旋转矩而设定为相对于参照层102的磁化方向相反的方向。结果，MTJ元件100设定为AP状态。像这样，将“1”数据写入至存储单元MC。此外，在对AP状态的MTJ元件100供给写入电流IWR2的情况下，在供给写入电流IWR2的前后，存储层101的磁化方向不变化。因此，MTJ元件100维持AP状态。
在从MTJ元件100读出数据(判别MTJ元件100的电阻状态)时，读出电流IRD流经MTJ元件100内。读出电流IRD的电流值小于存储层101的磁化反转阈值。
数据的读出根据读出电流IRD的电流值、由读出电流IRD引起的某个节点的电位的变动、或基于读出电流IRD的电荷蓄积量等感测结果而执行。例如，从高电阻状态(AP状态)的MTJ元件100输出的读出电流IRD的电流值比从低电阻状态(P状态)的MTJ元件100输出的读出电流IRD的电流值小。基于这种伴随MTJ元件100的电阻状态的差异产生的电流IRD的变动，判别存储单元MC(MTJ元件100)所保存的数据。
在本实施方式的MRAM中，在从存储单元MC读出数据时使用自参照方式的读出动作。
图4是用来说明本实施方式的MRAM中的自参照方式的读出动作的基本原理的示意图。在图4中，作为自参照方式的读出动作，例示数据毁坏型自参照方式的读出动作。如图4(a)及(c)所示，在自参照方式的读出动作中，对选择单元MC执行2次数据读出(2次读出电流的供给)。
在自参照方式的读出动作中，将对选择单元MC的第1次数据读出(图4(a))中的由读出电流IRDa引起的电量(电流值或电位)与对选择单元MC的第2次数据读出(图4(c))中的由读出电流IRDb引起的电量进行比较。
如图4(b)所示，例如，在数据毁坏型的自参照方式的读出动作中，在第1次数据读出与第2次数据读出之间，对MTJ元件100供给写入电流IWR。
在自参照方式的读出动作时供给的写入电流IWR是用来将预先设定的数据写入至MTJ元件100的电流。此处，预先设定的数据是成为用来判定MTJ元件存储的数据(写入电流IWR供给前的数据)的基准的数据。在本实施方式中，为了说明的区别化，自参照方式的读出动作中的第1次数据读出与第2次数据读出之间的数据的写入(写入电流的供给)称为复位写入动作或参照数据写入。此外，为了说明的明确化，参照数据写入前的存储单元存储的数据称为用户数据。
例如，第1次数据读出后，对数据的读出对象的MTJ元件100供给用来将MTJ元件的磁化排列状态设定为P状态的写入电流(用来写入“0”数据的写入电流)IWR。在MTJ元件100的磁化排列状态为AP状态的情况下，通过供给写入电流IWR，MTJ元件100的磁化排列状态从AP状态变化为P状态。在MTJ元件100的磁化排列状态为P状态的情况下，即使供给写入电流IWR，MTJ元件100也维持P状态。
像这样，在第2次读出电流的供给时(图4(c))，MTJ元件100设定为P状态。在第1次数据读出中的读出电流的供给时(图4(a))，MTJ元件100根据所存储的数据而设定为AP状态或P状态。
例如，读出电流IRDa、IRDb朝与沿MTJ元件的磁化排列状态从AP状态变化为P状态的方向流动的写入电流IWR相同的方向流动。
在通过写入电流IWR的供给(参照数据的写入)而MTJ元件100的磁化排列状态变化的情况下，第1次数据读出中的读出电流IRDa的电流值与第2次数据读出中的读出电流IRDb的电流值不同。
在MTJ元件100的磁化排列状态从AP状态变化为P状态的情况下，第2次读出电流IRDb的电流值比第1次数据读出中的读出电流IRDa的电流值大。结果，判别为选择单元MC内所保存的数据为“1”数据。
在MTJ元件100的磁化排列状态不变化的情况下，第2次数据读出中的读出电流IRDb的电流值与第1次数据读出中的读出电流IRDa的电流值实质上相同。这种情况下，第2次数据读出中的读出电流IRDb的电流值与第1次数据读出中的读出电流IRDa的电流值的差几乎没有或较小。结果，判别为选择单元MC内所保存的数据为“0”数据。
像这样，自参照方式的读出动作通过电流供给时的来自选择单元本身的2个输出值的比较而执行。
此外，为了提高数据读出的可靠性，有通过读出电路对读出电流IRDa或读出电流IRDb赋予偏置的情况。
＜读出电路的基本构成＞
利用图5至图8，对本实施方式的MRAM的读出电路的构成例进行说明。
图5是用来说明本实施方式的MRAM的读出电路的整体构成的示意图。通过图5的读出电路，执行所述自参照方式的读出动作。
如图5所示，在本实施方式的MRAM中，读出电路15包含第1感测放大器电路151、转换电路152、及第2感测放大器电路153。
第1感测放大器电路151经由位线(全局位线/本地位线)及列控制电路14B而连接于数据读出对象的存储单元(选择单元)MCk。
第1感测放大器电路151对参照数据写入前的来自选择单元MCk的单元信号(基于第1数据读出的单元信号)、及参照数据写入后的来自选择单元MCk的参照信号(基于第2数据读出的单元信号)进行感测及放大。
以下，为了说明的区别化，第1感测放大器电路151也有称为前置电路151的情况。
转换电路152连接于第1感测放大器电路151与第2感测放大器电路153之间。转换电路152将来自第1感测放大器电路151的信号(电压)从电压转换为电流。转换电路152将转换后的信号(电流)供给至第2感测放大器电路153。
第2感测放大器电路153能够对来自转换电路152的2个输出信号(电流值、电流量)进行感测、放大及比较。通过第2感测放大器电路153的动作，判别选择单元MCk的输出信号相对于参照值的大小关系。结果，读出选择单元MCk所存储的数据。
此外，转换电路152也可为第2感测放大器电路153的构成要素的一部分。
在本实施方式中，选择电路159连接于转换电路152与第1感测放大器电路151之间。电压产生电路17及外部电压供给电路18连接于选择电路159。
外部电压供给电路18将施加至外部连接端子99的外部电压(外部参照电压、外部动作电压)供给至选择电路159。
选择电路159基于控制信号SEL，控制第1感测放大器电路151、电压产生电路17及外部电压供给电路18相对于转换电路152的电连接。选择电路159可经由转换电路152对第2感测放大器电路153的一个端子供给来自第1感测放大器电路151的信号(电压)VSMP或来自外部电压供给电路18的信号VSX。选择电路159可经由转换电路152对第2感测放大器电路153的另一个端子供给来自第1感测放大器电路151的信号(电压)VEVL或来自外部电压供给电路18的信号VEX。另外，选择电路159可将来自电压产生电路17的信号(电压)经由转换电路152供给至第2感测放大器电路153的一个及/或另一个端子。
此外，在图5的例子中，抽取表示属于1个控制单位的1组电路151、152、153、159。但是，在存储单元阵列内设定有与数据读出相关的多个控制单位(例如，全局位线GBL、bGBL的单位)的情况下，可在MRAM内设置1个以上的电路151、152、153、159。
＜第1感测放大器电路的构成例＞
参照图6，对本实施方式的MRAM的读出电路中的第1感测放大器电路的构成例进行说明。
图6是用来说明第1感测放大器电路(前置电路)的内部构成的示意性电路图。
如图6所示，前置电路151包含P型场效应晶体管(例如MOS晶体管)Q1、Q2、N型场效应晶体管Q3、Q4、Q5、开关S1、S2、及电容元件C1、C2。
晶体管Q1的电流路径的一端(晶体管的源极/漏极的一者)连接于被施加电压VRD的端子(以下，表述为电压端子VRD)，晶体管Q1的电流路径的另一端(晶体管的源极/漏极的另一者)连接于节点ND1。晶体管Q1的栅极连接于节点ND1。
晶体管Q2的电流路径的一端连接于电压端子VRD。晶体管Q2的电流路径的另一端连接于节点ND3。晶体管Q2的栅极连接于节点ND1及晶体管Q1的栅极。
晶体管Q1及晶体管Q2作为电流镜发挥功能。以下，包含晶体管Q1、Q2的构成也有称为电流镜电路的情况。
晶体管Q3的电流路径的一端连接于节点ND1。晶体管Q3的电流路径的另一端经由晶体管Q4的电流路径而连接于位线(全局位线及本地位线)GBL、BL。对晶体管Q3的栅极供给信号(箝位电压)VCLP。
晶体管Q3是箝位晶体管。箝位晶体管Q3根据箝位电压VCLP的电压值，控制流经全局位线GBL及位线BL的电流的电流量(或全局位线GBL及位线BL的电位)。箝位电压VCLP的电压值对应于全局位线GBL的电位与箝位晶体管Q3的阈值电压Vth的合计值。由此，全局位线GBL(及位线BL)的电位设定为“VCLP-Vth”左右。
晶体管Q4的电流路径的一端连接于箝位晶体管Q3的电流路径的另一端。晶体管Q4的电流路径的另一端连接于位线(全局位线GBL)。对晶体管Q4的栅极供给信号REN。信号REN例如为读出使能信号。晶体管Q4根据读出使能信号REN的信号电平，将选择单元MCk与前置电路151电连接。
晶体管Q5的电流路径的一端连接于节点ND3。晶体管Q5的电流路径的另一端连接于被施加接地电压VSS的端子(以下，表述为接地端子VSS)。晶体管Q5的栅极连接于节点ND4。
开关(例如MOS开关)S1的电流路径的一端连接于节点ND3。开关S1的电流路径的另一端连接于节点ND4。对开关S1的控制端子供给控制信号SMP。开关S1通过控制信号SMP，控制节点ND3与节点ND4的电连接/分离。
开关(例如MOS开关)S2的电流路径的一端连接于节点ND3。开关S2的电流路径的另一端连接于节点ND5。对开关S2的控制端子供给控制信号EVL。开关S2通过控制信号EVL，控制节点ND3与节点ND5的电连接/分离。
电容元件C1的一端连接于节点ND4。电容元件C2的另一端连接于接地端子VSS。电容元件C1保存与第1数据读出时的来自选择单元MCk的输出对应的信号(电位)。电容元件C1保存的电位(信号电荷)VSMP是与所存储的数据对应的电位。电容元件C1的电位VSMP被施加(反映)至节点ND4。
电容元件C2的一端连接于节点ND5。电容元件C2的另一端连接于接地端子VSS。电容元件C2保存与第2数据读出时的来自选择单元MCk的输出对应的电位。电容元件C2保存的电位VEVL是与参照值(此处，基于P状态的MTJ元件的参照数据)对应的电位。电容元件C2的电位VEVL被施加(反映)至节点ND5。
节点ND4连接于转换电路152的第1端子。电容元件C1的电位VSMP从节点ND4输出至转换电路152。
节点ND5连接于转换电路152的第2端子。电容元件C2的电位VEVL从节点ND5输出至转换电路152。
＜转换电路、第2感测放大器电路及选择电路的构成例＞
参照图7，对本实施方式的MRAM的读出电路中的转换电路、第2感测放大器电路及选择电路的构成例进行说明。
图7是示意性地表示本实施方式的MRAM的读出电路中的转换电路、第2感测放大器电路及选择电路的构成例的电路图。
如图7所示，转换电路152包含4个N型场效应晶体管Z1、Z2、Z3、Z4。
晶体管Z1的电流路径的一端经由节点NX1连接于第2感测放大器电路153的第1输入端子IT1。晶体管Z1的电流路径的另一端连接于接地端子VSS。晶体管Z1的栅极连接于选择电路159。
晶体管Z2的电流路径的一端经由节点NX2连接于感测放大器电路153的第2输入端子IT2。晶体管Z2的电流路径的另一端连接于接地端子VSS。晶体管Z2的栅极连接于选择电路159。
晶体管Z3的电流路径的一端经由节点NX1连接于感测放大器电路153的输入端子IT1。晶体管Z3的电流路径的另一端连接于接地端子VSS。晶体管Z3的栅极连接于选择电路159。
晶体管Z4的电流路径的一端经由节点NX2连接于感测放大器电路153的输入端子IT2。晶体管Z4的电流路径的另一端连接于接地端子VSS。晶体管Z4的栅极连接于选择电路159。
第2感测放大器电路153连接于转换电路152。第2感测放大器电路153包含比较电路531及放大电路532。
比较电路531比较来自转换电路152的2个信号的大小。比较电路531具有第2感测放大器电路153的2个输入端子IT1、IT2。比较电路531的一个输入端子(例如非反转输入端子)IT1连接于节点NX1。比较电路531的另一个输入端子(例如反转输入端子)IT2连接于节点NX2。
放大电路532能够将来自前置电路151的信号(电压)放大。放大电路532具有2个电容元件CX1、CX2。
电容元件CX1的一端连接于比较电路531的一个输入端子IT1。电容元件CX1的另一端连接于接地端子VSS。电容元件CX2的一端连接于比较电路531的另一个输入端子IT2。电容元件CX2的另一端连接于接地端子VSS。此外，电容元件CX1、CX2不限定于固定电容元件，也可为配线电容。
P型晶体管X1连接于比较电路531的输入端子IT1、IT2。晶体管X1的电流路径的一端连接于输入端子IT1、IT2。晶体管X1的电流路径的另一端连接于被施加预充电电压Vpre的端子(以下，表述为电压端子Vpre)。对晶体管X1的栅极供给控制信号(感测使能信号)SEN。通过晶体管X1的接通/断开，控制输入端子IT1、IT2及节点NX1、NX2的预充电。
选择电路159具有多个开关电路591、592、593、594、598、599。
开关电路591连接于前置电路151与外部电压供给电路18。开关电路591包含2个开关SW1A、SW1B。开关SW1A的一端电连接于前置电路151的节点ND4。开关SW1A的另一端电连接于晶体管Z1的栅极。开关SW1B的一端电连接于外部电压供给电路18。开关SW1B的另一端电连接于晶体管Z1的栅极。
对开关SW1A的一端供给电压VSMP。对开关SW1B的一端供给电压VSX。电压VSMP对应于参照数据写入前的单元信号。
对开关电路591供给控制信号SEL1。根据控制信号SEL1，控制2个开关SW1A、SW1B的接通/断开。在基于控制信号SEL1将开关SW1A设定为接通状态的情况下，来自前置电路151的电压(单元信号)VSMP被施加至晶体管Z1的栅极。在开关SW1A为接通状态的情况下，开关SW1B设定为断开状态。在基于控制信号SEL1将开关SW1B设定为接通状态的情况下，来自外部电压供给电路18的电压VSX被供给至晶体管Z1的栅极。在开关SW1B为接通状态的情况下，开关SW1A设定为断开状态。
开关电路592连接于前置电路151与外部电压供给电路18。开关电路592包含2个开关SW2A、SW2B。开关SW2A的一端电连接于前置电路151的节点ND5。开关SW2A的另一端电连接于晶体管Z2的栅极。开关SW2B的一端电连接于外部电压供给电路18。开关SW2B的另一端电连接于晶体管Z2的栅极。
对开关SW2A的一端供给电压VEVL。对开关SW2B的一端供给电压VEX。电压VEVL对应于参照数据写入后的单元信号(参照信号)。
对开关电路592供给控制信号SEL2。根据控制信号SEL2，控制2个开关SW2A、SW2B的接通/断开。在基于控制信号SEL2将开关SW2A设定为接通状态的情况下，来自前置电路151的电压(参照信号)VEVL被施加至晶体管Z2的栅极。在开关SW2A为接通状态的情况下，开关SW2B设定为断开状态。在基于控制信号SEL2将开关SW2B设定为接通状态的情况下，来自外部电压供给电路18的电压VEX被施加至晶体管Z2的栅极。在开关SW2B为接通状态的情况下，开关SW2A设定为断开状态。
开关电路593连接于电压产生电路17与外部电压供给电路18。开关电路593包含2个开关SW3A、SW3B。开关SW3A的一端经由开关电路598而电连接于电压产生电路17的偏置电压产生电路171-1、171-2。开关SW3A的另一端电连接于晶体管Z3的栅极。开关SW3B的一端电连接于外部电压供给电路18。开关SW3B的另一端电连接于晶体管Z3的栅极。
来自偏置电压产生电路171-1的电压V1A或来自偏置电压产生电路171-2的电压V1B被供给至开关SW3A的一端。来自外部电压供给电路18的电压V1X被供给至开关SW3B的一端。
对开关电路593供给控制信号SEL3。根据控制信号SEL3，控制2个开关SW3A、SW3B的接通/断开。在基于控制信号SEL3将开关SW3A设定为接通状态的情况下，电压(偏置电压)V1A或电压V1B被供给至晶体管Z3的栅极。在开关SW3A为接通状态的情况下，开关SW3B设定为断开状态。在基于控制信号SEL3将开关SW3B设定为接通状态的情况下，对晶体管Z3的栅极供给电压V1X。在开关SW3B为接通状态的情况下，开关SW3A设定为断开状态。
开关电路594连接于电压产生电路17与外部电压供给电路18。
开关电路594包含2个开关SW4A、SW4B。开关SW4A的一端经由开关电路599而电连接于电压产生电路17的偏置电压产生电路171-3、171-4。开关SW4A的另一端电连接于晶体管Z4的栅极。开关SW4B的一端电连接于外部电压供给电路18。开关SW4B的另一端电连接于晶体管Z4的栅极。
来自偏置电压产生电路171-3的电压V2A或来自偏置电压产生电路171-4的电压V2B被供给至开关SW4A的一端。来自外部电压供给电路18的电压V2X被供给至开关SW4B的一端。
对开关电路594供给控制信号SEL4。根据控制信号SEL4，控制2个开关SW4A、SW4B的接通/断开。在基于控制信号SEL4将开关SW4A设定为接通状态的情况下，对晶体管Z4的栅极供给偏置电压V2A或偏置电压V2B。在开关SW4A为接通状态的情况下，开关SW4B设定为断开状态。在基于控制信号SEL4将开关SW4B设定为接通状态的情况下，对晶体管Z4的栅极供给电压V2X。在开关SW4B为接通状态的情况下，开关SW4A设定为断开状态。
开关电路598具有开关SW5A、SW5B。开关SW5A的一端电连接于开关SW3A的一端。开关SW5A的另一端电连接于偏置电压产生电路171-1。开关SW5B的一端电连接于开关SW3A的一端。开关SW5B的另一端电连接于偏置电压产生电路171-2。
偏置电压产生电路171-1输出偏置电压V1A(＞VSS)。偏置电压产生电路171-2输出偏置电压V1B(例如接地电压VSS)。
对开关电路598供给控制信号SELA。根据控制信号SELA，控制2个开关SW5A、SW5B的接通/断开。由此，所选择的偏置电压产生电路171电连接于开关SW3A。在基于控制信号SELA将开关SW5A设定为接通状态的情况下，对开关SW3A的一端供给偏置电压V1A。在开关SW5A为接通状态的情况下，开关SW5B设定为断开状态。在基于控制信号SELA将开关SW5B设定为接通状态的情况下，对开关SW3A的一端供给偏置电压V1B(例如接地电压VSS)。在开关SW5B为接通状态的情况下，开关SW5A设定为断开状态。
开关电路599具有开关SW6A、SW6B。开关SW6A的一端电连接于开关SW4A的一端。开关SW6A的另一端电连接于偏置电压产生电路171-3。开关SW6B的一端电连接于开关SW4A的一端。开关SW6B的另一端电连接于偏置电压产生电路171-4。
偏置电压产生电路171-3输出偏置电压V2A(＞VSS)。偏置电压产生电路171-4输出偏置电压V2B(例如接地电压VSS)。
对开关电路599供给控制信号SELB。根据控制信号SELB，控制2个开关SW6A、SW6B的接通/断开。由此，所选择的偏置电压产生电路171电连接于开关SW4A。在基于控制信号SELB将开关SW6A设定为接通状态的情况下，对开关SW4A的一端供给偏置电压V2A。在开关SW6A为接通状态的情况下，开关SW6B设定为断开状态。在基于控制信号SELB将开关SW6B设定为接通状态的情况下，对开关SW4A的一端供给偏置电压(接地电压)V2B。在开关SW6B为接通状态的情况下，开关SW6A设定为断开状态。
像这样，第2感测放大器电路153通过选择电路159的控制而连接于前置电路151、电压产生电路17及外部电压供给电路18。
＜外部电压供给电路的构成例＞
参照图8，对本实施方式的MRAM中的外部电压供给电路的构成例进行说明。
图8是示意性地表示本实施方式的MRAM中的外部电压供给电路的构成例的电路图。此外，在图8中，也对在本实施方式的MRAM的测试动作时连接于外部电压供给电路的测试装置进行说明。
如图8所示，外部电压供给电路18具有多个电压输出电路(也称为电阻分压电路或电阻电路)199(199-1、199-2、199-3、199-4)。
电压输出电路199-1具有外部连接端子99-1、98-1及输出端子195-1。在电压输出电路199-1的一端设置着端子99-1，在电压输出电路199-1的另一端设置着端子98-1。输出端子195-1连接于2个端子98-1、99-1间的节点。对端子99-1施加电压VZ1，对端子98-1施加电压VSS1。电压输出电路199-1使用电压VZ1及电压VSS1，产生电压VSX。电压输出电路199-1将电压VSX从输出端子195-1输出。
电压输出电路199-2具有外部连接端子98-2、99-2及输出端子195-2。在电压输出电路199-2的一端设置着端子99-2，在电压输出电路199-2的另一端设置着端子98-2。输出端子195-2连接于2个端子98-2、99-2间的节点。对端子99-2施加电压VZ2，对端子98-2施加电压VSS2。电压输出电路199-2使用电压VZ2及电压VSS2，产生电压VEX。电压输出电路199-2将电压VEX从输出端子195-2输出。
电压输出电路199-3具有外部连接端子98-3、99-3及输出端子195-3。在电压输出电路199-3的一端设置着端子99-3，在电压输出电路199-3的另一端设置着端子98-3。输出端子195-3连接于2个端子98-3、99-3间的节点。对端子99-3施加电压VZ3，对端子98-3施加电压VSS3。电压输出电路199-3使用电压VZ3及电压VSS3，产生电压V1X。电压输出电路199-3将电压V1X从电压输出电路199-3的输出端子195-3输出。
电压输出电路199-4具有外部连接端子98-4、99-4及输出端子195-4。在电压输出电路199-4的一端设置着端子99-4，在电压输出电路199-4的另一端设置着端子98-4。输出端子195-4连接于2个端子98-4、99-4间的节点。对端子99-4施加电压VZ4，对端子98-4施加电压VSS4。电压输出电路199-4使用电压VZ4及电压VSS4，产生电压V2X。电压输出电路199-4将电压V2X从电压输出电路199-4的输出端子195-4输出。
电压输出电路199-1、199-2通过电阻分割(电压的分压)，将电压(电压值)VZ1、VZ2的N分之一的电压(电压值)VEX、VSX供给至选择电路159。电压输出电路199-3、199-4通过电阻分割，将电压(电压值)VZ3、VZ4的M分之一的电压(电压值)VEX、VSX供给至选择电路159。
例如，电压输出电路199-1、199-2用于容许以相对较低的精度(分辨率)调整电压的调整(以下，也称为粗调)。例如，电压输出电路199-3、199-4用于要求以相对较高的精度调整电压的调整(以下，也称为微调)。
电压输出电路199包含多个电阻元件190。在电压输出电路199内，多个电阻元件190在高电位侧(电源侧)的外部连接端子99与低电位侧(接地侧)的外部连接端子98之间串联连接。电阻元件190具有电阻值R1。
电压输出电路199构成为具有特定的电阻比。电压输出电路199的电阻比可根据串联连接的电阻元件190的多个连接节点中的哪一节点连接于输出端子195(195-1、195-2、195-3、195-4)而进行调整。
在电压输出电路199-1中，输出端子195-1连接于电阻元件190间的连接节点NZ1。由此，电压输出电路199-1具有电阻比RR1。例如，电压输出电路199-1的输出电压VSX的电压值设定为输入电压VZ1的电压值的二分之一左右。
在电压输出电路199-2中，输出端子195-2连接于电阻元件190间的连接节点NZ2。由此，电压输出电路199-2具有电阻比RR2。电阻比RR2既有与电阻比RR1相同的情况，也有与电阻比RR1不同的情况。例如，电阻电路199-2的输出电压VEX的电压值设定为输入电压VZ2的电压值的二分之一左右。
在电阻电路199-3中，输出端子195-3连接于电阻元件190间的连接节点NZ3。由此，电阻电路199-3具有电阻比RR3。例如，电阻比RR3高于电阻比RR1。例如，电阻电路199-3的输出电压V1X的电压值设定为输入电压VZ3的电压值的十分之一左右。
在电阻电路199-4中，输出端子195-4连接于电阻元件190间的连接节点NZ4。由此，电阻电路199-4具有电阻比RR4。例如，电阻比RR4高于电阻比RR1。电阻比RR4既有与电阻比RR3相同的情况，也有与电阻比RR3不同的情况。例如，电阻电路199-4的输出电压V2X的电压值设定为输入电压VZ4的电压值的十分之一左右。
像这样，在本实施方式中，电阻电路199的电阻值可根据输出端子195相对于串联连接的多个电阻元件190的连接位置而调整。由此，电阻电路199可将具有特定的电压值的电压供给至读出电路15。
例如，电阻元件190可使用多晶硅电阻元件、金属电阻元件、扩散层电阻元件、及可变电阻元件等中的至少一个而形成。
此外，电阻比RR3、RR4既有与电阻比RR1(或电阻比RR2)相同的情况，也有与电阻比RR1(或电阻比RR2)不同的情况。
如上所述，在测试动作时，外部电压供给电路18经由外部连接端子98、99连接于测试装置9。
测试装置9例如具有测试控制器900、多个开关SWZ(SWZ1、SWZ2、SW3Z、SW4Z)、SWS(SWS1、SWS2、SWS3、SWS4)。测试装置9根据测试控制器900对开关SWZ、SWS的接通/断开的控制而输出电压VZ1、VZ2、VZ3、VZ4及电压VSS1、VSS2、VSS3、VSS4。
测试控制器900能够控制测试动作时的测试装置9的内部动作。测试控制器900能够在测试动作时控制开关SWZ、SWS的接通/断开。
对开关SWZ1的一端施加电压VZ1。在测试动作时，开关元件SWZ1的另一端连接于外部连接端子99-1。对开关SWZ2的一端施加电压VZ2。在测试动作时，开关元件SWZ2的另一端连接于外部连接端子99-2。对开关SWZ3的一端施加电压VZ3。在测试动作时，开关元件SWZ3的另一端连接于外部连接端子99-3。对开关SWZ4的一端施加电压VZ4。在测试动作时，开关元件SWZ4的另一端连接于外部连接端子99-4。
对开关SWS1的一端施加电压VSS1。在测试动作时，开关元件SWS1的另一端连接于外部连接端子98-1。对开关SWS2的一端施加电压VSS2。在测试动作时，开关元件SWS2的另一端连接于外部连接端子98-2。对开关SWS3的一端施加电压VSS3。在测试动作时，开关元件SWS3的另一端连接于外部连接端子98-3。对开关SWS4的一端施加电压VSS4。在测试动作时，开关元件SWS4的另一端连接于外部连接端子98-4。
电压VZ1、VZ2、VZ3、VZ4例如是具有正电压值的电压。电压VSS1、VSS2、VSS3、VSS4是基准电压(例如接地电压)。此外，电压VZ1、VZ2、VZ3、VZ4既有具有不同电压值的情况，也有具有相同电压值的情况。另外，通过开关SWS1、SWS2、SWS3、SWS4设定为断开状态，可对各端子(配线、节点及/或元件)施加等倍的电压VZ1、VZ2、VZ3、VZ4。
在存储设备1的出厂时或存储设备1的返厂时，有时测试存储元件的特性(例如，电阻值、输出信号的大小及/或短路/开路的不良的侦测)。
通过所述构成，本实施方式的存储设备能够使用来自外部的电压，以相对较高的精度调查存储元件的特性。
(b)动作例
参照图9至图13，对本实施方式的MRAM的动作例进行说明。此处，为了说明本实施方式的MRAM的动作例，也适当使用图1至图8。
此外，在本实施方式的MRAM中，可对针对存储单元的数据写入应用周知的STT(spin transfer torque，自旋转移矩)方式的写入动作。因此，在本实施方式中，省略写入动作的说明。此外，只要能够控制MTJ元件的存储层的磁化方向，则也可对本实施方式的MRAM的写入动作应用STT方式以外的写入方式(例如，磁场写入方式或电压脉冲写入方式)。
(b-1)第1读出动作
参照图9及图10，对本实施方式的MRAM的第1读出动作进行说明。
图9是用来说明本实施方式的MRAM的第1读出动作的时序图。
在主机设备对控制器5要求数据读出的情况下，控制器5将读出指令、选择地址ADR、及控制信号CNT发送至本实施方式的MRAM1。
本实施方式的MRAM1基于读出指令CMD，开始针对选择地址ADR的存储单元的数据读出。
在本实施方式的MRAM的自参照方式的读出动作的序列(参照图4)中，控制电路19对选择单元MCk执行第1数据读出。
行控制电路13B基于利用行解码器13A获得的选择地址ADR的解码结果，将存储单元阵列10内的多条字线WL中的至少一条激活。
列控制电路14B基于利用列解码器14A获得的选择地址ADR的解码结果，将存储单元阵列10内的多个位线对(位线BL及源极线bBL)中的至少一个激活。
列控制电路14B将读出电路15连接于所激活的位线BL及源极线bBL。以下，基于选择地址ADR激活的位线BL称为选择位线。另外，基于选择地址ADR激活的源极线bBL称为选择源极线。
控制电路19将读出电路15激活。前置电路151电连接于选择位线BL。接地端子VSS(sink circuit，接收电路)连接于选择源极线bBL。由此，以如下方式执行对选择单元MCk的第1数据读出(用户数据的读出)。
在时刻t0，控制电路19将开关S1设定为接通状态。此时，开关S2设定为断开状态。因此，在图6的前置电路151中，在第1数据读出时，通过接通状态的开关S1，而电容元件C1电连接于节点ND3。通过断开状态的开关S2，而电容元件C2从节点ND3电分离。
晶体管Q5相对于节点ND3成为负载二极管。
控制电路19将感测使能信号SEN的信号电平从“H”电平转变为“L”电平。通过“L”电平的信号SEN，P型晶体管X1设定为接通状态。由此，第2感测放大器电路153的输入端子IT1、IT2通过预充电电压Vpre被充电。
在时刻t1，控制电路19将读出使能信号REN从“L”电平转变为“H”电平。通过“H”电平的信号REN，晶体管Q4设定为接通状态。经由接通状态的晶体管Q4而前置电路151电连接于选择单元MCk。
由此，读出电流IRDa流动至选择单元MCk。位线BL的电位由箝位晶体管Q3控制。与读出电流IRDa对应的电流Ix1通过形成电流镜电路的晶体管Q1、Q2而流动至节点ND3及晶体管Q5。通过该电流Ix1将电容元件C1充电。
像这样，通过第1数据读出，将存储着数据的选择单元MCk的单元信号供给至读出电路15内的前置电路151。与单元信号对应的电位VSMP被保存至电容元件C1。保存于电容元件C1的电位VSMP与参照数据写入前的单元信号对应。
在时刻t2，在用于电容元件C1的充电的特定期间经过的时间点，控制电路19将开关S1设定为断开状态。由此，电容元件C1从节点ND3电分离。
在时刻t3，控制电路19将读出使能信号REN的信号电平从“H”电平转变为“L”电平。由此，晶体管Q4设定为断开状态。前置电路151暂时从选择单元MCk电分离。
第1数据读出之后，在从时刻t3至时刻t4的期间，控制电路19以如下方式对选择单元MCk执行参照数据的写入(复位写入动作)。
列控制电路14B基于控制电路19的控制，将读出电路15从选择单元电分离。列控制电路14B将写入电路16电连接于选择单元MCk。
写入电路16通过控制电路19的控制，将用于参照数据的写入的写入电流(此处，“0”数据的写入电流)IWR供给至选择单元MCk。由此，将参照数据(例如，“0”数据)写入至选择单元MCk。例如，选择单元MCk内的MTJ元件100的磁化排列状态设定为P状态。
参照数据写入之后，控制电路19对选择单元MCk执行对于选择单元MCk的第2数据读出(参照数据的读出)。
列控制电路14B基于控制电路19的控制，将写入电路16从选择单元MCk电分离。列控制电路14B将读出电路15电连接于选择单元MCk。
在时刻t4，控制电路19将开关S2设定为接通状态。此时，开关S1设定为断开状态。因此，在图6的前置电路151中，在第2数据读出时，通过接通状态的开关S2，而电容元件C2电连接于节点ND3。通过断开状态的开关S1，而电容元件C1从节点ND3电分离。
在时刻t5，控制电路19将读出使能信号REN的信号电平从“L”电平转变为“H”电平。通过“H”电平的信号REN，将晶体管Q4设定为接通状态。
由此，读出电流IRDb流动至选择单元MCk。与读出电流IRDb对应的电流Ix2通过形成电流镜电路的晶体管Q1、Q2而流动至节点ND3。通过该电流Ix2将电容元件C2充电。
此处，晶体管Q5的栅极电压对应于电容元件C1的电位。晶体管Q5以与电容元件C1的电位对应的驱动力输出电流。
因此，在第2数据读出(参照数据的读出)时，电容元件C2被充电为基于根据保存参照数据的选择单元(P状态的MTJ元件100)MCk的输出信号动作的晶体管Q2的输出特性与根据第1数据读出的电容元件C1的充电电位动作的晶体管Q5的输出特性的动作点的电位。
由此，电容元件C2保存电位VEVL。电位VEVL对应于参照数据写入后的单元信号。
以如上方式，通过第1及第2数据读出，分别将前置电路151的电容元件C1、C2充电。
在时刻tx，控制电路19通过选择电路159的控制，将前置电路151内的与来自选择单元MCk的输出对应的电压VSMP、VEVL供给至第2感测放大器电路153。
图10是表示本实施方式的MRAM的读出动作中的在时刻tx供给至第2感测放大器电路的电压的示意图。
如图10所示，控制电路19使用控制信号SEL1，将开关电路591的开关SW1A设定为接通状态。开关SW1B设定为断开状态。电容元件C1经由接通状态的开关SW1A而电连接于晶体管Z1的栅极。由此，电容元件C1的电位VSMP被施加至晶体管Z1的栅极。
控制电路19使用控制信号SEL2，将开关电路592的开关SW2A设定为接通状态。开关SW2B设定为断开状态。电容元件C2经由接通状态的开关SW2A而电连接于晶体管Z2的栅极。由此，电容元件C2的电位VEVL被施加至晶体管Z2的栅极。
晶体管Z1中流通与栅极电压的电位VSMP对应的电流。晶体管Z2中流通与栅极电压的电位VEVL对应的电流。
例如，在自参照方式的读出中，使用P状态的MTJ元件产生参照值的情况下，为了单元信号的偏置而对晶体管Z3的栅极施加偏置电压V1A。
控制电路19使用控制信号SEL3，将开关电路593的开关SW3A设定为接通状态。另外，控制电路19使用控制信号SELA，将开关电路598的开关SW5A设定为接通状态。偏置电压产生电路171-1经由接通状态的开关SW3A、SW5A而连接于晶体管Z3的栅极。由此，对晶体管Z3的栅极施加偏置电压V1A。
通过被施加栅极电压的晶体管Z1、Z3，而电流IZA流动至节点NX1。电流IZA是晶体管Z1的输出电流Ia与晶体管Z3的输出电流Ib的合计电流。
电流IZB流动至节点NX2。电流IZB是晶体管Z2的输出电流Ic。
此外，也可对参照信号(电压VEVL)赋予偏置。这种情况下，控制电路19使用控制信号SEL4，将开关电路594的开关SW4A设定为接通状态。控制电路19使用控制信号SELB，将开关电路599的开关SW6A设定为接通状态。偏置电压产生电路171-3经由接通状态的开关SW4A、SW4B而连接于晶体管Z4的栅极。由此，对晶体管Z4的栅极施加偏置电压V2A。通过晶体管Z4的电流，对反映参照信号的电流IZB赋予偏置。
在对选择单元MCk写入参照数据前的MTJ元件100为AP状态的情况下，电流IZA的电流值低于电流IZB的电流值。
在对选择单元MCk写入参照数据前的MTJ元件100为P状态的情况下，电流IZA的电流值高于电流IZB的电流值。
在此时(时刻t5)，电容元件CX1、CX2的电位维持为电压Vpre左右。
在时刻t6，第2感测放大器电路153的比较电路531进行比较动作。
控制电路19将感测使能信号SEN的信号电平从“L”电平转变为“H”电平。由此，晶体管X1设定为断开状态。输入端子IT1、IT2从电压端子Vpre电分离。
因晶体管Z1、Z3产生的电容元件CX1的放电量与因晶体管Z2产生的电容元件CX2的放电量不同。因此，电容元件CX1与电容元件CX2的电位差随时间经过而变大。
在从时刻t6起经过特定期间的时间点，比较电路531将输入端子IT1的电位与输入端子IT2的电位进行比较。从比较电路531输出与比较结果对应的信号。从比较电路531输出的信号被锁存于数据保存电路(未图示)。来自比较电路531的信号也可保存于锁存电路11。
基于来自比较电路531的信号，判别选择单元MCk的数据。
由此，读出选择单元MCk的数据。
在时刻t7，控制电路19将读出使能信号REN的信号电平从“H”电平转变为“L”电平。前置电路151从选择单元MCk电分离。
控制电路19将前置电路151的开关S2设定为断开状态。此外，开关S2也可在时刻t6设定为断开状态。控制电路19使用控制信号SEL1、SEL2、SEL3、SELA，将开关SW1A、SW2A、SW3A、SW5A设定为断开状态。由此，第2感测放大器电路153通过选择电路159而从前置电路151电分离。
控制电路19将从选择单元MCk读出的数据经由I/O电路12发送至控制器5(或主机设备)。
通过以上控制，本实施方式的MRAM的读出动作结束。
像这样，在本实施方式中，基于主机设备(用户)的要求，通过自参照方式的读出动作将MRAM1内的数据读出。
(b-2)第2读出动作
参照图11及图12，对本实施方式的MRAM的第2读出动作进行说明。
在本实施方式的MRAM中，第2读出动作在MRAM(芯片、封装或模块)出厂前的测试动作(例如筛选)、或MRAM返厂时的测试动作等MRAM的测试步骤中执行。
在这些测试动作时，经由外部连接端子99，例如从控制器(处理器)5或测试装置9对本实施方式的MRAM1供给外部电压。
在测试步骤时，测试装置9连接于本实施方式的MRAM1中设置的外部连接端子99(参照图1)。对外部连接端子99施加外部电压。
在本实施方式的MRAM1中，基于来自控制器5或测试装置9的指令/控制信号，开始进行用于对MRAM1的测试动作的读出动作。
图11是用来说明本实施方式的MRAM的第2读出动作的时序图。
控制电路19通过与第1读出动作实质上相同的控制，将保存着应存储的数据(用户数据)的选择单元MCk激活。
在时刻t10，控制电路19将开关S1设定为接通状态。由此，电容元件C1连接于节点ND3。开关S2设定为断开状态。
在时刻t11，控制电路19将读出使能信号REN的信号电平从“L”电平转变为“H”电平。通过“H”电平的信号将晶体管Q4设定为接通状态。读出电流IRD流动至选择单元MCk。由此，电容元件C1根据流动至节点ND3的电流Ix而进行充电。
在读出电流IRD供给至选择单元MCk之后经过某个期间后，在时刻tz，控制电路19如图12所示，控制选择电路159，对第2感测放大器电路153供给用于测试动作的电压。
图12是表示本实施方式的MRAM的读出动作中的在时刻tz供给至第2感测放大器电路的电压的示意图。
在时刻tz，控制电路19使用控制信号SEL1，将开关SW1A设定为接通状态。开关SW1B设定为断开状态。由此，电容元件C1的电位被施加至晶体管Z1的栅极。电流IZ1通过晶体管Z1而流动至节点NX1。
在对存储单元阵列的测试动作(例如存储单元的筛选)时，测试装置9的测试控制器900以如下方式控制开关SWZ、SWS的接通/断开，以对外部电压供给电路18供给电压。
测试控制器900将开关SWZ1、SWS1设定为断开状态。通过断开状态的SWZ1、SWS1，不对电压输出电路199-1施加电压VZ1、VSS1。
测试控制器900将开关SWZ2及开关SWS2设定为接通状态。电压VZ1经由接通状态的开关SWZ2而连接于电压输出电路199-2的端子99-2。电压VSS2经由接通状态的开关SWS2而电连接于电压输出电路199-2的端子98-2。像这样，电压输出电路199-2的阻抗状态成为低阻抗状态。在低阻抗状态的电压输出电路199-2中，在端子99-2与端子98-2之间流通电流。
电压输出电路199-2输出电压VEX。电压VEX的电压值与对电压输出电路199-2设定的电阻比RR2对应。
与此同样地，测试控制器900将开关SWZ3、SWS3设定为接通状态。对电压输出电路199-3施加电压VZ3及电压VSS3。由此，在低阻抗状态的电压输出电路199-3中，在端子99-2与端子98-2之间流通电流。
电压输出电路199-3输出电压V2X。电压V2X的电压值与对电压输出电路199-3设定的电阻比RR3对应。
测试控制器900将开关SWZ4、SWS4设定为接通状态。对电压输出电路199-4施加电压VZ4及电压VSS4。由此，在低阻抗状态的电压输出电路199-4中，在端子99-3与端子98-3之间流通电流。
电压输出电路199-4输出电压V2X。电压V2X的电压值与对电压输出电路199-4设定的电阻比RR3对应。
控制电路19在对存储单元阵列10的测试动作时，将外部电压供给电路18电连接于读出电路15。
在测试动作时，控制电路19以如下方式控制选择电路159的开关的接通/断开。
在时刻tz，控制电路19使用控制信号SEL2，将开关SW2B设定为接通状态，并将开关SW2A设定为断开状态。由此，外部电压供给电路18连接于晶体管Z2的栅极。
控制电路19使用控制信号SEL3，将开关SW3A设定为断开状态，并将开关SW3B设定为接通状态。
由此，外部电压供给电路18连接于晶体管Z3的栅极。从来自MRAM1的外部(MRAM芯片的外部)的电压VZ3产生的电压V1X经由接通状态的开关SW3B从外部电压供给电路18施加至晶体管Z3的栅极。例如，开关SW5A及开关SW5B设定为断开状态。
在本实施方式的MRAM1的第2读出动作中，从来自MRAM1的外部的电压VZ2产生的电压VEX经由接通状态的开关SW2B从外部电压供给电路18施加至晶体管Z2的栅极。
另外，基于来自外部的电压VZ3的电压(偏置电压)V2X从外部电压供给电路18施加至晶体管Z4的栅极。
在本例中，电流IZ2流动至节点NX2。电流IZ2的电流值具有晶体管Z2的电流I1的电流值与晶体管Z4的电流I2的电流值的合计值。
在时刻tz之后，在时刻t12，控制电路19将感测使能信号SEN的信号电平从“L”电平转变为“H”电平。由此，通过断开状态的晶体管X1，比较电路531的输入端子IT1、IT2从电压端子Vpre电分离。
如上所述，电容元件CX1的电位与电容元件CX2的电位的差随着时间经过而变大。
与第1读出动作同样地，比较电路531将电容元件CX1的电位与电容元件CX2的电位进行比较。
结果，将选择单元MCk的单元信号的大小与使用来自MRAM1的外部的电压VEX、V2X产生的参照值进行比较。
控制电路19将比较电路531的比较结果发送至控制器5或测试装置(测试电路)9。基于所发送的比较结果，由控制器5或测试装置9判定存储单元的特性(例如，MTJ元件的电阻值)及/或存储单元的良好/不良。此外，前置电路151内的开关S2在测试动作时维持为断开状态。
像这样，本实施方式的MRAM的第2读出动作用于MRAM出厂前的筛选时及MRAM出厂后的返厂时等的测试步骤。
由此，本实施方式的MRAM即使在基于读出动作时通过前置电路获取的单元电流的信号值与基于参照电流的信号值的差较小的情况下，也能够执行具有相对较高的可靠性的测试动作(不良的存储单元的检测)。
此外，在本实施方式的MRAM1的第2读出动作中，也可不对晶体管Z4的栅极供给电压V2X。也可对晶体管Z4的栅极供给电压V2A或电压V2B。另外，在第2读出动作中，也可对晶体管Z3的栅极供给电压V1X、电压V1A或电压V1B。
用于微调整的电压输出电路199-3、199-4及外部连接端子99-3、99-4在构成为不同时使用电压输出电路199的情况下，也可相对于开关电路598与开关电路599共通地连接。在第1及第2读出动作中，共用电压输出电路199-3。结果，MRAM1内的电压输出电路199及外部连接端子99的个数削减。
关于本实施方式的MRAM，只要从外部连接端子99对MRAM提供电压，则也可在主机设备所要求的数据读出时执行第2读出动作。
也存在如下情况：根据对本实施方式的MRAM执行的测试动作的种类及/或是否需要供给用于测试动作的电压，也可在测试动作时不使用本实施方式的MRAM1中设置的外部电压供给电路18。
(c)总结
在本实施方式的存储设备中，读出电路包含第1感测放大器电路与第2感测放大器电路。
本实施方式的存储设备执行自参照方式(例如，数据毁坏型自参照方式)的读出动作。
图13是表示MTJ元件的电阻值与电压的关系的曲线图。在图13中，曲线图的横轴对应于电压Vx(单位：V)，曲线图的纵轴对应于MTJ元件的电阻值RMTJ(单位：kΩ)。
电压Vx对应于自参照读出方式中的参照值。例如，电压Vx的电压值与根据参照数据读出时的MTJ元件(选择单元MCk)的输出所获取的电压值相等。
在图13中，如线PR所示，如果MTJ元件的电阻值RMTJ的电阻值变低，则电压Vx变大。
根据相对于线PR的一次近似函数FN可知，当要区分MTJ元件的电阻值RMTJ的1Ω的差异时，理想的是以3×10-5V左右的精度控制施加的电压的电压值。
另外，有在设置在MRAM内的多个感测放大器电路间产生特性的偏差的情况。
因此，在本实施方式中，在MRAM内设置着用来产生参照值/偏置值的外部电压供给电路18，以提高对于读出电路15(感测放大器电路153)的电压施加的分辨率(电压解析度)。
在本实施方式的存储设备的读出动作时，读出电路可获取来自选择单元的单元信号及参照信号而读出选择单元的数据。
本实施方式的存储设备可通过自参照方式的读出动作而实现具有相对较高的可靠性的数据读出。
本实施方式的存储设备在测试动作(测试步骤)时，可使用外部电压供给电路使用来自外部的电压产生的参照信号/偏置信号(参照电压/偏置电压)，对存储单元的输出信号进行测试。
本实施方式的存储设备可通过基于来自外部的电压的测试动作，执行精度相对较高的测试。
因此，第1实施方式的存储设备能够提供可靠性较高的存储设备。
(2)第2实施方式
参照图14，对第2实施方式的存储设备进行说明。
在本实施方式中，对读出电路的偏置电压的调整方法(调整动作)进行说明。
图14是用来说明本实施方式的存储设备(例如MRAM)的读出电路的调整动作的示意图。
在本实施方式中，像所述存储设备的读出动作(例如，MRAM的自参照方式的读出动作)那样(参照图7至12)，对选择单元MCk及前置电路151供给读出电流IRD及电流Ix。
然后，在本实施方式的MRAM的读出电路的调整动作时，控制电路19将读出使能信号REN的信号电平从“H”电平转变为“L”电平。
由此，晶体管Q4的状态从接通状态切换为断开状态。
通过断开状态的晶体管Q4，使针对选择单元MCk的读出电流的供给停止。例如，在读出电路的调整动作时，开关S1、S2设定为断开状态。
如图14所示，控制电路19使用控制信号SEL2，将开关SW2B设定为接通状态。此时，开关SW2A设定为断开状态。对晶体管Z2的栅极施加电压VEX。电压VEX是从通过外部电压供给电路18施加至外部连接端子99-2的电压VZ2产生的电压。
此时，在图8的测试装置9中，测试控制器900将开关SWZ2及开关SWS2设定为接通状态。电压VZ2经由开关SWZ2而连接于电压输出电路199-2的端子99-2。电压VSS2经由接通状态的开关SWS2而电连接于电压输出电路199-2的端子98-2。在低阻抗状态的电压输出电路199-2中，在端子99-2与端子98-2之间流通电流。电压输出电路199-2输出电压VEX。电压VEX的电压值与对电压输出电路199-2设定的电阻比RR2对应。
像这样，对开关SW2B供给电压VEX。
与第1实施方式同样地，测试控制器900将开关SWZ3、SWS3设定为接通状态。由此，对开关SW3B供给电压V1X。
控制电路19使用控制信号SEL2，将开关SW2B设定为接通状态。开关SW2A设定为断开状态。由此，电压VEX施加至晶体管Z2的栅极。
控制电路19使用控制信号SEL3，将开关SW3B设定为接通状态。开关SW3A、SW5A、SW5B设定为断开状态。对晶体管Z3的栅极施加电压V1X。
此外，开关SWZ1、SWZ4、SWS1、SWS4通过测试控制器900设定为断开状态。因此，测试装置9的电压VZ1、VZ4、VSS1、VSS4不被施加至电压输出电路199-1、199-4。另外，控制电路19将开关SW1A、SW1B、SW4A、SW4B、SW5A、SW5B、SW6A、SW6B设定为断开状态。因此，不对晶体管Z1、Z4的栅极施加电压。
例如，测试控制器900控制施加至外部连接端子99-2的电压VZ2的电压值、及施加至外部连接端子99-3的电压VZ3的电压值。结果，电压VEX的电压值及电压V1X的电压值确定。
通过电压VZ2、VZ3(此外，电压VSS2、VSS3假定为0V时)的电压值的控制，测试第2感测放大器电路153的输出从“L”电平切换为“H”电平的动作点、及从“H”电平切换为“L”电平的动作点。
在外部电压供给电路18中，以电压输出电路199-3的输出电压成为电压输出电路199-2(199-1)的输出电压的十分之一的方式，设定电阻比，因此，第2感测放大器电路153的输出时的“L”电平与“H”电平之间的切换点是电压VEX的值与电压V1X的值相平衡的点。
由此，以电压输出电路199-2的输出(电压VEX的电压值)相对于电压输出电路199-3的输出(电压V1X的电压值)成为所期望的比率(例如，电压V1X为电压VEX的1/10左右)的方式，设定电压VEX、V1X(电压VZ2、VZ3)。结果，调整用于MRAM的测试的电压。
与此同样地，可基于使用来自外部的电压的第2感测放大器电路的信号电平的切换的动作点的测试结果来设定电压VEX及电压V1X的电压值。
以如上方式，能够调整本实施方式的MRAM所使用的各种电压。
因此，第2实施方式的存储设备能够提高存储器的可靠性。
(3)第3实施方式
参照图15，对第3实施方式的存储设备进行说明。
在本实施方式的存储设备中，也可以如下方式调整从外部电压供给电路供给至读出电路的电压。
图15是用来说明从本实施方式的存储设备(例如MRAM)的外部电压供给电路供给至读出电路的电压的调整动作的示意图。
如图15所示，在调整从外部电压供给电路18供给至读出电路15的电压(例如偏置电压)时，使用外部电压VZ，驱动转换电路152内的晶体管Z1、Z2、Z3、Z4。例如，在读出电路15被激活的状态下，存储单元MC从读出电路15电分离。
控制电路19使用控制信号SEL1，将开关SW1B设定为接通状态。由此，外部连接端子98-1、99-1经由电压输出电路199-1及接通状态的开关SW1B而电连接于晶体管Z1的栅极。
控制电路19使用控制信号SEL2，将开关SW2B设定为接通状态。由此，外部连接端子98-2、99-2经由电压输出电路199-2及接通状态的开关SW2B而电连接于晶体管Z2的栅极。
控制电路19使用控制信号SEL3，将开关SW3B设定为接通状态。开关SW3A、SW5A、SW5B设定为断开状态。由此，外部连接端子98-3、99-3经由电压输出电路199-3及接通状态的开关SW3B而电连接于晶体管Z3的栅极。
控制电路19使用控制信号SEL4，将开关SW4B设定为接通状态。开关SW4A、SW6A、SW6B设定为断开状态。由此，外部连接端子98-4、99-4经由电压输出电路199-4及接通状态的开关SW4B而电连接于晶体管Z4的栅极。
测试装置9将外部电压VZ1、VZ2、VZ3、VZ4经由接通状态的开关SWZ1、SWZ2、SWZ3、SWZ4施加至外部连接端子99-1、99-2、99-3、99-4。测试装置9将外部接地电压VSS1、VSS2、VSS3、VSS4经由接通状态的开关SWS1、SWS2、SWS3、SWS4施加至外部连接端子98-1、98-2、98-3、98-4。
在通过外部电压VZ1～VZ4而第2感测放大器电路153动作的状态下，利用测试装置9测定第2感测放大器电路153的输出信号的变化斜率(从“H”电平向“L”电平变化的斜率及/或从“L”电平向“H”电平变化的斜率)。
本实施方式的MRAM通过从外部供给的电压VZ1～VZ4的电压值的控制而能够测定输出信号的变化斜率。
与第2实施方式实质上同样地，基于该测定结果，在本实施方式的MRAM中能够调整及控制偏置电压(偏置电压产生电路171的输出电压)。
像这样，本实施方式的MRAM能够调整读出动作中使用的偏置电压。
因此，第3实施方式的存储设备能够提高存储器的可靠性。
(4)第4实施方式
参照图16，对第4实施方式的存储设备进行说明。
在本实施方式中，对从外部电压供给电路供给至读出电路的电压的测定进行说明。例如，以如下方式测定读出电路(读出动作)的偏置电压。
图16是表示本实施方式的MRAM中的偏置电压测定时的电路间的连接状况的一例的示意图。
在本实施方式的存储设备(例如MRAM)中，例如，与第2实施方式同样地，在读出电路15被激活的状态下，使针对选择单元MCk的读出电流的供给停止。
然后，对偏置用的2个晶体管Z3、Z4中的任一个施加来自偏置电压产生电路171的电压，对另一个晶体管施加来自外部电压供给电路18的电压。
在图16中，表示对晶体管Z3的栅极施加偏置电压V1A的例子。在晶体管Z4的栅极，经由电压输出电路199-4及接通状态的开关SW4B连接着外部连接端子98-4、99-4。由此，对晶体管Z4的栅极施加电压V2X。
在该状态下，控制施加至外部连接端子98-4、99-4的电压VZ4的电压值。由此，在电压输出电路199-4中，调制输出电压V2X的电压值。
获得放大电路532的输出的位移相平衡的动作点的情况下的电压V2X的电压值(例如，电压VZ4的电压值的十分之一的值)对应于单元信号侧的偏置电压V1A的电压值。
此外，在测定晶体管Z4侧的偏置电压的情况下，在对晶体管Z4的栅极施加来自偏置电压产生电路171-4的电压的状态下，控制施加至外部连接端子99-3的电压V1X的电压值。
像这样，本实施方式的MRAM能够测定施加至读出电路的偏置电压。此外，基于该测定结果，能够优化偏置电压产生电路171的输出电压。
以如上方式，第4实施方式的存储设备能够提高存储器的可靠性。
(5)第5实施方式
参照图17及图18，对第5实施方式的存储设备进行说明。
以如下方式，本实施方式的存储设备能够测定读出电路(读出动作)的内部电位。
图17是示意性地表示本实施方式的存储设备(例如MRAM)中的读出电路的构成例的电路图。
如图17所示，在选择电路159中，在开关电路597内设置着开关SW7。开关SW7的一端电连接于前置电路151内的节点ND5。开关SW7的另一端电连接于外部电压供给电路18的节点NZX。
对开关电路597供给控制信号SELC。开关SW7通过控制信号SELC而接通或断开。
经由开关SW7，将本实施方式的MRAM1内产生的电压(此处为电压VEVL)输出至测试装置9。由此，测试装置9能够直接测定MRAM1内的内部电压。
图18是用来说明本实施方式的MRAM中的读出电路的内部电位测定时的读出电路与测试装置的连接关系的示意图。在图18中，为了简化图示及说明，抽取表示本实施方式中的用于电压测定的主要部分。
在本实施方式中，测试装置9测定前置电路151的节点ND5的电位(电容元件C2的电位)。从节点ND5到转换电路152之间可能产生的偏差(误差)可反映至利用测试装置9获得的电位的测定结果中。
如上所述，在电容元件C1充电之后，将电容元件C2充电。由此，电容元件C2保存电位VEVL。
如图18所示，开关SW7通过控制信号SELC设定为接通状态。开关SW2A、SW2B设定为断开状态。另外，其它开关电路591、593、594、598的各开关SW设定为断开状态。由此，前置电路151的节点ND5连接于外部电压供给电路18的电压输出电路199-X的节点NZX。
在测试装置9中，测试控制器900将开关SWZX设定为接通状态，将开关SWSX设定为断开状态。由此，在端子99-X与端子98-X之间不流通电流。在电压输出电路199-X中，2个外部连接端子98-X、99-X间的阻抗状态成为高阻抗状态。
节点ND5经由选择电路159、及高阻抗状态的电压输出电路199-X而电连接于测试装置9。节点ND5的电位经由电压输出电路199-X输出至测试装置9。结果，测试装置9能够测定节点ND5的电位作为开关SWZ2的输出电压Vmsr。例如，监视电压施加状态(充电中)的电容元件C2的电位VEVEL。在电位VEVEL的监视中，例如，开关S2维持为接通状态。
此处，在电容元件C2的电容值较小的情况下，优选开关SW7、SWZX、SWSX在电容元件C2开始充电前设定为接通状态。
基于电压Vmsr的测定结果及对应于MTJ元件100的AP/P状态的单元信号，可适当设定偏置电压V2X的电压值(及/或电压VEX的电压值)。
此外，也可通过与利用图18所说明的节点ND5的电位的测定实质上相同的构成及方法来测定前置电路151的节点ND4的电位。由此，可适当设定偏置电压V1X的电压值。
用来测定内部电压(此处为节点ND5的电位)的电压输出电路也可作为电压调整用的电压输出电路来使用。
像这样，本实施方式的MRAM能够测定/设定施加至读出电路的偏置电压。
因此，第5实施方式的存储设备能够提高存储器的可靠性。
(6)变化例
参照图19及图20，对本实施方式的存储设备的变化例进行说明。
＜变化例1＞
在所述实施方式中，为了自参照方式的读出动作中的参照信号(参照值)的产生，而将MTJ元件的磁化排列状态设定为P状态。
但是，在自参照方式的读出动作中，参照信号也可通过AP状态的MTJ元件产生。
用于第1数据读出的读出电流供给之后，对选择单元MCk流通用来写入“1”数据的写入电流，以将选择单元MCk内的MTJ元件100设定为AP状态。
在作为参照数据的“1”数据写入后，执行第2数据读出。
图19是表示本实施方式的MRAM的读出动作中的第2数据读出时供给至第2感测放大器电路的电压的示意图。
如图19所示，例如，在“1”数据用作参照数据的情况下，偏置值被赋予至参照值侧。偏置值不被赋予至单元信号侧。
因此，对晶体管Z4的栅极施加偏置电压V2A，晶体管Z3设定为断开状态。
例如，在流经晶体管Z1的电流Ia的电流值比流经晶体管Z3的电流Ic的电流值与流经晶体管Z4的电流Id的电流值的和小的情况下，选择单元MCk的MTJ元件100的磁化排列状态是AP状态。
例如，在流经晶体管Z1的电流Ia的电流值比流经晶体管Z3的电流Ic的电流值与流经晶体管Z4的电流Id的电流值的和大的情况下，选择单元MCk的MTJ元件100的磁化排列状态是P状态。
以流经节点NX1的电流IZA与流经节点NX2的电流IZB具有这种关系的方式，设定施加至晶体管Z4的栅极的偏置电压。
像本变化例这样，即使在参照数据设定为与AP状态的MTJ元件对应的数据的情况下，本实施方式的存储设备也能够执行所述各实施方式。
＜变化例2＞
在本实施方式的MRAM中，读出电路的第2感测放大器电路的电路构成并不限定于图7的例子。
图20是表示本实施方式的MRAM中的第2感测放大器电路的变化例的等效电路图。
如图20所示，也可以电流从转换电路侧(高电位侧)向比较电路侧(低电位侧)流动的方式构成第2感测放大器电路153A。
在比较电路531A的输入端子IT1A、IT2A连接着N型场效应晶体管X1A的电流路径的一端。晶体管X1A的电流路径的另一端连接于接地端子VSS。对晶体管X1A的栅极供给感测使能信号SEN。
在本例中，感测使能信号SEN的信号电平为“H”电平时，晶体管X1A设定为接通状态。感测使能信号SEN的信号电平为“L”电平时，晶体管X1A设定为断开状态。
晶体管X1A通过“L”电平的信号SEN设定为断开状态，通过“H”电平的信号SEN设定为接通状态。
在来自前置电路151的信号(电压VSMP、VEVL)的感测开始时，晶体管X1A设定为接通状态。由此，对输入端子IT1A、IT2A流通电流，放大电路532A的电容元件CX1A、CX2A被充电。
在来自前置电路151的信号放大时，晶体管X1A设定为断开状态。由此，电容元件CX1A与电容元件CX2A的电位差增大。
比较电路531A将电容元件CX1A、CX2A的电位进行比较。
像这样，本变化例的MRAM可使用图18的第2感测放大器电路而执行来自选择单元的数据读出、及对存储单元的测试动作。
此外，读出电路中的第1及第2感测放大器电路的构成并不限定于图6、图7及图18，也可为电流感测型的感测放大器电路，还可为电压感测型的感测放大器电路。
(7)其它
对在作为本实施方式的存储设备的MRAM中将垂直磁化型的磁阻效应元件用作存储元件的例子进行了说明。但是，在本实施方式中，磁阻效应元件也可为面内磁化型的磁阻效应元件。
在面内磁化型的磁阻效应元件中，磁性层(存储层及参照层)的磁化方向相对于磁性层的层面实质上平行。在面内磁化型的磁阻效应元件中，关于磁性层的磁各向异性，利用磁性层的形状磁各向异性等，使磁性层的磁化方向相对于磁性层的层面实质上平行。磁性层的磁化方向相对于磁性层的积层方向实质上垂直。
在本实施方式中，以MRAM为例对本实施方式的存储设备进行了说明。但是，本实施方式也可应用于MRMA以外的存储设备。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它多种方式实施，能够在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号说明]
1：存储设备
100：磁阻效应元件
15：读出电路
151：第1感测放大器电路
152：转换电路
153：第2感测放大器电路
159：选择电路
18：外部电压供给电路

Claims (5)

1.一种存储设备，具备：
存储单元；
第1感测放大器电路，电连接于所述存储单元；
第2感测放大器电路，经由选择电路而电连接于所述第1感测放大器电路；及
电压供给电路，经由所述选择电路而电连接于所述第2感测放大器电路，且包含第1端子；
在所述存储单元的数据读出动作时，基于参照数据写入前的所述存储单元的输出信号的第1信号、及基于所述参照数据写入后的所述存储单元的输出信号的第2信号经由所述选择电路从所述第1感测放大器电路供给至所述第2感测放大器电路，所述第2感测放大器电路基于所述第1及第2信号，读出所述数据，且
在对于所述存储单元的测试动作时，基于所述存储单元的输出信号的第3信号经由所述选择电路从所述第1感测放大器电路供给至所述第2感测放大器电路，基于施加至所述第1端子的第1电压的第4信号经由所述选择电路从所述电压供给电路供给至所述第2感测放大器电路，所述第2感测放大器电路基于所述第3及第4信号，输出所述存储单元的测试结果。
2.根据权利要求1所述的存储设备，还具备转换电路，
所述转换电路电连接于所述选择电路与所述第2感测放大器电路之间，且包含第1晶体管与第2晶体管，所述第1晶体管具有电连接于所述第2感测放大器电路的第1输入端子的第2端子，所述第2晶体管具有电连接于所述第2感测放大器电路的第2输入端子的第3端子，
在所述读出动作时，所述选择电路将所述第1信号供给至所述第1晶体管的栅极，并将所述第2信号供给至所述第2晶体管的栅极，且
在所述测试动作时，所述选择电路将所述第3信号供给至所述第1晶体管的栅极，并将所述第4信号供给至所述第2晶体管的栅极。
3.根据权利要求2所述的存储设备，其中
所述电压供给电路还包含电连接于所述第1端子与所述选择电路之间的第1电压输出电路，且
所述第1电压输出电路使用所述第1电压，产生所述第4信号。
4.根据权利要求2或3所述的存储设备，其中
所述转换电路还包含第3晶体管及第4晶体管，所述第3晶体管具有电连接于所述第1输入端子的第4端子，所述第4晶体管具有电连接于所述第2输入端子的第5端子，
在所述读出动作时，所述选择电路对所述第3晶体管的栅极供给第5信号，且
在所述测试动作时，所述选择电路对所述第4晶体管的栅极供给来自所述电压供给电路的第6信号。
5.根据权利要求4所述的存储设备，其中
所述电压供给电路还包含第6端子、及电连接于所述第6端子与所述选择电路之间的第2电压输出电路，且
在所述测试动作时，所述第2电压输出电路使用施加至所述第6端子的第2电压，产生所述第6信号，所述选择电路将所述第6信号供给至所述第3晶体管的栅极及所述第4晶体管的栅极中的至少一者。
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