KR100998943B1 - 반도체 메모리장치 및 이의 센싱마진 측정방법 - Google Patents

Abstract

본 발명은 반도체 메모리장치 및 이의 센싱마진 측정방법에 관한 것으로, 본 발명에 따른 반도체 메모리장치는, 센싱노드; 프리차지 동작 구간 동안 상기 센싱노드에 프리차지 전류를 공급하는 프리차지부; 상기 센싱노드에 데이터를 입력하기 위한 데이터 입력부; 및 상기 센싱노드의 데이터를 센싱하기 위한 센스앰프부를 포함하고, 상기 프리차지부는 프리차지 동작 이외의 구간 동안에는 상기 센싱노드에 미세전류를 흘리되, 상기 미세전류의 양은 제어신호에 의해 조절되는 것을 특징으로 한다.

메모리장치, 센스앰프, 센싱마진

Description

반도체 메모리장치 및 이의 센싱마진 측정방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MEASURING SENSING MARGIN OF THE SAME}

본 발명은 반도체 메모리장치에 관한 것으로, 더욱 상세하게는 반도체 메모리장치의 센싱마진 측정을 용이하게 하기 위한 것이다.

도 1은 종래의 반도체 메모리장치에서 데이터를 센싱(sensing)하기 위한 구성을 도시한 도면이다.

도 1에 도시된 바와 같이, 반도체 메모리장치는, 데이터의 센싱을 위하여, 프리차지부(110), 데이터 입력부(120), 센스앰프부(130)를 포함한다.

프리차지부(110)는, 데이터의 센싱 전에 센싱노드(SAI)를 '하이'레벨로 프리차지(pre charge)시킨다. 프리차지 동작시에는 프리차지 신호(SAILD)가 '로우'레벨로 인에이블되어 트랜지스터(110)가 턴온되어 센싱노드(SAI)를 전원전압(VPPSA)의 레벨로 프리차지 하며, 데이터 센싱시에는 프리차지 신호(SAILD)가 '하이'로 디스에이블되어 트랜지스터(110)가 오프된다. 트랜지스터(110)가 오프되었을 때에는, 전원전압단(VPPSA)으로부터 센싱노드(SAI)로 미세전류(누설전류)가 흐르게 된다.

데이터 입력부(120)는 센싱노드(SAI)에 메모리셀에 저장된 데이터를 입력하기 위해 구비된다. 데이터 입력신호(CLMBL)는 데이터 센싱 구간에서 '하이'로 인에이블되어 메모리셀에 저장된 데이터를 센싱노드(SAI)에 입력시킨다. 이때 메모리셀에 저장된 데이터가 '하이'이냐 '로우'이냐에 따라, 센싱노드(SAI)로부터 싱크(sink)되는 전류의 양이 달라지며, 그 결과 센싱노드(SAI)의 전압레벨이 데이터의 논리상태에 따라 달라진다.

센스앰프부(130)는 센싱노드(SAI)의 전압레벨을 감지하여 데이터를 센싱한다. 센싱노드(SAI)의 전압레벨이 기준전압(VREF)보다 높은지 낮은지를 판별하여 데이터의 '하이', '로우'를 구별한다. 센스앰프 인에이블 신호(SAEN)는 센스앰프부(130)의 인에이블/디스에이블을 제어하기 위한 신호이다.

도 2는 도 1의 반도체 메모리장치에서 센싱마진(sensing margin)을 테스트하는 과정을 도시한 타이밍도이다.

메모리장치의 노멀 리드동작시에는 센싱노드의 전압과 기준전압의 레벨을 비교하여 데이터의 '하이', '로우'를 센싱한다. 그러나, 메모리장치의 센싱마진을 테스트하기 위해서는 로우마진과 하이마진이 확인되어야한다. 따라서 센싱마진을 테스트하는 경우에는 노멀 기준전압(VREF_NOM)이 아니라, 노멀 기준전압(VREF_NOM)과 다른 레벨을 가지는 기준전압(VREF_L_M, VREF_H_M)과 센싱노드(SAI)의 전압을 비교하는 2번의 리드 동작(1st READ, 2nd READ)이 이루어진다.

(1) 첫번째 리드 동작(1st READ)

먼저, 프리차지부(110)에 의해 센싱노드(SAI)가 '하이'레벨로 프리차지된다(201). 이후에 프리차지부(110)는 디스에이블에이블되고, 프리차지부(110)로부터는 미세전류(오프된 트랜지스터로부터 흐르는 누설전류)만이 센싱노드(SAI)로 유입된다.

데이터 입력신호(CLMBL)의 활성화와 함께, 센싱노드로(SAI)부터 전류가 싱크(sink)된다(202). 얼마만큼의 전류가 싱크되는지는 메모리셀에 저장된 데이터의 논리값에 따라 달라진다. 따라서 센싱노드(SAI)의 전압 레벨은 데이터의 논리값에 따라 결정된다. 센싱노드(SAI)의 전압레벨은 센스앰프부(130)에 의하여 기준전압(VREF_L_M)과 비교되고, 센스앰프부(110)로부터는 그 결과(SAO)가 출력된다.

(2) 두번째 리드 동작(2nd READ)

프리차지부(110)에 의해 센싱노드(SAI)가 다시 '하이'레벨로 프리차지된다(203). 이후에 프리차지부(110)는 디스에이블되고, 프리차지부(110)로부터는 미세전류만이 센싱노드(SAI)로 유입된다.

데이터 입력신호(CLMBL)의 활성화와 함께, 센싱노드(SAI)로부터 전류가 싱크(sink)된다(204). 얼마만큼의 전류가 싱크되는지는 메모리셀에 저장된 데이터의 논리값에 따라 달라진다. 따라서 센싱노드(SAI)의 전압 레벨은 데이터의 논리값에 따라 결정된다. 센싱노드(SAI)의 전압레벨은 센스앰프부(110)에 의하여 기준전압(VREF_H_M)과 비교되고, 센스앰프부(110)로부터는 그 결과(SAO)가 출력된다.

2번에 걸친 리드 동작(1st READ, 2nd READ)의 결과, 센싱노드(SAI)의 전압이 기준전압(VREF_L_M)보다는 높고 기준전압(VREF_H_M)보다는 낮은 것이 확인되면, 메모리장치의 센싱마진은 확보된 것으로 판단된다.

이와 같이, 종래에는 메모리장치의 센싱마진을 테스트하는 과정에 있어서, '하이'마진과 '로우'마진을 확인하기 위하여 2번에 걸친 리드 동작이 이루어졌다. 따라서 센싱마진의 테스트에 많은 시간이 필요하다는 문제점이 있다.

또한, 센싱마진을 테스트하기 위하여 노멀 기준전압(VREF_NOM) 이외에도 다른 레벨의 기준전압(VREF_L_M, VREF_H_M)을 생성해야 한다는 부담이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 반도체 메모리장치의 센싱마진을 테스트하는데 있어서 소요되는 시간을 줄이고자 하는데 그 목적이 있다.

또한, 적은 갯수의 기준전압을 가지고도 센싱마진의 테스트를 가능하게 하고자 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 센싱노드; 프리차지 동작 구간 동안 상기 센싱노드에 프리차지 전류를 공급하는 프리차지부; 상기 센싱노드에 데이터를 입력하기 위한 데이터 입력부; 및 상기 센싱노드의 데이터를 센싱하기 위한 센스앰프부를 포함하고, 상기 프리차지부는 프리차지 동작 이외의 구간 동안에는 상기 센싱노드에 미세전류를 흘리되, 상기 미세전류의 양은 제어신호에 의해 조절되는 것을 특징으로 할 수 있다.

또한, 상기한 목적을 달성하기 위한 본 발명에 따른 센싱마진 측정방법은, 센싱노드를 소정 전압 레벨로 프리차지하는 단계; 상기 센싱노드에 데이터 전류가 흐르는 단계; 상기 센싱노드에 제1미세전류가 흐르는 단계; 상기 데이터 전류와 상기 제1미세전류에 의해 상기 센싱노드에 형성된 전압 레벨과 기준전압의 레벨을 비교하는 단계; 상기 센싱노드에 제2미세전류가 흐르는 단계; 및 상기 데이터 전류와 상기 제2미세전류에 의해 상기 센싱노드에 형성된 전압 레벨과 상기 기준전압의 레벨을 비교하는 단계를 포함할 수 있다.

또한, 상기한 목적을 달성하기 위한 본 발명에 따른 센싱마진 측정방법은,센싱노드를 소정 전압 레벨로 프리차지하는 단계; 상기 센싱노드에 데이터 전류가 흐르는 단계; 상기 센싱노드에 제1미세전류가 흐르는 단계; 상기 데이터 전류와 상기 제1미세전류에 의해 상기 센싱노드에 형성된 전압 레벨과 다수의 기준전압의 레벨을 비교하는 단계; 상기 센싱노드에 제2미세전류가 흐르는 단계; 및 상기 데이터 전류와 상기 제2미세전류에 의해 상기 센싱노드에 형성된 전압 레벨과 상기 다수의 기준전압의 레벨을 비교하는 단계를 포함할 수 있다.

본 발명은 센싱노드에 동일한 데이터가 입력되더라도 센싱노드의 전압레벨을 변경시키는 것을 가능하게 한다. 따라서 한번의 리드 동작으로도 하이 센싱마진과 로우센싱마진의 테스트가 가능하도록 한다는 장점이 있다.

또한, 하나의 기준전압을 가지고도 하이센싱마진과 로우센싱마진의 테스트를 가능하도록 한다는 장점이 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가 장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 3은 본 발명에 따른 반도체 메모리장치의 일실시예 구성도이다.

도 3에 도시된 바와 같이, 본 발명에 따른 반도체 메모리장치는, 센싱노드(SAI), 프리차지부(310), 데이터 입력부(320), 및 센스앰프부(330)를 포함하여 구성된다.

프리차지부(310)는 프리차지 동작 구간 동안 센싱노드(SAI)에 프리차지 전류를 공급하며, 프리차지 동작 이외의 구간 동안에는 센싱노드(SAI)에 미세전류를 흘린다. 그리고 미세전류의 양은 제어신호(V_RD, H_M, L_M)에 의해 조절되는 것을 특징으로 한다. 프리차지부(310)는 프리차지 신호(SAILD)의 활성화시에 프리차지 전류를 공급하고, 프리차지 신호(SAILD)의 비활성화시에 누설전류를 공급하기 위한 다수의 제1트랜지스터(311, 312, 313)와, 제어신호(V_RD, H_M, L_M)에 응답하여 다수의 제1트랜지스터(311, 312, 313)로부터 공급된 전류를 센싱노드(SAI)로 전달하기 위한 다수의 제2트랜지스터(314, 315, 316)를 포함하여 구성된다. 다수의 제2트랜지스터(314, 315, 316)는 모두 서로 다른 사이즈로 형성된다.

프리차지 신호(SAILD)는 프리차지 구간 동안에 '로우'로 인에이블되고, 프리차지 구간 이외에는 '하이'로 디스에이블된다. 제어신호(V_RD)는 노멀 리드 동작시에는 항상 '로우'로 인에이블된 상태를 유지하며, 센싱마진의 테스트를 위한 테스트모드시에는 프리차지 신호(SAILD)와 동일한 논리 레벨을 가진다. 제어신호(H_M, L_M)는 노멀 동작시에는 항상 '하이'레벨로 디스에이블되고, 센싱마진의 테스트를 위한 리드 동작시에는 번갈아가며 '로우'레벨로 인에이블된다.

프리차지 구간 동안 프리차지 신호(SAILD)가 '로우'레벨으로 인에이블되면 제1트랜지스터(311, 312, 313)와 제2트랜지스터(314)가 턴온된다. 따라서 센싱노드는 전원전압(VPPSA) 레벨로 프리차지된다. 노멀 리드 구간 동안에는 제1트랜지스터(311, 312, 313)가 오프된 상태에서 제2트랜지스터(314)가 턴온된다. 따라서 센싱노드(SAI)로는 제2트랜지스터(314)를 통해 미세전류가 공급된다. 또한, 센싱마진 테스트를 위한 리드 구간 동안에는 제2트랜지스터(314)는 오프되고, 제2트랜지스터(315, 416)가 번갈아가며 턴온된다. 따라서 제2트랜지스터(315, 316)에 의해 미세전류가 센싱노드(SAI)로 공급된다. 제2트랜지스터(314, 315, 316)는 서로 다른 사이즈를 가지고 있으므로, 어느 제2트랜지스터(314, 315, 316)를 통해 미세전류가 공급되는지에 따라 센싱노드(SAI)의 전압레벨은 변경된다.

데이터 입력부(320)는 센싱노드에 메모리셀에 저장된 데이터를 입력하기 위해 구비된다. 데이터 입력신호는 데이터 센싱 구간에서 '하이'로 인에이블되어 메모리셀에 저장된 데이터를 센싱노드에 입력시킨다.

센스앰프부(330)는 센싱노드(SAI)의 전압레벨을 센싱한다. 센싱노드(SAI)의 전압레벨과 기준전압(VREF)의 레벨을 비교하여 그 결과(SAO)를 출력한다. 센스앰프 인에이블 신호(SAEN)는 센스앰프부(330)의 인에이블/디스에이블을 제어하기 위한 신호이다.

도 4a는 도 3의 신호들을 생성하기 위한 회로를 도시한 도면이고, 도 4b는 도 4a의 동작을 도시한 타이밍도이다.

도 4a,b를 참조하면, SAE신호는 지연라인(401)을 통해 지연되어 SAE1 신호가 된다. 그리고 노아게이트(402)와 인버터(403)에 의해 SAE 신호와 SAE1 신호의 인에이블('하이') 구간이 합쳐져서 센스앰프 인에이블 신호(SAEN)가 된다.

제어신호(V_RD)가 '하이'로 디스에이블되어 있는 동안에, SAE 신호가 '하이'로 인에이블되면 낸드게이트(404)에 의해 제어신호(L_M)가 로우로 인에이블된다. 또한, 제어신호(V_RD)가 '하이'로 디스에이블되어 있는 동안에, SAE1 신호가 '하이'로 인에이블되면 낸드게이트(405)에 의해 제어신호(H_M)가 '로우'로 인에이블된다.

도 5는 도 3에 따른 반도체 메모리장치의 센싱마진 테스트시의 동작을 도시한 타이밍도이다.

먼저, 프리차지부(310)에 의해 센싱노드(SAI)가 프리차지 된다. 이때는 제1트랜지스터(311, 312, 313)와 제2트랜지스터(314)가 턴온되어 센싱노드는 전원전압의 레벨로 프리차지 된다(구간 '501').

이후에, 데이터 입력 신호(CBLM)가 '하이'로 인에이블 되고, 센싱노드(SAI)에 데이터 전류가 흐른다. 데이터 전류는 데이터 입력 신호(CBLM)가 활성화되어 있는 구간 동안 흐른다. 데이터 전류란 데이터에 의해 센싱노드(SAI)로부터 싱크되는 전류를 의미한다. 데이터 전류의 전류량은 데이터의 논리값에 따라 달라진다.

리드 동작의 초기 구간(구간 '502') 동안에는 제어신호(L_M)가 '로우'로 인 에이블된다. 따라서 제2트랜지스터(316)가 턴온되고 제2트랜지스터(316)에 의해 제1미세전류가 공급된다. 이때 센싱노드(SAI)에는 데이터 전류와 제1미세전류가 흐르게 된다. 데이터 전류와 제1미세전류에 의해 형성된 센싱노드(SAI)의 전압레벨은 센스앰프부(330)에 의해 기준전압(VREF)과 비교되는데(503), 이에 의해 로우 센싱마진이 확인된다.

리드 동작의 후기 구간(구간 '504') 동안에는 제어신호(H_M)가 '로우'로 인에이블된다. 따라서 제2트랜지스터(315)가 턴온되고 제2트랜지스터(315)에 의해 제2미세전류(제1미세전류와 전류량이 다르다)가 공급된다. 이때 센싱노드(SAI)에는 데이터 전류와 제2미세전류가 흐르게 된다. 데이터 전류와 제2미세전류에 의해 형성된 센싱노드(SAI)의 전압레벨은 센스앰프부(330)에 의해 기준전압(VREF)과 비교되는데(505), 이에 의해 하이 센싱마진이 확인된다.

본 발명은 메모리장치의 하이 센싱마진과 로우 센싱마진을 테스트하기 위하여, 센싱노드(SAI)에 흐르는 미세전류를 변경시켜주는 방법을 사용한다. 따라서 센싱마진의 테스트를 위하여 2번의 리드 동작을 할 필요가 없어지며, 다수개의 기준전압(VREF)을 사용할 필요도 없어진다.

도 6은 본 발명의 다른 실시예에 따른 반도체 메모리장치의 구성도이다.

도 6의 실시예는 기본적으로 도 3과 동일하게 구성된다. 다만, 센스앰프부(630)가 다수개의 센스앰프(631, 632, 634)로 구성된다는 차이만을 갖는다.

메모리장치는 하나의 메모리셀에 하나의 데이터만이 저장되는 경우도 있지 만(SLC), 하나의 메모리셀에 2 이상의 데이터가 저장되는 경우가 있다(MLC). 이러한 경우에는 센싱노드(SAI)의 전압 레벨을 단지 '하이', '로우'가 아닌 여러 단계로 구별해야 하므로 센스앰프부(630)는 다수개의 센스앰프(631, 632, 633)로 구성된다.

예를 들어, 하나의 메모리셀에 2개의 데이터가 저장되는 경우에는 2개의 데이터의 논리값이 (하이, 하이), (하이, 로우), (로우, 하이), (로우, 로우)인 4가지의 경우가 있다. 이 경우에는 센싱노드(SAI)의 전압레벨도 4단계로 구별되어야 하는데, 그러기 위해서는 센싱노드(SAI)의 전압레벨은 3개의 기준전압(VREF1, VREF2, VREF3, 서로 다른 레벨을 가짐)과 비교되어야 한다.

도 6에서는 센스앰프부(630)가 3개의 센스앰프(631~633)로 구성되어 센싱노드(SAI)의 전압레벨을 4단계로 구별하는 경우를 도시한다. 도 6은 센스앰프부(630)가 3개의 센스앰프(631, 632, 633)로 구성된다는 점을 제외하고는 도 3과 동일하게 동작하므로, 여기서는 더 이상의 상세한 설명을 생략하기로 한다.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

도 1은 종래의 반도체 메모리장치에서 데이터를 센싱(sensing)하기 위한 구성을 도시한 도면.

도 2는 도 1의 반도체 메모리장치에서 센싱마진(sensing margin)을 테스트하는 과정을 도시한 타이밍도.

도 3은 본 발명에 따른 반도체 메모리장치의 일실시예 구성도.

도 4a는 도 3의 신호들을 생성하기 위한 회로를 도시한 도면.

도 4b는 도 4a의 동작을 도시한 타이밍도.

도 5는 도 3에 따른 반도체 메모리장치의 센싱마진 테스트시의 동작을 도시한 타이밍도.

도 6은 본 발명의 다른 실시예에 따른 반도체 메모리장치의 구성도.

Claims (8)

1. 센싱노드;

   프리차지 동작 구간 동안 상기 센싱노드에 프리차지 전류를 공급하는 프리차지부;

   상기 센싱노드에 데이터를 입력하기 위한 데이터 입력부; 및

   상기 센싱노드의 데이터를 센싱하기 위한 센스앰프부

   를 포함하고,

   상기 프리차지부는 프리차지 동작 이외의 구간 동안에는 상기 센싱노드에 미세전류를 흘리되, 상기 미세전류의 양은 제어신호에 의해 조절되는 것을 특징으로 하는 반도체 메모리장치.
2. 제 1항에 있어서,

   상기 센스앰프부는,

   기준전압과 상기 센싱노드의 전압 레벨을 비교하여 데이터를 감지하는 센스앰프를 포함하는 것을 특징으로 하는 반도체 메모리장치.
3. 제 1항에 있어서,

   상기 센스앰프부는,

   다수의 센스앰프를 포함하고,

   상기 다수의 센스앰프는 각각 서로 다른 레벨의 기준전압을 상기 센싱노드의 레벨과 비교하여 상기 데이터를 감지하는 것을 특징으로 하는 반도체 메모리장치.
4. 제 1항에 있어서,

   상기 프리차지부는,

   프리차지 신호의 활성화시에 프리차지 전류를 공급하고, 프리차지 신호의 비활성화시에 누설전류를 공급하기 위한 다수의 제1트랜지스터;

   상기 제어신호에 응답하여 상기 다수의 제1트랜지스터로부터 공급된 전류를 상기 센싱노드로 전달하기 위한 다수의 제2트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리장치.
5. 제 4항에 있어서,

   상기 다수의 제2트랜지스터 각각은,

   그 크기가 서로 다른 것을 특징으로 하는 반도체 메모리장치.
6. 센싱노드를 소정 전압 레벨로 프리차지하는 단계;

   상기 센싱노드에 데이터 전류가 흐르는 단계;

   상기 센싱노드에 제1미세전류가 흐르는 단계;

   상기 데이터 전류와 상기 제1미세전류에 의해 상기 센싱노드에 형성된 전압 레벨과 기준전압의 레벨을 비교하는 단계;

   상기 센싱노드에 제2미세전류가 흐르는 단계; 및

   상기 데이터 전류와 상기 제2미세전류에 의해 상기 센싱노드에 형성된 전압 레벨과 상기 기준전압의 레벨을 비교하는 단계

   를 포함하는 반도체 메모리장치의 센싱마진 측정방법.
7. 센싱노드를 소정 전압 레벨로 프리차지하는 단계;

   상기 센싱노드에 데이터 전류가 흐르는 단계;

   상기 센싱노드에 제1미세전류가 흐르는 단계;

   상기 데이터 전류와 상기 제1미세전류에 의해 상기 센싱노드에 형성된 전압 레벨과 다수의 기준전압의 레벨을 비교하는 단계;

   상기 센싱노드에 제2미세전류가 흐르는 단계; 및

   상기 데이터 전류와 상기 제2미세전류에 의해 상기 센싱노드에 형성된 전압 레벨과 상기 다수의 기준전압의 레벨을 비교하는 단계

   를 포함하는 반도체 메모리장치의 센싱마진 측정방법.
8. 제 6항 또는 7항에 있어서,

   상기 제1미세전류와 상기 제2미세전류의 전류량은 서로 다른 것을 특징으로 하는 반도체 메모리장치의 센싱마진 측정방법.

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