KR20120058425A - 멀티-레벨 셀(ｍｌｃ) 데이터 저장 능력을 갖는 자기 메모리 셀 - Google Patents

멀티-레벨 셀(ｍｌｃ) 데이터 저장 능력을 갖는 자기 메모리 셀 Download PDF

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Abstract

스핀-토크 전달 랜덤 액세스 메모리(STRAM) 메모리 셀과 같은 자기 메모리 엘리먼트에 데이터를 기록하기 위한 방법 및 장치가 제공된다. 다양한 실시예들에 따라, 멀티-레벨 셀(MLC) 자기 메모리 셀 스택은 제 1 제어 라인에 연결된 제 1 및 제 2 자기 메모리 엘리먼트들 및 제 2 제어 라인에 연결된 스위칭 디바이스를 포함한다. 제 1 메모리 엘리먼트는 제 2 메모리 엘리먼트와 병렬로 연결되며 제 1 및 제 2 메모리 엘리먼트들은 스위칭 디바이스와 직렬로 연결된다. 제 1 및 제 2 메모리 엘리먼트들은 스택 내에 오버랩핑되지 않는 상이한 높이들에 추가로 배치된다. 프로그래밍 전류들은 제 1 제어 라인과 제 2 제어 라인 사이를 통과하여 제 1 및 제 2 자기 메모리 엘리먼트들을 프로그램된 상이한 저항들로 동시에 설정한다.

Description

멀티-레벨 셀(ＭＬＣ) 데이터 저장 능력을 갖는 자기 메모리 셀 {MAGNETIC MEMORY CELL WITH MULTI-LEVEL CELL(MLC) DATA STORAGE CAPABILITY}
본 발명의 다양한 실시예들은 일반적으로 스핀-토크 전달 랜덤 액세스 메모리(STRAM) 메모리 셀과 같은 자기 메모리 엘리먼트(element)에 데이터를 기록하기 위한 방법 및 장치에 관한 것이다.
다양한 실시예들에 따라, 멀티-레벨 셀(MLC) 자기 메모리 스택은 제 1 제어 라인에 연결되는 제 1 자기 메모리 엘리먼트 및 제 2 자기 메모리 엘리먼트 및 제 2 제어 라인에 연결되는 스위칭 디바이스를 포함한다. 제 1 메모리 엘리먼트는 제 2 메모리 엘리먼트와 병렬로 연결되며, 제 1 메모리 엘리먼트 및 제 2 메모리 엘리먼트는 스위칭 디바이스와 직렬로 연결된다. 제 1 메모리 엘리먼트 및 제 2 메모리 엘리먼트는 메모리 셀 스택 내에서 상이한 높이들(elevations)에 제공된다.
제 1 자기 메모리 엘리먼트 및 제 2 자기 메모리 엘리먼트를 다르게 프로그래밍된 저항들(resistance)로 동시에 설정하기 위해, 프로그래밍 전류들이 제 1 제어 라인과 제 2 제어 라인 사이에 통과된다. 일부 실시예들에서, 제 1 기록 전류는 제 1 엘리먼트 및 제 2 엘리먼트를 동시에 프로그램하며, 이어서 제 1 엘리먼트를 다르게 프로그램된 저항으로 스위칭하기 위해 상반되는(opposing) 제 2 방향으로 제 2 기록 전류의 인가가 이루어진다.
본 발명의 다양한 실시예들을 특징화하는 이러한 및 다른 다양한 피처들 및 장점들은 하기의 상세한 설명 및 첨부되는 도면들을 참조로 이해될 수 있을 것이다.
도 1은 데이터 저장 디바이스의 기능 블록도를 제공한다.
도 2는 도 1의 메모리 모듈의 일부를 도시한다.
도 3a는 자기층들의 스택으로서 도 2의 선택된 자기 메모리 엘리먼트에 대한 예시적 구성을 도시한다.
도 3b는 도 3a의 자기 메모리 엘리먼트 스택의 확대도이다.
도 4는 도 2-3에서와 같이 구성된 메모리 셀의 구조도이다.
도 5는 도 4에 도시된 것에 대한 대안적 구조도이다.
도 6은 도 4에 도시된 것에 대한 또 다른 대안적 구조도이다.
도 7은 일부 실시예들에 따라 구성된 메모리 셀들의 저항 및 전류 특성들의 그래프도이다.
도 8은 또 다른 실시예들에 따라 구성된 메모리 셀들의 저항 및 전류 특성들의 그래프도이다.
도 9는 MLC 셀에 대한 데이터 기록 루틴을 도시한다.
본 개시물은 제한되는 것은 아니지만, 스핀-토크 전달 랜덤 액세스 메모리(STRAM) 셀들과 같은 자기 메모리 엘리먼트들에 데이터가 기록될 수 있는 방식의 개선안들을 개시한다.
고체-상태 자기 메모리 셀들의 어레이는 데이터 비트들의 비휘발성 저장을 제공하는데 이용될 수 있다. 일부 자기 메모리 셀 구성들은 프로그램가능 저항성 엘리먼트, 이를 테면 자기 터널링 정션(MTJ)을 포함한다. MTJ는 선택된 방향으로 고정된 자기 배향을 가지는 핀드 기준층(pinned reference layer)을 포함한다. 프리층(free layer)은 터널링 배리어에 의해 기준층으로부터 분리되며, 프리층은 선택적으로 가변식 자기 배향을 갖는다. 고정층(fixed layer)에 대한 프리층의 배향은 판독 감지 동작 동안 탐지될 수 있는 셀의 전체 전기 저항을 설립한다.
자기 메모리 엘리먼트들은 컴팩트한 반도체 어레이 환경에서 데이터를 효율적으로 저장하는 것으로 밝혀졌지만, 이러한 엘리먼트들과 관련된 한가지 문제점(issue)은 멀티-레벨 셀(MLC) 프로그래밍을 이용하여 자기 메모리 셀들에 다수의 비트들을 기록하는 것에 대한 전반적 무능력(general inability)에 있다. 즉, 다수의 자기 메모리 엘리먼트들에서 프리층은 단지(just) 2개의 자기 상태들(평행 및 역평행(antiparallel)) 사이에서 자기적으로 전진될 수 있다. 이는 각각의 자기 메모리 엘리먼트가 단일 레벨 셀 또는 SLC 프로그래밍을 이용하여 단일 비트의 데이터만을 저장하게 허용한다.
따라서, 본 발명의 다양한 실시예들은 일반적으로 자기 메모리 엘리먼트들을 갖는 메모리 셀들에 대한 MLC 프로그래밍을 실행하기 위한 장치 및 방법에 관한 것이다. 하기에 설명되는 것처럼, 각각의 메모리 셀에는 셀 내에서 서로 병렬로 연결되는 2개(또는 그 이상)의 자기 메모리 엘리먼트들이 제공된다. 각각의 메모리 엘리먼트들을 원하는 저항 상태(resistive state)들로 독립적으로 스위칭하기 위해 상이한 전류 밀도들이 셀에 적용될 수 있다.
각각의 셀에서 2개의 프로그램가능 메모리 엘리먼트들의 사용은 각각의 셀에서 2 비트들의 데이터(각각, 00, 01, 10 및 11)의 저장을 허용한다. 임의의 다수의 메모리 엘리먼트들이 각각의 셀에 제공될 수 있다는 것이 인식될 것이다. 예를 들어, 3개의 메모리 엘리먼트들의 사용은 각각의 셀에서 3 비트에 이르는 데이터(000 내지 111)의 저장을 허용하는 식이다.
도 1은 본 발명의 다양한 실시예들에 따라 구성되고 동작되는 데이터 저장 디바이스(100)의 단순화된 블록도를 제공한다. 디바이스가, 디바이스에 대한 데이터 저장을 제공하도록 휴대용 전자 디바이스와 결합될 수 있는 메모리 카드를 구성하는 것이 고려되나, 이로 제한되는 것은 아니다.
디바이스(100)는 제어기(102) 및 메모리 모듈(104)을 포함하는 것으로 도시된다. 제어기(102)는 인터페이스 동작들을 포함하는 디바이스의 최상위(top level) 제어를 (별도로 도시되지 않은) 호스트에 제공한다. 제어기 기능은 하드웨어내에서 또는 프로그램가능한 프로세서를 통해 구현될 수 있고, 혹은 메모리 모듈(104)에 직접 통합될 수 있다. 제한되는 것은 아니지만, I/O 버퍼, ECC 회로 및 로컬 제어기 캐시를 포함하는 다른 피처들이 마찬가지로 디바이스(100)에 통합될 수 있다.
메모리 모듈(104)은 도 2에 예시된 것처럼, 비-휘발성 메모리 셀들(106)의 고체-상태 어레이를 포함한다. 각각의 셀(106)은 다수의 저항성 감지 메모리 엘리먼트들(108) 및 스위칭 디바이스(110)를 포함한다. 메모리 엘리먼트들(108)은 가변 저항기들(resistors)로서 도 2에 표시되며, 상기 메모리 엘리먼트들(108)은 셀들로의 프로그래밍 입력들에 응답하여 상이한 전기 저항들을 설립할 것이다. 스위칭 디바이스들(110)은 판독 동작 및 기록 동작 동안 각각의 셀들로의 선택적 액세스를 조장한다. 각각의 셀(106)내의 메모리 엘리먼트들(108)은 서로 병렬로 연결되며, 각각의 메모리 엘리먼트는 스위칭 디바이스(110)와 직렬로 추가 연결됨을 주목될 것이다.
일부 실시예들에서, 메모리 셀들(106)은 스핀-토크 전달 랜덤 액세스 메모리(STRAM) 셀들로서 특징화된다. 메모리 엘리먼트들(108)은 자기 터널링 정션(MTJ)들로서 특징화되며, 스위칭 디바이스들은 nMOSFET들(n-채널 금속 산화물 반도체 전계 효과 트랜지스터들)로서 특징화된다. 거대 자기 저항(GMR) 구성들, 면 수직 전류 GMR(CPP 및 CCP) 구성들, 및 적절한 기록 전류들의 인가에 응답하여 상이한 저항들을 제공하는 다른 자기 구성들을 갖는 자기 엘리먼트들을 포함하는 다른 셀 구성들이 쉽게 이용될 수 있다는 것이 인식될 것이다.
셀들(106)로의 액세스는 비트 라인들(BL)(112), 소스 라인들(SL)(114) 및 워드 라인들(WL)(116)을 포함하는 다양한 제어 라인들의 사용을 통해 실행된다. 선택된 워드 라인(116)을 따르는 셀들(106) 모두는 판독 및 기록 동작들 동안 현재 액세스되는 메모리의 페이지를 형성할 수 있다. 어레이는 로우들 및 컬럼들로 배열되는 임의의 수의 M×N 메모리 셀들을 포함할 수 있다. 단지 2개의 제어 라인들이 각각의 셀에 직접 연결되는 교차점(cross-point) 어레이가 이용될 수 있다.
도 2에 도시된 다양한 비트 라인들, 소스 라인들 및 제어 라인(112, 114, 및 116)은 어레이를 가로질러 직교하게 연장되며, 요구에 따라 서로 평행하거나 수직일 수 있다. 각각의 셀들(106)을 통해 선택된 판독 및 기록 전류들이 통과하도록 다양한 제어 라인들에 적절한 구동기 회로(미도시)가 연결된다.
도 3a는 도 2로부터 선택된 메모리 엘리먼트(108)의 수직 스택 도면을 제공한다. MTJ(118)는 전도성 상부 및 바닥부 전극들(120, 122)(각각, TE 및 BE)을 포함한다. 기준층(RL)(124)은 선택된 방향에서 고정된 자기 배향을 갖는다. 기준층(124)은 다수의 형태들, 이를 테면 영구 자석과 같이 인접한 피닝층에 의해 설립되는(established) 고정된 자기 배향을 갖는 반강자성 핀드층을 취할 수 있다. 합성 반강자성(SAF) 구조가 대안적으로 사용될 수 있다. 터널링 배리어층(126)은, 또한 때때로 저장층으로도 불리는 연강자성(soft ferromagnetic) 프리층(128)으로부터 기준층(124)을 분리한다.
프리층(128)은 엘리먼트(108)에 대한 기록 전류의 인가에 응답하여 설립되는 선택적으로 프로그램가능한 자기 배향을 갖는다. 프리층(128)의 프로그램된 자기 배향은 기준층(124)의 배향과 동일한 방향(평행)에 있을 수 있으며, 또는 기준층(126)의 배향과 반대 방향(역평행)에 있을 수 있다. 평행한 배향은 메모리 셀을 통해 더 낮은 저항(RL)을 제공하며, 역평행 배향은 셀을 통해 더 높은 저항(RH)을 제공한다.
기준층(124) 및 프리층(128)의 자화 방향은, 반드시 요구되는 것은 아니지만, 도시된 것처럼 셀을 관통하는 축 방향과 수직일 수 있다는 것이 고려된다. 참고로, 프리층의 평행한 배향은 층의 자화용이축(easy axis)을 따른 자화를 제공하며, 프리층의 역평행 배향은 층의 자화곤란축(hard axis)을 따른 자화를 제공한다.
도 3a 및 도 3b에는 도시되지는 않았지만, 상부 전극(122)이 연관된 비트 라인(112)과 전기적 상호접속부를 설립하고(도 2), 바닥부 전극(120)이 연관된 스위칭 디바이스(110)의 드레인과 전기적 상호접속부를 설립하는 것이 이해될 것이다.
자기 메모리 엘리먼트(108)는 다양한 형태들을 취할 수 있다. 예시적인 구성은 도 3b의 확대도에 의해 일반적으로 도시된 것처럼 실린더 형상이다. 이는 상부 전극(122)의 상부 표면(130)에 의해 도시된 것처럼, 원형의 단면 영역을 갖는 엘리먼트(108)를 제공한다. 다른 단면 형상들, 이를 테면 직선형(rectilinear)이 대안적으로 사용될 수 있다. 결국 각각의 스택 층들을 형성하기 위해 적절한 반도체 제조 프로세스들이 적용될 수 있다.
도 4는 일부 실시예들에 따라 도 2-도3의 메모리 셀들에 대한 예시적 반도체 구성을 도시한다. 다른 셀 스택 구성들이 사용될 수 있다는 것이 인식될 것이다. 도 4에서, 베이스 p-반도체 기판(134)에는 로컬화된 N+ 도핑 영역들(136, 138)이 제공된다. 스위칭 디바이스(110)로서 n-채널 트랜지스터를 형성하기 위해 게이트 구조(140)가 영역들(136, 138)에 걸쳐 있다. 셀(106)에 대해 선택된 워드 라인(116)은 게이트(140)에 연결된다.
브릿징 전극(bridging electrode)(144)을 지지하기 위해 전기적으로 전도성인 구조(142)가 도핑 영역(138)으로부터 연장한다. MTJ1 및 MTJ2로 표기된 2개의 나란한, 평면내(in-plane) 자기 메모리 엘리먼트들(108)이 전극(144) 상에서 지지된다. 연관된 비트 라인(112)과 접촉되게 맞물리도록(engage) MTJ1 및 MTJ2 엘리먼트들로부터 제 2 연장 전극(146)이 연장한다. 제 3 전극 구조(148)는 도핑 영역(136)을 세로로(longitudinally) 연장하는 소스 라인(114)과 상호접속한다. 별도로 표기되지는 않았지만, 도 4에 도시된 다양한 엘리먼트들 사이에서는 실리콘 이산화물과 같은 물질의 절연층들이 연장한다는 것이 인식될 것이다.
제 1 자기 메모리 엘리먼트 MTJ1을 스위칭하는데 요구되는 전류 밀도는 제 2 자기 메모리 엘리먼트 MTJ2를 스위칭하는데 요구되는 전류 밀도와 상이하게 선택된다. 메모리 셀(106)을 거치는 전류 밀도는 결국은 워드 라인(116)에 공급되는 전압 전위에 의해 설립되는 MOSFET(110)의 전도도(conductivity)에 의해 조절된다. 셀을 거치는 전류의 크기(magnitude) 및 방향은 비트 및 소스 라인들(112, 114)로의 적절한 전위들의 인가를 통해 설립된다.
각각의 MTJ1 및 MTJ2 엘리먼트들이 동일한 평면을 따라 놓이며 반도체 제조 동안 동시에 형성될 수 있다는 것이 주목된다. 상이한 스위칭 밀도들은 각각의 엘리먼트들에 상이한 크기들 및/또는 형상들을 제공함으로써 설립될 수 있다. 예를 들어, 도 4에서 MTJ2는 MTJ1 보다 큰 단면적(cross-sectional area)인 것으로 도시되며, 이로 인해 MTJ2에 보다 높은 스위칭 임계 특성들을 제공하게 된다.
도 5는 메모리 셀들(106)에 대한 대안적 구성을 도시한다. 도 5에서의 구성은 도 4에서의 구성과 일반적으로 유사하여, 동일한 참조 부호들은 유사한 컴포넌트들을 표시할 것이다. 도 5에서, 각각의 자기 엘리먼트들(MTJ1 및 MTJ2)은 반도체 스택내의 상이한 높이들(elevations)에서의 분리 평면들을 따라 서로에 대해 오버랩되지 않는 평면외(out-of-plane) 관계로 정렬된다. 보다 특정하게, MTJ1은 수직 평면 라인(149) 아래에 배열되며, MTJ2는 상기 라인 위에 배열된다. 반도체 제조 동안, MTJ1은 스택내에서 더 낮은 높이에 먼저 형성되며 차후 MTJ2는 스택내에서 더 높은 높이에 형성된다.
도시된 것처럼 상이한 평면들에 MTJ1 및 MTJ2 메모리 엘리먼트들(108)을 제공하는 것은 기록 동작들을 이롭게 향상시킬 수 있고 전기 저항 응답에 영향을 미칠 수 있는데, 이는 하나의 엘리먼트로부터 또 다른 엘리먼트로의 평면내 자기장 효과들이 실질적으로 방지되기 때문이다. 예를 들어, MTJ1의 프리층에 대한 프로그래밍 동작 동안 생성되는 자기장들은 MTJ2의 프리층에 영향을 미치지 않을 수 있으며 이와 반대도 마찬가지일 수 있고, 이는 이러한 각각의 층들의 수직 높이에서의 차들 때문이다.
또한, 도 5에서처럼, 상이하며, 오버랩핑되지 않은 평면들에 MTJ1 및 MTJ2 메모리 엘리먼트들을 제공하는 것은 제조 프로세스가 각각의 엘리먼트의 제조에 대해 특정하게 조정(tune)되게 허용한다. 제 1 세트의 프로세싱 단계들은 제 1의, 더 낮은 높이에서 MTJ1을 형성하도록 적용될 수 있으며, 이어서 상이한, 제 2 세트의 프로세싱 단계들이 제 2의, 더 높은 높이에서 MTJ2를 형성하도록 적용될 수 있다. 이는 메모리 엘리먼트들의 각자의 타입들 각각이 형성되는 정확도를 증가시키며, 하나의 메모리 엘리먼트에 대한 프로세싱 단계들에 관한 문제들(issues)이 다른 엘리먼트에 악영향을 미치는 것을 방지할 수 있다.
각각의 평면외 MTJ1 와 MTJ2 엘리먼트들 간의 수직 축 간격의 양은 원하는 대로 가변할 수 있고, 소정량의 오버랩을 포함하는 평면외 간격을 포함하며; 엘리먼트들이 평면외 관계를 유지하는 동안, MTJ2의 가장 낮은 부분은 MTJ1의 가장 높은 부분과 동일한 평면에 있을 수 있다. 일부 실시예들에서, 이러한 각각의 엘리먼트들이 동일한 자화 프로세스를 이용하여 형성되도록, MTJ2의 바닥부 전극(BE)을 MTJ1의 상부 전극(TE)과 정렬하는 것이 유용할 수 있다. 그럼에도 불구하고, 이러한 엘리먼트들은 본 출원의 목적을 위해 평면외 관계를 유지한다.
연장 전극(150)은 제 2의, 더 높은 높이로 MTJ2 엘리먼트를 상승시키기 위해 도시된 것처럼 MTJ2를 지지한다. 이러한 전극은 MTJ1의 형성 동안 형성될 수 있으며, 다음, MTJ2는 차후에 이러한 전극의 상부에 형성될 수 있다. 이전처럼, 개별 엘리먼트들 사이에 상이한 스위칭 특성들을 제공하기 위해, 개별 내부층들의 상이한 두께를 포함하여, MTJ2에는 MTJ1과 비교할 때 상이한 크기 및/또는 형상이 제공된다.
도 6은 추가의 실시예들에 따른 메모리 셀을 도시한다. 도 6의 구성은 MTJ1 및 MTJ2가 공칭적으로 동일한 크기라는 것을 제외하고 도 5와 유사하다. 스위칭 특성들의 차들은 다른 수단에 의해, 이를 테면 상이하게 구성된 프리층들의 사용을 통해 달성된다. 예를 들어, MTJ1의 프리층은 MTJ2의 프리층과 상이한 전류 밀도에서 전진되는 경향이 있는 물질로 형성될 수 있다.
상기 예시적 구성들은 메모리 셀(106)이 4개의 상이한 저항 상태들을 취할 수 있게 한다. 제 1 상태는 2개(both)의 메모리 엘리먼트들(108)이 더 낮은 저항(RL)(0,0)에 있을 때 발생한다. 제 2 상태는 MTJ1이 더 높은 저항(RH)에 있고 MTJ2가 RL(1,0)에서 유지될 때 발생한다. 제 3 상태는 MTJ1이 더 낮은 저항(RL)에 있고 MTJ2가 RH (0,1)에 있을 때 발생한다. 제 4 상태는 2개의 엘리먼트들이 RH(1,1)에 있을 때의 상태이다.
각각의 셀(106)에서 개별 메모리 엘리먼트들(108)의 상이한 전류 스위칭 밀도들 때문에, RL1으로 표기된 MTJ1의 낮은 저항은 RL2으로 표기된 MTJ2의 낮은 저항과는 상이할 것이다. 유사하게, RH1으로 표기된 MTJ1의 높은 저항은 RH2으로 표기된 MTJ2의 높은 저항과는 상이할 것이다. 일반적으로, RL2는 RL1 보다 클 것(RL2>RL1)이며 RH2는 RH1보다 클 것(RH2>RH1)으로 고려된다.
RL1, RL2, RH1 및 RH2의 상대 값들은 개별 메모리 엘리먼트들(108)의 구성에 따라 가변할 것이다. 도 7은 RH2>RL2>RH1>RL1인 하나의 예시적 실시예를 도시한다. 이 경우, MTJ2의 더 낮은 저항 상태(RL2)는 MTJ1이 더 높은 저항 상태(RH1) 보다 더 큰 전기 저항을 갖는다. 이는 메모리 엘리먼트들(MTJ1 및 MTJ2)이 도 4에서 처럼 동일한 평면상에 형성될 때 달성될 수 있다.
전류 밀도(J1)는 MTJ1에 대한 RL1 및 MTJ2에 대한 RL2를 달성하기 위해 요구되는 전류 밀도로서 정의된다. 전류 밀도들(J2, J3 및 J4)은 도시된 것처럼 나머지 3개의 상태들을 달성한다. 전류 밀도들(J1 및 J3)의 극성(전류 흐름 방향)이 전류 밀도들(J2 및 J4)의 극성과 상반된다는 것이 주목될 것이다. 일부 실시예들에서, (0,0) 상태는 드레인이 접속되는 트랜지스터(110)의 웰(well)과 비트 라인(112) 간의 전위차를 설립함으로써 메모리 어레이(104)의 섹션(section)에 대한 벌크 리프레쉬 동작을 이용하여 달성될 수 있다.
일부 실시예들에서는 원하는 상태들로 MTJ1 및 MTJ2 엘리먼트들을 설정하기 위해 셀을 통하는 다수의 연속하는 기록 전류들을 인가하는 것이 필요할 수 있다. 예를 들어, 쉽게결정할 수 없는(indeterminate) 초기 상태로부터 상태 (0,1)를 기록하기 위해서는, 셀의 상태를 (1,1)로 설정하기 위해 밀도(J4)를 갖는 전류를 먼저 인가하고, 이어서 낮은 저항, 이를 테면 (0,1)으로 MTJ1을 다시 스위칭하기 위해 밀도(J3)를 갖는 반대 극성의 낮은 전류를 인가하는 것이 필요할 수 있다. 한편, 다른 상태들은 단일 방향, 이를 테면 상태들 (0,0) 또는 (1,1)으로 기록 전류의 단일 인가를 사용하여 기록될 수 있다. 이러한 동작 요구조건들 및 다른 동작 요구조건들은 제시된 셀의 구성과 관련될 수 있지만, 본 개시물을 참조로 당업자들에 의해 쉽게 통합될 수 있다.
MTJ1 및 MTJ2 메모리 엘리먼트들(108)은 병렬 저항들로서 동작하여, 상기 저항 상태들 각각은 하기와 같이 메모리 엘리먼트들에 대한(across) 메모리 엘리먼트 저항 R(x,y)을 제공할 것이다 :
Figure pat00001
도체들 및 다른 효과들로부터의 기생 효과들을 무시하고, 메모리 셀의 전체 저항(RT)은 다음과 같이 근사화될 수 있다:
Figure pat00002
여기서, R(x,y)는 식들(1)-(4)로부터의 개별 메모리 엘리먼트 저항이며 RS는 트랜지스터(110)의 드레인-소스 저항이다. 메모리 셀의 프로그래밍된 상태는 임의의 적절한 방식으로, 이를 테면 비트 라인(112)으로부터 소스 라인(114)으로 메모리 셀(106)을 통하는 작은 판독 전류를 인가하고, 감지 증폭기(미도시)를 사용하여 셀 양단의 전체 전압 강하를 감지함으로써 감지될 수 있다.
도 8은 RH2>RH1>RL2>RL1인 MTJ1 및 MTJ2 엘리먼트들(108)의 개별 저항들의 대안적 그래프도를 도시한다. 이 경우는 도 5에 도시된 것처럼, 상이한 평면들상에 배열되는 엘리먼트들로 달성될 수 있다. 엘리먼트들에 대한 각각의 최소 저항 범위와 최대 저항 범위 간에는 어느 정도의 오버랩이 존재한다는 것이 주목될 것이다. 그럼에도 불구하고, 도 8의 메모리 셀에 대한 다양한 프로그램된 상태들이 앞서 개시된 것처럼 달성될 수 있다.
도 9는 본 발명의 다양한 실시예들에 따라 실행되는 단계들을 일반적으로 예시하는, MLC 자기 메모리 셀에 대한 데이터 기록 루틴(200)에 대한 흐름도를 도시한다.
단계(202)에서, 어레이에 기록될 데이터는 호스트 디바이스 또는 일부 다른 소스(이를 테면, 내부 메타데이터)로부터 초기에 수신된다. 이러한 프로세싱 동안, 어레이(104)의 하나 이상의 셀들은 라이트백(writeback) 데이터를 수신하도록 선택될 것이다. 제어기(102) 또는 다른 제어 회로는 단계(204)에 의해 도시된 것처럼, 결국 각각의 선택된 셀에 대해 원하는 저항 상태를 식별한다. 셀 당 2-비트들의 상기 예를 이용함으로써, 원하는 저항 상태는 (0,0), (1,0), (0,1) 또는 (1,1)이 될 것이다.
선택된 셀을 상태 (0,0)으로 기록하기 위해, 흐름은 단계(206)로 진행하며, 여기서는 전류 밀도 및 극성(J1)을 갖는 상대적으로 큰 전류(I1)가 셀을 통해 인가된다(도 7-8 참조). 이는 MTJ1 및 MTJ2 모두를 평행한, 낮은 저항 상태(0,0)로 전이시킬 것이다.
선택된 셀을 상태(1,0)으로 기록하기 위해, 흐름은 단계(208)로 진행하며, 여기서 MTJ1 및 MTJ2 모두를 상태 (0,0)으로 설정하기 위해 전류 극성 및 밀도(J1)를 갖는 상대적으로 큰 전류(I1)가 인가된다. 이는 단계(210)로 진행되며, 여기서는 전류 극성 및 밀도(J2)를 갖는 상대적으로 더 작은 전류(I2)가 MTJ1를 역평행 상태로 스위칭하기 위해 인가된다. 이러한 제 2의 더 작은 전류(I2)는 MTJ2를 역평행 상태로 스위칭하기에 불충분하여, 최종 상태는 (1,0)이 된다.
선택된 셀을 상태 (0,1)로 기록하기 위해, 흐름은 단계(212)를 진행하며, 여기서는 MTJ1 및 MTJ2 모두를 상태 (1,1)로 설정하기 위해 전류 극성 및 밀도(J4)를 갖는 상대적으로 큰 전류(I4)가 인가된다. 이는 MTJ1를 평행 상태로 스위칭하기 위해 극성 및 밀도(J3)를 갖는 상대적으로 더 작은 전류(I3)의 인가를 포함하는 단계(214)로 이어진다. 이러한 상대적으로 더 작은 전류(I3)는 MTJ2를 평행 상태로 스위칭하기에는 불충분하여, (0,1)의 최종 상태를 산출할 것이다.
마지막으로, 선택된 셀을 상태(1,1)로 기록하기 위해, 흐름은 단계(216)를 진행하며, 여기서는 MTJ1 및 MTJ2 모두를 역평행 상태 (1,1)로 설정하기 위해 상대적으로 큰 전류(I4)가 인가된다.
요구에 따라, 정확한 메모리 상태가 달성되었는지를 확인하기 위해 단계(218)에서 판독 검증 동작이 실행될 수 있고, 이후에 프로세스가 종료된다. 상기 단계들(204-218)은 결국 기록될 각각의 MLC 셀에 대해 실행된다는 것이 인식될 것이다.
본 명세서에 개시된 다양한 실시예들은 1회 기록(write-once) 또는 다수 기록 메모리에서의 사용에 적합하다. STRAM 메모리 셀들이 예시적인 실시예로서 이용되었지만, 본 개시물은 이로 제한되지 않으며, 임의의 수의 다양한 형태들의 자기 메모리 구성들이 상기 기술들을 통합할 수 있다.
본 발명의 다양한 실시예들의 구조 및 기능의 상세사항들과 함께, 본 발명의 다양한 실시예들의 다수의 특징들 및 장점들이 상기 설명부에서 개시되었지만, 본 상세 설명은 단지 예시적인 것이며, 특히 첨부되는 청구항들에 표현되는 용어의 광범위한 의미에 의해 표시되는 전체 범주에 대해 본 발명의 원리들 내에서 부품들의 배열들 및 구조와 관련하여 구체적인 변경들이 이루어질 수 있다는 것이 이해될 것이다.

Claims (20)

  1. 멀티-레벨 셀(MLC) 자기 메모리 셀 스택을 포함하는 장치로서,
    상기 멀티-레벨 셀(MLC) 자기 메모리 셀은 제 1 제어 라인에 연결된 제 1 및 제 2 자기 메모리 엘리먼트들 및 제 2 제어 라인에 연결된 스위칭 디바이스를 포함하며, 상기 제 1 메모리 엘리먼트는 상기 제 2 메모리 엘리먼트와 병렬로 연결되며, 상기 제 1 및 제 2 메모리 엘리먼트들 각각은 상기 제 1 제어 라인과 상기 제 2 제어 라인 사이의 상기 스위칭 디바이스와 직렬로 추가로 연결되며 상기 스택 내에서 각각의 평면외(out-of-plane) 축 높이들(elevations)에 배치되며,
    상기 제 1 및 제 2 자기 메모리 엘리먼트들을 상이한 프로그래밍된 저항들로 동시에 설정하기 위해 상기 제 1 제어 라인과 상기 제 2 제어 라인 사이에 프로그래밍 전류들이 통과되는,
    멀티-레벨 셀(MLC) 자기 메모리 셀 스택을 포함하는 장치.
  2. 제 1 항에 있어서,
    상기 제 1 자기 메모리 엘리먼트는 제 1 전류 밀도를 가지며 상기 셀을 통하는 기록 전류의 인가에 응답하여 선택된 자기 배향으로 전진되며, 상기 제 2 자기 메모리 엘리먼트는 상기 선택된 자기 배향으로 전진하기 이전에, 더 높은 제 2 전류 밀도를 가지며 상기 셀을 통하는 기록 전류의 인가를 요구하는,
    멀티-레벨 셀(MLC) 자기 메모리 셀 스택을 포함하는 장치.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 자기 메모리 엘리먼트들 각각은, 고정된 자기 배향을 갖는 기준층, 상기 메모리 엘리먼트로의 기록 전류의 인가에 응답하여 선택적으로 프로그램가능한 자기 배향을 갖는 프리층 및 상기 기준층과 상기 프리층 사이의 터널 배리어를 포함하는 각각의 자기 터널링 정션들(MTJ들)로서 특징화되는,
    멀티-레벨 셀(MLC) 자기 메모리 셀 스택을 포함하는 장치.
  4. 제 3 항에 있어서,
    상기 제 1 자기 메모리 엘리먼트 및 상기 제 2 자기 메모리 엘리먼트의 상기 프리층들은 상이한 스위칭 전류 밀도들에 응답하여 선택된 프로그램가능 자기 배향으로 전진하는,
    멀티-레벨 셀(MLC) 자기 메모리 셀 스택을 포함하는 장치.
  5. 제 1 항에 있어서,
    상기 제 1 메모리 엘리먼트는 제 1 스위칭 전류 밀도를 제공하기 위해 제 1 총 단면적을 가지며, 상기 제 2 메모리 엘리먼트는 상이한 제 2 스위칭 전류 밀도를 제공하기 위해 상이한 제 2 총 단면적을 갖는,
    멀티-레벨 셀(MLC) 자기 메모리 셀 스택을 포함하는 장치.
  6. 제 1 항에 있어서,
    상기 제 1 자기 메모리 엘리먼트 및 상기 제 2 자기 메모리 엘리먼트 각각은, 상기 메모리 셀이 적어도 2 비트의 데이터를 저장하도록 연관된 엘리먼트의 프로그램된 저항에 응답하여 단일 비트의 데이터를 저장하는,
    멀티-레벨 셀(MLC) 자기 메모리 셀 스택을 포함하는 장치.
  7. 제 1 항에 있어서,
    상기 제 1 자기 메모리 엘리먼트 및 상기 제 2 자기 메모리 엘리먼트 각각은 상대적으로 낮은 전기 저항 및 상대적으로 높은 전기 저항으로 각각 프로그램가능하며, 상기 메모리 셀은 상기 제 1 자기 메모리 엘리먼트와 상기 제 2 자기 메모리 엘리먼트의 조합된 저항에 응답하여 멀티-비트 값의 데이터를 저장하는,
    멀티-레벨 셀(MLC) 자기 메모리 셀 스택을 포함하는 장치.
  8. 제 1 항에 있어서,
    상기 각각의 메모리 엘리먼트들에 데이터를 저장하기 위해 상기 제 1 제어 라인과 상기 제 2 제어 라인 사이의 상기 메모리 셀을 통해 기록 전류들을 인가하는 제어 회로를 더 포함하며, 상기 메모리 셀의 선택된 프로그램 상태는 상기 셀을 통해 제 1 축방향으로 제 1의 상대적으로 더 큰 기록 전류를 통과하고 이어서 상기 셀을 통해 상반되는 제 2 축방향으로 상기 셀을 통해 제 2의 상대적으로 더 작은 기록 전류를 통과시킴으로써 달성되는,
    멀티-레벨 셀(MLC) 자기 메모리 셀 스택을 포함하는 장치.
  9. 제 1 항에 있어서,
    상기 MLC 메모리 셀은 제 1 MLC 메모리 셀로서 특징화되며, 상기 장치는 제어기 및 비휘발성 메모리 모듈을 포함하는 데이터 저장 디바이스로서 특징화되며, 상기 비휘발성 메모리 모듈은 상기 제 1 MLC 메모리 셀과 공칭적으로 동일한 MLC 메모리 셀들의 어레이를 포함하는,
    멀티-레벨 셀(MLC) 자기 메모리 셀 스택을 포함하는 장치.
  10. 제 1 항에 있어서,
    상기 제 1 메모리 엘리먼트는 상기 메모리 스택 내의 제 1 높이에서 상기 제 1 메모리 엘리먼트를 형성하는 제 1 시리즈의 프로세싱 단계들을 이용하여 형성되며, 상기 제 2 메모리 엘리먼트는 상기 제 1 높이에 대해 오버랩되지 않는 관계로 상기 메모리 스택내의 제 2 높이에서 상기 제 2 메모리 엘리먼트를 형성하는 상이한 제 2 시리즈의 프로세싱 단계들을 이용하여 형성되는,
    멀티-레벨 셀(MLC) 자기 메모리 셀 스택을 포함하는 장치.
  11. 제 1 항에 있어서,
    상기 제 1 메모리 엘리먼트 및 상기 제 2 메모리 엘리먼트는 상기 메모리 셀 스택 내의 상이한, 오버랩핑되지 않는 높이들에 배치되는 평면외(out-of-plane) 메모리 엘리먼트로서 특징화되는,
    멀티-레벨 셀(MLC) 자기 메모리 셀 스택을 포함하는 장치.
  12. 방법으로서,
    스택내에 각각의 평면외 축 높이들에 배치되며 제 1 제어 라인에 연결되는 제 1 및 제 2 자기 메모리 엘리먼트들을 포함하는 멀티-레벨 셀(MLC) 자기 메모리 셀 스택을 제공하는 단계 ?상기 메모리 셀 스택은 제 2 제어 라인에 연결된 스위칭 디바이스를 더 포함하며, 상기 제 1 메모리 엘리먼트는 상기 제 2 메모리 엘리먼트와 병렬로 연결되며, 상기 제 1 및 제 2 메모리 엘리먼트들 각각은 상기 제 1 제어 라인과 상기 제 2 제어 라인 사이의 상기 스위칭 디바이스와 추가로 직렬 연결됨? ;
    각각의 프로그램된 저항들로 상기 제 1 자석 메모리 엘리먼트 및 제 2 자석 메모리 엘리먼트를 동시적에 프로그램하기 위해, 상기 제 1 제어 라인 및 상기 제 2 제어 라인 사이에서 상기 메모리 셀을 통해 제 1 축 방향으로 제 1 기록 전류를 통과시키는 단계; 및
    이후에, 상기 제 1 자기 메모리 엘리먼트를 상이한 프로그램된 저항으로 프로그래밍하기 위해 상기 제 1 제어 라인과 상기 제 2 제어 라인 사이의 상기 메모리 셀을 통해 상반되는 제 2 축방향으로 제 2 기록 전류를 통과시키는 단계
    를 포함하는,
    방법.
  13. 제 12 항에 있어서,
    상기 제 1 자기 메모리 엘리먼트는 상기 제 1 기록 전류의 인가에 응답하여 제 1 자기 배향으로 전진하며, 상기 제 1 자기 메모리 엘리먼트는 이후에 상기 제 2 기록 전류의 인가에 응답하여 상반되는 제 2 자기 배향으로 전진하는,
    방법.
  14. 제 12 항에 있어서,
    상기 제 1 자기 메모리 엘리먼트 및 상기 제 2 자기 메모리 엘리먼트 각각은 고정된 자기 배향을 갖는 기준층, 상기 메모리 엘리먼트로의 기록 전류의 인가에 응답하여 선택적으로 프로그램가능한 자기 배향을 갖는 프리층 및 상기 기준층과 상기 프리층 사이의 터널 배리어를 포함하는 각각의 자기 터널링 정션들(MTJ들)로서 특징화되는,
    방법.
  15. 제 14 항에 있어서,
    상기 제 1 자기 메모리 엘리먼트 및 상기 제 2 자기 메모리 엘리먼트의 상기 프리층들은 상이한 스위칭 전류 밀도들에 응답하여 선택된 프로그램가능 자기 배향으로 전진하는,
    방법.
  16. 제 12 항에 있어서,
    상기 제 1 메모리 엘리먼트는 제 1 스위칭 전류 밀도를 제공하기 위해 제 1 총 단면적을 가지며, 상기 제 2 메모리 엘리먼트는 상이한, 제 2 스위칭 전류 밀도를 제공하기 위해 상이한, 제 2 총 단면적을 가지는,
    방법.
  17. 제 12 항에 있어서,
    상기 제 1 자기 메모리 엘리먼트 및 상기 제 2 자기 메모리 엘리먼트 각각은 상대적으로 낮은 전기 저항 및 상대적으로 높은 전기 저항으로 각각 프로그램가능하며, 상기 메모리 셀은 상기 제 1 자기 메모리 엘리먼트 및 상기 제 2 자기 메모리 엘리먼트의 조합된 저항에 응답하여 멀티-비트 값의 데이터를 저장하는,
    방법.
  18. 제 12 항에 있어서,
    상기 MLC 메모리 셀은 제 1 MLC 메모리 셀로서 특징화되며, 상기 장치는 제어기 및 비휘발성 메모리 모듈을 포함하는 데이터 저장 디바이스로서 특징화되며, 상기 비휘발성 메모리 모듈은 제 1 MLC 메모리 셀과 공칭적으로 동일한 MLC 메모리 셀들의 어레이를 포함하는,
    방법.
  19. 제 12 항에 있어서,
    상기 제 1 메모리 엘리먼트는 상기 메모리 스택 내의 제 1 높이에서 상기 제 1 메모리 엘리먼트를 형성하는 제 1 시리즈의 프로세싱 단계들을 이용하여 형성되며, 상기 제 2 메모리 엘리먼트는 상기 제 1 높이에 대해 오버랩되지 않는 관계로, 상기 메모리 스택 내의 제 2 높이에서 상기 제 2 메모리 엘리먼트를 형성하는 상이한, 제 2 시리즈의 프로세싱 단계들을 이용하여 형성되는,
    방법.
  20. 제 12 항에 있어서,
    상기 제 1 메모리 엘리먼트 및 상기 제 2 메모리 엘리먼트는 상기 메모리 셀 스택 내의, 오버랩되지 않는 상이한 높이들에 배치되는 평면외 메모리 엘리먼트들로서 특징화되는,
    방법.
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