JP5437355B2 - マルチレベルセル（ｍｌｃ）磁気メモリセルを有する装置およびマルチレベルセル磁気メモリにデータを記憶させる方法 - Google Patents

Description

概要
本発明のさまざまな実施の形態は、概してスピントルク注入ランダムアクセスメモリ（ＳＴＲＡＭ）メモリセルのような磁気メモリ素子にデータを書込むための方法および装置に向けられる。

さまざまな実施の形態に従うと、マルチレベルセル（ＭＬＣ）磁気メモリスタックは、第１の制御線に接続された第１および第２の磁気メモリ素子と、第２の制御線に接続されたスイッチング素子とを有する。第１のメモリ素子は、第２のメモリ素子と並列に接続され、第１および第２のメモリ素子は、スイッチング素子に直列に接続される。第１および第２のメモリ素子は、メモリセルスタック内で異なる高さで設けられている。

プログラミング電流は、第１および第２の制御線の間に流れて、第１および第２の磁気メモリ素子を同時に異なるプログラムされた抵抗に設定する。いくつかの実施の形態において、第１の書込電流は、第１および第２の素子を同時にプログラムし、それに続き反対の第２の方向に第２の書込電流が印加されて、第１の素子を異なるプログラムされた抵抗に切換える。

本発明のさまざまな実施の形態を特徴付けるこれらおよびさまざまな他の特徴および利点は、以下に続く詳細な説明および添付の図面の観点から理解されることができる。

データ記憶装置の機能ブロック表現を示す。 図１のメモリモジュールの部分を示す。 図２の選択された磁気メモリ素子のための例示的な構造を、磁性層のスタックとして示す。 図３Ａの磁気メモリ素子スタックの分解図である。 図２−３のように構成されたメモリセルの構造図である。 図４に示されている構造図の代替的な構造図である。 図４に示された構造図のさらに別の代替的な構造図である。 いくつかの実施の形態に従って構成されたメモリセルの抵抗および電流特性のグラフ表現である。 他の実施の形態に従って構成されたメモリセルの抵抗および電流特性のグラフ表現である。 ＭＬＣセルへのデータ書込ルーチンを示す。

詳細な説明
この開示は、たとえばスピントルク注入ランダムアクセスメモリ（ＳＴＲＡＭ）セルであるがこれに限定されない磁気メモリ素子にデータを書込み得る方式における改良を説明する。

固体磁気メモリセルのアレイが、データビットの不揮発の記憶を提供するために用いられ得る。いくつかの磁気メモリセル構成は、たとえば磁気トンネル接合（ＭＴＪ）のようなプログラム可能な抵抗素子を含む。ＭＴＪは、選択された方向における固定された磁気配向を有するピン止めされたリファレンス層を含む。自由層がトンネリングバリアによってリファレンス層から分離され、自由層は選択的に可変の磁気配向を有する。固定層に対する自由層の配向は、セルの全体的な電気抵抗を確立するが、それは読出センス動作の間に検出され得る。

磁気メモリ素子は、小型の半導体アレイ環境において効率的にデータを記憶することが見出されたが、そのような素子に関する１つの問題は、一般にマルチレベルセル（ＭＬＣ）プログラミングを用いて磁気メモリセルに多ビットを書込むことができないということである。すなわち、多くの磁気メモリ素子における自由層は、ただ２つの磁気状態（平行および反平行）の間で磁気的に歳差運動することが可能である。このことは、各磁気メモリ素子が、単一レベルのセルまたはＳＬＣプログラミングを用いて１ビットのデータのみを記憶することを可能にする。

したがって、本発明のさまざまな実施の形態は、概して磁気メモリ素子によってＭＬＣプログラミングをメモリセルに実行するための装置および方法に向けられる。以下で説明するように、各メモリセルは、セル内で互いに並列に結合された２つ（またはそれより多い）磁気メモリ素子で提供される。異なる電流密度がセルに印加されて、それぞれのメモリ素子を所望の抵抗状態へと独立に切換えることができる。

各セルにおける２つのプログラム可能なメモリ素子の使用は、各セル内で２ビットのデータ（００，０１，１０，１１のそれぞれ）の記憶を可能にする。各セルにおいて任意の複数のメモリ素子を設けてもよいことが明らかであるだろう。たとえば、３つのメモリ素子の使用は、各セル内で最大で３ビットのデータ（０００から１１１まで）の記憶を可能とするだろう。

図１は、本発明のさまざまな実施の形態に従って構築されるとともに動作するデータ記憶装置１００の単純化されたブロック表現を提供する。装置は、携帯電子機器にデータ記憶を提供するために携帯電子機器と一体になることが可能なメモリカードを構築することが期待されるが、そのように限定されるものではない。

装置１００は、コントローラ１０２とメモリモジュール１０４とを含むように示される。コントローラ１０２は、ホスト（別個には示されていない）とのインターフェイス動作を含む、装置の最上位の制御を提供する。コントローラは、ハードウェア内に、またはプログラマブルプロセッサを介して機能的に実現可能であるか、またはメモリモジュール１０４に直接的に組込まれることが可能である。装置１００に組込むことが可能な他の構造は、Ｉ／Ｏバッファ、ＥＣＣ回路およびローカルコントローラキャッシュも含むが、そのように限定されるものではない。

メモリモジュール１０４は、図２に図示されるように不揮発性のメモリセルの固体アレイを含む。各セル１０６は、複数の抵抗性のセンスメモリ素子１０８とスイッチング素子１１０とを含む。メモリ素子１０８は図２において可変抵抗として示されるが、その点において、素子は、セルへのプログラミング入力に応答して異なる電気抵抗を確立するだろう。スイッチング素子１１０は、読出および書込動作の間に個々のセルに対する選択的なアクセスを可能にする。なお、各セル１０６のメモリ素子１０８は、互いに並列に接続され、各メモリ素子はさらにスイッチング素子１１０に直列に接続されることに気付くであろう。

いくつかの実施の形態において、メモリセル１０６は、スピントルク注入ランダムアクセスメモリ（ＳＰＲＡＭ）セルとして特徴付けられる。メモリ素子１０８は、磁気トンネル接合（ＭＴＪ）として特徴付けられ、スイッチング素子はｎＭＯＳＦＥＴ（ｎチャネル金属酸化膜半導体電界効果トランジスタ）として特徴付けられる。巨大磁気抵抗（ＧＭＲ）構造、ＧＭＲ平面垂直電流（ＣＰＰおよびＣＣＰ）構造、および適切な書込電流の印加に応じて異なる抵抗を与える他の磁気構造を有する磁気素子を含む他のセル構造も容易に用いられ得るということが明らかであるだろう。

セル１０６へのアクセスは、ビット線（ＢＬ）１１２、ソース線（ＳＬ）１１４およびワード線（ＷＬ）１１６を含むさまざまな制御線の使用を通じて実行される。選択されたワード線１１６に沿ったすべてのセル１０６は、読出および書込動作の間に現在アクセスされるメモリのページを形成する。アレイは、行および列に配置されたＭ×Ｎの任意の数のメモリセルを含み得る。交点のアレイは、２つの制御線が各セルに直接的に結合される場合にのみ用いられ得る。

図２に表されたさまざまなビット線１１２、ソース線１１４および制御線１１６は、アレイを横切って直交して延在し、必要に応じて互いに平行または垂直であり得る。適切なドライバ回路（図示せず）がさまざまな制御線に結合されて、個々のセル１０６に選択された読出および書込電流を通過させる。

図３Ａは、図２から選択されたメモリ素子１０８の垂直方向のスタックの表現を提供する。ＭＴＪ１１８は、導電性の頂部電極１２２および底部電極１２０（ＴＥおよびＢＥのそれぞれ）を含む。リファレンス層（ＲＬ）１２４は、選択された方向に固定された磁気配向を有する。リファレンス層１２４は、永久磁石のような、隣接するピニング層によって確立された固定された磁気配向を有する反強磁性ピンド層のような、複数の形態を取り得る。合成反強磁性（ＳＡＦ）構造が代わりに用いられ得る。トンネリングバリア層１２６は、リファレンス層１２４を軟強磁性自由層１２８から分離し、またしばしば記憶層と呼ばれる。

自由層１２８は、素子１０８への書込電流の印加に応じて確立される選択的にプログラム可能な磁気配向を有する。自由層１２８のプログラムされた磁気配向は、リファレンス層１２４の配向と同じ方向（平行）であり得るか、またはリファレンス層１２４の配向と反対の方向（反平行）であり得る。平行の配向は、メモリセルを通じてより低い抵抗Ｒ_Lを与え、反平行の配向は、セルを通じてより高い抵抗Ｒ_Hを与える。

リファレンス層１２４および自由層１２８の磁気の方向は、示されるように、セルを通る軸の方向に対して垂直であることが期待されるが、これは必ずしも要求されるものではない。参考のため、自由層の平行な配向は、その層の容易軸に沿った磁化を提供し、自由層の反平行の配向は、その層の困難軸に沿った磁化を提供することが理解されるであろう。

図３Ａおよび３Ｂに示されていないが、頂部電極１２２は、関連するビット線１１２（図２）との電気的な相互接続を確立して、底部電極１２０は、関連するスイッチング素子１１０のドレインとの電気的な相互接続を確立する。

磁気メモリ素子１０８は、さまざまな形態を取り得る。例示的な構造は、図３Ｂにおいて分解された表現によって一般的に示されているように円筒形である。これは、頂部電極１２２の頂部表面１３０によって示されるように、円形の断面領域を有する素子１０８を提供する。矩形のような、他の断面形状も代わりに用いられ得る。スタック層の各々を順に形成するために、適切な半導体製造プロセスが適用され得る。

図４は、いくつかの実施の形態に従う、図２−３のメモリセルのための例示的な半導体構成を示す。他のセルスタック構成が用いられ得ることが明らかであるだろう。図４において、ベースのｐ半導体基板１３４が局在するｎ＋ドープ領域１３６、１３８を伴って与えられる。ゲート構造１４０は、領域１３６，１３８に広がり、スイッチング素子１１０としてのｎチャネルトランジスタを形成する。セル１０６のための選択されたワード線１１６は、ゲート１４０に結合される。

電気伝導性構造１４２はドープ領域１３８から延在してブリッジ電極１４４を支持する。ＭＴＪ１，ＭＴＪ２として示される２つの隣り合った、同一平面上での磁気メモリ素子１０８は電極１４４上に支持される。第２の延在する電極１４６は、ＭＴＪ１素子およびＭＴＪ２素子から延在して、関連するビット線１１２と接触して係合する。第３の電極構造１４８は、縦方向に延在するソース線１１４をドープ領域１３６に相互接続する。別個には示されてはいないが、二酸化シリコンのような材料の絶縁層が図４に示されるさまざまな素子の間に延在することが明らかであるだろう。

第１の磁気メモリ素子ＭＴＪ１を切換えるために要する電流密度は、第２の磁気メモリ素子ＭＴＪ２を切換えるために要する電流密度と異なるように選択される。メモリセル１０６を通る電流密度は、ワード線１１６に供給される電位によって順に確立される、ＭＯＳＦＥＴ１１０の導電性によって制御される。セルを流れる電流の大きさおよび方向は、ビット線１１２およびソース線１１４への適切な電位の印加を通じて確立される。

なお、それぞれのＭＴＪ１素子およびＭＴＪ２素子は、同一の平面に沿って置かれて、半導体製造の間に同時に形成され得る。それぞれの素子に対して異なるサイズおよび／または形状を与えることによって、異なるスイッチング密度が確立され得る。たとえば、図４において、ＭＴＪ２は、ＭＴＪ１よりも大きな断面領域を持つように示され、それにより、より高いスイッチングしきい値特性を有するＭＴＪ２が提供される。

図５は、メモリセル１０６の代替的な構造を示す。図５における構造は、概して図４に示された構造と同様であり、したがって同様の参照符号は同様の要素を示すであろう。図５において、磁気素子ＭＴＪ１および磁気素子ＭＴＪ２のそれぞれは、半導体スタック内の異なる高さの別々の平面に沿って、互いに重ならず平面外の関係で配置される。より具体的には、ＭＴＪ１は、垂直平面１４９の下に配置され、ＭＴＪ２はこの線の上である。半導体製造の間、まずＭＴＪ１がスタック内のより低い高さに形成され、次にＭＴＪ２はスタック内の、より高い高さに形成される。

示されたように、異なる平面にＭＴＪ１メモリ素子１０８およびＭＴＪ２メモリ素子１０８を提供することは、書込動作を有利に改善することができるとともに、電気的な抵抗の応答に影響を与えることができるが、それは一方の素子から他の素子への平面内の磁場効果が実質的に避けられるためである。たとえば、プログラミング動作の間にＭＴＪ１における自由層に生成される磁界は、ＭＴＪ２における自由層に影響を与えることがないかも知れず、逆もまた同様である。それの理由は、これらのそれぞれの層の垂直方向の高さが異なるためである。

さらに図５のように、異なる重ならない平面にＭＴＪ１メモリ素子とＭＴＪ２メモリ素子とを提供することは、製造プロセスにおいて、各々の素子の製造が特別に調整されることを可能にする。第１の組のプロセスステップは、第１の、より低い高さにＭＴＪ１を形成するために適用されることができ、次に、異なる、第２の組のプロセスステップは、第２の、より高い高さにＭＴＪ２を形成するために適用されることができる。これは、それぞれの種類のメモリ素子の各々を形成する精度を高めることができ、他方の素子に逆に影響を与える一方のメモリ素子のプロセスステップに関する問題を防ぐ。

それぞれの平面外のＭＴＪ１素子およびＭＴＪ２素子の間の垂直軸の分離量は、望むように、重なりの量を含む平面外の分離を含むように変化させることができる。ＭＴＪ１，ＭＴＪ２が平面外でありつつ、ＭＴＪ２の最も低い部分を、ＭＴＪ１の最も高い部分と同一の平面上にすることが可能である。いくつかの実施の形態において、ＭＴＪ２の底部電極（ＢＥ）とＭＴＪ１の頂部電極（ＴＥ）とを揃えることが有利であり得るが、それによりこれらのそれぞれの素子は、同一の金属配線プロセスを用いて形成される。それにも関わらず、これらの素子は、本明細書での目的のために平面外のままであるだろう。

延在する電極１５０は、示されるようにＭＴＪ２を支持してＭＴＪ２素子を、第２の、より高い高さへと持上げる。この電極は、ＭＴＪ１の形成の間に形成可能であり、次にＭＴＪ２は、この電極の頂部に続いて形成可能である。これまでと同じく、ＭＴＪ２は、異なる厚みのそれぞれの中間層を含む、ＭＴＪ１と比較して異なるサイズおよび／または形状を有するように準備されて、それぞれの素子の間の異なるスイッチング特性を提供する。

図６は、さらに別の実施の形態に従うメモリセルを示す。図６の構成は、ＭＴＪ１およびＭＴＪ２が名目的に同一のサイズである点を除いて図５の構成と同様である。スイッチング特性の違いは、他の手段、たとえば異なるように構成された自由層の使用を通じて実現される。たとえば、ＭＴＪ１の自由層は、ＭＴＪ２の自由層と異なる電流密度で歳差運動をし得る材料により形成され得る。

上記の例示的な構造は、メモリセル１０６が４つの異なる抵抗状態を取ることを可能にする。第１の状態は、両方のメモリ素子１０８が低い抵抗Ｒ_L（０，０）であるときに起こる。第２の状態は、ＭＴＪ１がより高い抵抗Ｒ_Hであり、ＭＴＪ２がＲ_Lのままであるとき（１，０）に起こる。第３の状態は、ＭＴＪ１がより低い抵抗Ｒ_LでありＭＴＪ２がＲ_Hであるとき（０，１）に起こる。第４の状態は、両方の素子がＲ_Hであるとき（１，１）である。

各セル１０６におけるそれぞれのメモリ素子１０８の異なる電流スイッチング密度により、Ｒ_L1として示される、ＭＴＪ１の低い抵抗は、Ｒ_L2として示される、ＭＴＪ２の低い抵抗とは異なるであろう。同様に、Ｒ_H1として示される、ＭＴＪ１の高い抵抗は、Ｒ_H2として示される、ＭＴＪ２の高い抵抗と異なるであろう。概して、Ｒ_L2はＲ_L1よりも大きく（Ｒ_L2＞Ｒ_L1）、Ｒ_H2はＲ_H1よりも大きい（Ｒ_H2＞Ｒ_H1）ことが期待される。

Ｒ_L1，Ｒ_L2，Ｒ_H1，Ｒ_H2の相対的な値は、それぞれのメモリ素子１０８の構造に依存して変化するであろう。図７は、Ｒ_H2＞Ｒ_L2＞Ｒ_H1＞Ｒ_L1である１つの例示的な実施の形態を示す。この場合、ＭＴＪ２のより低い抵抗状態Ｒ_L2は、ＭＴＪ１のより高い抵抗状態Ｒ_H1よりも大きな電気抵抗を有する。これは、メモリ素子ＭＴＪ１およびメモリ素子ＭＴＪ２が図４におけるのと同じ平面に形成される場合に達成され得る。

電流密度Ｊ₁は、ＭＴＪ１をＲ_L1に達成し、ＭＴＪ２をＲ_L2に達成することを要する電流密度として定義される。電流密度Ｊ₂，Ｊ₃およびＪ₄は、示されるように残りの３つの状態を実現する。電流密度Ｊ₁およびＪ₃の極性（電流の流れる方向）は、電流密度Ｊ₂およびＪ₄の極性の反対であることに気付くであろう。いくつかの実施の形態において、（０，０）状態は、ビット線１１２と、ドレインが接続されるトランジスタ１１０のウェルとの間の電位差を確立することによって、メモリアレイ１０４のあるセクションにおけるバルクリフレッシュ動作を用いて達成され得る。

いくつかの実施の形態において、ＭＴＪ１素子およびＭＴＪ２素子を所望の状態に設定するために、セルに多数の連続的な書込電流を印加することが必要であり得る。たとえば、明確でない初期状態から状態（０，１）を書込むために、まず密度Ｊ₄の電流を印加してセルの状態を（１，１）に設定し、続いて、密度Ｊ₃の逆極性のより低い電流の印加によって、ＭＴＪ１を低い抵抗、たとえば（０，１）へと戻して切換える。一方、他の状態は、状態（０，０）または（１，１）のように、単一の方向に書込電流を一度印加することを用いて書込まれられ得る。これらのおよび他の動作上の要求は、所与のセルの構成に依存するであろうが、本開示の観点から、当業者によって容易に取入れられ得る。

ＭＴＪ１メモリ素子１０８およびＭＴＪ２メモリ素子１０８は、並列に抵抗として動作し、したがって上記の抵抗状態の各々は、以下のような、メモリ素子のメモリ素子抵抗Ｒ（ｘ，ｙ）を与えるであろう。

導体からの寄生効果および他の効果を無視すると、メモリセルの全抵抗Ｒ_Tは、したがって次のように近似することができる。

ここでＲ（ｘ，ｙ）は、式（１）−（４）からのそれぞれのメモリ素子抵抗であり、Ｒ_Sは、トランジスタ１１０のドレイン−ソース抵抗である。メモリセルのプログラムされた状態は、任意の適切な方式によって検知され得るが、たとえば、ビット線１１２からソース線１１４にメモリセル１０６を通じて小さな読出電流を印加して、センスアンプ（図示せず）を用いてセルでの全体的な電圧降下を検知することによって検知することができる。

図８は、Ｒ_H2＞Ｒ_H1＞Ｒ_L2＞Ｒ_L1である場合のＭＴＪ１素子１０８およびＭＴＪ２素子１０８のそれぞれの抵抗の代替的なグラフ表現を示す。この場合は、図５に示されるように、それらの素子が異なる平面上に配置される場合に達成され得る。素子のそれぞれの最小および最大抵抗範囲の間には測定値の重なりがあることに気付くであろう。それにも関わらず、図８におけるメモリセルの場合のさまざまなプログラムされた状態は、上記のように達成することができる。

図９は、ＭＬＣ磁気メモリセルへのデータ書込ルーチン２００のためのフローチャートを示し、概して、示されたステップは、本発明のさまざまな実施の形態に従って実行される。

ステップ２０２において、アレイに書込まれるデータがまずホスト装置または他のソース（たとえば内部メタデータ）から受信される。この処理の間、アレイ１０４中の１以上のセルが選択されて、書戻しデータを受けるであろう。コントローラ１０２または他の制御回路は、ステップ２０４により示されるように、各々の選択されたセルの所望の抵抗状態を順に特定する。セル毎の２ビットの上記の例を用いて、所望の抵抗状態は（０，０），（１，０），（０，１）または（１，１）となるであろう。

選択されたセルに状態（０，０）を書込むために、フローはステップ２０６に進み、ステップ２０６において、電流密度および極性Ｊ₁を有する（図７−８を参照）、相対的に大きな電流Ｉ₁がセルに印加される。これはＭＴＪ１およびＭＴＪ２の両方を、平行、すなわち低い抵抗状態（０，０）へと遷移させるであろう。

選択されたセルに状態（１，０）を書込むために、フローはステップ２０８に進み、ステップ２０８において、電流極性および密度Ｊ₁を有する比較的大きな電流Ｉ₁が印加されて、ＭＴＪ１およびＭＴＪ２の両方を状態（０，０）に設定する。これに続き、ステップ２１０において、電流極性および密度Ｊ₂を有する相対的により小さい電流Ｉ₂が印加されてＭＴＪ１を反平行状態へと切換える。この第２の小さな電流Ｉ₂はＭＴＪ２を反平行状態へと切換えるには不十分であり、したがって最終状態は（１，０）である。

選択されたセルに状態（０，１）を書込むために、フローはステップ２１２に進み、ステップ２１２において電流極性および密度Ｊ₄を有する相対的に大きな電流Ｉ₄が印加されて、ＭＴＪ１およびＭＴＪ２の両方を状態（１，１）に設定する。これに続き、ステップ２１４において極性および密度Ｊ₃を有する相対的により小さい電流Ｉ₃が印加されてＭＴＪ１を平行状態へと切換える。この相対的により小さい電流Ｉ₃はＭＴＪ２を平行状態へと切換えるには不十分であり、その結果最終状態は（０，１）となるであろう。

最後に、選択されたセルに状態（１，１）を書込むために、フローはステップ２１６に進み、ステップ２１６において相対的に大きな電流Ｉ₄が印加されてＭＴＪ１およびＭＴＪ２の両方を反平行状態（１，１）に設定する。

望むのであれば、リードベリファイ動作がステップ２１８において実行されて、その処理が終わった後に、正しいメモリ状態が達成されたことが検証される。上記のステップ２０４−２１８は、各ＭＬＣセルに順に書込まれる場合に実行されるということが明らかであるだろう。

本明細書で開示されたさまざまな実施の形態は、一度書込むメモリまたは多数回書込むメモリにおける使用に適している。例示的な実施の形態として、ＳＴＲＡＭメモリセルが用いられたが、本開示はそのように限定されるものではない。それは、任意の数の異なる種類の磁気素子構造が、上記の技術を取入れ得るからである。

本発明のさまざまな実施の形態の多数の特徴および利点が、発明のさまざまな実施の形態の構造および機能の詳細とともに上記の説明において説明されたが、この詳細な説明は、図示のみであり、あらゆる変更が詳細になされ得るものであり、本発明の原理のうちの部分の構造および配置の点では、添付の請求項が表現する用語の最も広く一般的な意味により最大の範囲で示される。

１００ データ記憶装置、１０２ コントローラ、１０４ メモリモジュール（アレイ）、１０６ メモリセル、１０８ 磁気メモリ素子、１１０ スイッチング素子、１１２ ビット線、１１４ ソース線、１１６ ワード線、１２４ リファレンス層、１２６ トンネリングバリア層、１２８ 自由層、１３０ 頂部表面、１３４ 半導体基板、１３６，１３８ ドープ領域、１４０ ゲート構造、１４２ 電気伝導性構造、１４４ ブリッジ電極、１４８ 第３の電極構造、１４９ 垂直平面、２００ データ書込ルーチン、２０２，２０４，２０６，２０８，２１０，２１２，２１４，２１６，２１８ ステップ。

Claims (10)

1. 装置であって、第１の制御線に接続された第１および第２の磁気メモリ素子を有するマルチレベルセル（ＭＬＣ）磁気メモリセルスタックと、第２の制御線に接続されたスイッチング素子とを備え、
   前記第１の磁気メモリ素子は、前記第２の磁気メモリ素子と並列に接続され、
   前記第１および第２の磁気メモリ素子の各々は、さらに、前記第１および第２の制御線の間の前記スイッチング素子に直列に接続されるとともに、前記スタック内のそれぞれの平面外の軸方向の異なった重ならない高さに配置され、
   プログラミング電流が前記第１および第２の制御線の間に流れて、前記第１および第２の磁気メモリ素子を異なるプログラムされた抵抗に同時に設定する、装置。
2. 前記第１の磁気メモリ素子は、第１の電流密度を有する、前記セルを通る書込電流の印加に応答して、選択された磁気配向に対して歳差運動し、前記第２の磁気メモリ素子は、前記選択された磁気配向に対して歳差運動をする前に、より高い第２の電流密度を有する、前記セルを通る書込電流の印加を必要とする、請求項１に記載の装置。
3. 前記第１および第２の磁気メモリ素子の各々は、磁気トンネル接合（ＭＴＪ）として特徴付けられ、ＭＴＪの各々は、固定された磁気配向を有するリファレンス層と、前記磁気メモリ素子への書込電流の印加に応答して、選択的にプログラム可能な磁気配向を有する自由層と、前記リファレンス層と前記自由層との間のトンネルバリアとを有する、請求項１または２に記載の装置。
4. 前記第１および第２の磁気メモリ素子の前記自由層は、異なるスイッチング電流密度に応答して、選択されたプログラム可能な磁気配向に対して歳差運動を行なう、請求項３に記載の装置。
5. 前記第１の磁気メモリ素子は、第１のスイッチング電流密度を提供するために第１の全体的な断面領域を有し、前記第２の磁気メモリ素子は、異なる、第２のスイッチング電流密度を提供するために、異なる、第２の全体的な断面領域を有する、請求項１から４のいずれか１項に記載の装置。
6. 前記第１および第２の磁気メモリ素子の各々は、当該関連する素子のプログラムされた抵抗に応答して１ビットのデータを記憶し、したがって、前記メモリセルは少なくとも２ビットのデータを記憶する、請求項１から５のいずれか１項に記載の装置。
7. 前記第１および第２の磁気メモリ素子の各々は、相対的に低い電気抵抗および相対的に高い電気抵抗にそれぞれプログラム可能であり、前記メモリセルは、前記第１および第２の磁気メモリ素子の組合された抵抗に応答して、多ビット値のデータを記憶する、請求項１から６のいずれか１項に記載の装置。
8. 前記第１および第２の制御線の間の前記メモリセルを通じて書込電流を印加して、それぞれの磁気メモリ素子にデータを記憶する制御回路をさらに備え、前記メモリセルの選択された、プログラムされた状態は、前記セルを通じて、第１の軸の方向に、第１の相対的により大きい書込電流を流し、続いて、前記セルを通じて反対の第２の軸方向に、前記セルを通じて、第２の相対的により小さい書込電流を流すことによって達成される、請求項１から７のいずれか１項に記載の装置。
9. 前記ＭＬＣメモリセルは第１のＭＬＣメモリセルとして特徴付けられ、前記装置はコントローラおよび不揮発性メモリモジュールを備えるデータ記憶装置として特徴付けられ、
   前記不揮発性メモリモジュールは、前記第１のＭＬＣメモリセルと名目上同一のＭＬＣメモリセルのアレイを備える、請求項１から８のいずれか１項に記載の装置。
10. 方法であって、
    第１および第２の磁気メモリ素子を有するマルチレベルセル（ＭＬＣ）磁気メモリセルスタックを準備するステップを備え、前記第１および第２の磁気メモリ素子は前記スタック内においてそれぞれの平面外の軸方向の異なった重ならない高さに配置され、かつ、第１の制御線に接続され、前記メモリセルスタックは、さらに、第２の制御線に接続されたスイッチング素子を有し、前記第１の磁気メモリ素子は前記第２の磁気メモリ素子と並列に接続され、前記第１および第２の磁気メモリ素子の各々は、さらに、前記第１および第２の制御線の間の前記スイッチング素子に直列に接続され、
    前記第１および第２の制御線の間の前記メモリセルを通って第１の軸方向に第１の書込電流を流して、前記第１および第２の磁気メモリ素子を、それぞれのプログラムされた抵抗に同時にプログラムするステップと、
    続いて、前記第１および第２の制御線の間の前記メモリセルを通って、反対の第２の軸方向に第２の書込電流を流して、前記第１の磁気メモリ素子を異なるプログラムされた抵抗にプログラムするステップとをさらに備える、方法。

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