JP2018147534A - センスアンプ、半導体記憶装置、情報処理装置及び読み出し方法 - Google Patents

センスアンプ、半導体記憶装置、情報処理装置及び読み出し方法 Download PDF

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Abstract

【課題】半導体記憶装置の大容量化や高速化、データレート向上を実現することが可能なセンスアンプを提供する。【解決手段】活性状態と非活性状態とを制御するスイッチを備え、それぞれの入力と出力とがクロスカップル接続された第１及び第２のインバータと、前記クロスカップルされた信号線のそれぞれに、記憶素子からの入力に対する接続と遮断とを切り替える第１及び第２のスイッチと、を備える、センスアンプが提供される。【選択図】図１

Description

本開示は、センスアンプ、半導体記憶装置、情報処理装置及び読み出し方法に関する。
抵抗変化型半導体記憶装置は、少なくとも２値の情報を電気的抵抗値に基づき保存する少なくとも１つの抵抗変化型記憶素子で構成される記憶素子を備えている。そして抵抗変化型半導体記憶装置は、選択された記憶素子に電流を流し、記憶素子の電気的抵抗に掛かる電圧値をセンスアンプで検知することで、記憶素子に保存された論理値を読み取る。また抵抗変化型半導体記憶装置の記憶素子は、閾値以上の電圧が印加されると、印加された電圧の方向に応じて高抵抗または低抵抗に変化する特徴を有している。従って抵抗変化型半導体記憶装置には、この閾値電圧以内での読み出しが要求され、好感度且つ高性能のセンスアンプが要求される。そのような半導体記憶装置を開示した文献としては、例えば特許文献１〜４等がある。
特開２００９−２３８３２７号公報 特開２００９−７６１３７号公報 特開２００１−２７３７５６号公報 特開２００２−３６７３６４号公報
既存の技術では、抵抗変化型半導体記憶装置の大容量化や高速化、データレート向上の妨げとなっていた。
そこで、本開示では、半導体記憶装置の大容量化や高速化、データレート向上を実現することが可能な、新規かつ改良されたセンスアンプ、半導体記憶装置、情報処理装置及び読み出し方法を提案する。
本開示によれば、活性状態と非活性状態とを制御するスイッチを備え、それぞれの入力と出力とがクロスカップル接続された第１及び第２のインバータと、前記クロスカップルされた前記第１及び第２のインバータのそれぞれに、記憶素子からの入力に対する接続と遮断とを切り替える第１及び第２のスイッチと、を備える、センスアンプが提供される。
また本開示によれば、メモリ素子と、前記メモリ素子からのデータの読み出しに用いられる参照電位を生成する際の第１の抵抗状態に設定された第１の参照素子と、前記参照電位を生成する際の、前記第１の抵抗状態とは異なる第２の抵抗状態に設定された、前記第１の参照素子と異なる第２の参照素子と、選択された、前記メモリ素子及び前記第１並びに第２の参照素子からの入力の差を検知するセンスアンプと、を備え、前記センスアンプは、活性状態と非活性状態とを制御するスイッチを備え、それぞれの入力と出力とがクロスカップル接続された第１及び第２のインバータと、前記クロスカップルされた前記第１及び第２のインバータのそれぞれに、前記メモリ素子及び前記第１並びに第２の参照素子からの入力に対する接続と遮断とを切り替える第１及び第２のスイッチと、を備える、半導体記憶装置が提供される。
また本開示によれば、上記半導体記憶装置を少なくとも１つ備える、情報処理装置が提供される。
また本開示によれば、活性状態と非活性状態とを制御するスイッチを備え、それぞれの入力と出力とがクロスカップル接続された第１及び第２のインバータのそれぞれに、記憶素子からの入力に対する接続と遮断とを第１及び第２のスイッチを用いて切り替えることを含む、読み出し方法が提供される。
以上説明したように本開示によれば、半導体記憶装置の大容量化や高速化、データレート向上を実現することが可能な、新規かつ改良されたセンスアンプ、半導体記憶装置、情報処理装置及び読み出し方法を提供することが出来る。
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
本開示の実施の形態に係る半導体記憶装置の機能構成例を示す説明図である。 同実施形態に係る半導体記憶装置の回路構成例を示す説明図である。 図２に示した半導体記憶装置の動作例をタイミングチャートで示す説明図である。 クロスカップルインバータの変形例を示す説明図である。 クロスカップルインバータの変形例を示す説明図である。 同実施形態に係る半導体記憶装置の動作例を説明する流れ図である。 同実施形態に係る半導体記憶装置の回路構成例を示す説明図である。 リファレンス用の記憶素子の構成例を示す説明図である。 リファレンス用の記憶素子の構成例を示す説明図である。 リファレンス用の記憶素子の構成例を示す説明図である。 リファレンス用の記憶素子の構成例を示す説明図である。 リファレンス用の記憶素子の構成例を示す説明図である。 リファレンス用の記憶素子の構成例を示す説明図である。 同実施形態に係る半導体記憶装置の機能構成例を示す説明図である。 同本実施形態に係る半導体記憶装置を備えたシステムの構成例を示す説明図である。 同本実施形態に係る半導体記憶装置を備えたシステムの構成例を示す説明図である。 同実施形態に係る半導体記憶装置が搭載されうる電子デバイスの機能構成例を示す説明図である。
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
なお、説明は以下の順序で行うものとする。
１．本開示の実施の形態
１．１．概要
１．２．構成例
２．応用例
３．まとめ
＜１．本開示の実施の形態＞
［１．１．概要］
本開示の実施の形態について詳細に説明する前に、本開示の実施の形態の概要について説明する。
抵抗変化型半導体記憶装置は、少なくとも２値の情報を電気的抵抗値に基づき保存する少なくとも１つの抵抗変化型記憶素子で構成される記憶素子を備えている。そして抵抗変化型半導体記憶装置は、選択された記憶素子に電流を流し、記憶素子の電気的抵抗に掛かる電圧値をセンスアンプで検知することで、記憶素子に保存された論理値を読み取る。また抵抗変化型半導体記憶装置の記憶素子は、閾値以上の電圧が印加されると、印加された電圧の方向に応じて高抵抗または低抵抗に変化する特徴を有している。従って抵抗変化型半導体記憶装置には、この閾値電圧以内での読み出しが要求され、好感度且つ高性能のセンスアンプが要求される。
記憶素子の抵抗値を判別するために、２つの抵抗値（高抵抗及び低抵抗）の中間の値を持ったリファレンス用の記憶素子を用意する方法がある。この方法は、記憶素子を作り分ける必要があり、製造コストが増加してしまう。そこで、複数の抵抗値を有する抵抗変化型記憶素子を並列に繋ぎ、その平均値をとることでリファレンス用の電位を生成する方法が提案されている。
複数の抵抗変化型記憶素子を並列に繋ぎ、その平均値をリファレンス用の電位とする方法を用いれば、記憶素子を作り分ける必要は無くなる。しかし、この方法は、データ記憶用の記憶素子とリファレンス用の記憶素子とで、読み出し電流の印加経路の負荷容量を等しくする必要があった。そのため、リファレンス用の記憶素子の数を削減することが出来ず、決められた面積の中でデータ記憶用の記憶素子を増やすことが出来ないことで、大容量化の妨げとなっていた。
また特許文献３には、記憶素子の電圧値を検知するセンスアンプの技術が開示されている。当該文献で開示されているセンスアンプは、センスノードとリファレンスノードの先に接続される記憶素子の数が等しい。従って、サンプル期間で差電圧を発生させることが出来る。しかし、リファレンス用の記憶素子を、複数の同時に活性化されるセンスアンプで共有した場合、リファレンスノードの先に複数のセンスアンプの容量負荷が付くので、センスノードとの間で容量のバランスが取れなくなる。すなわち、センスノード側に現れた電圧がリファレンスノードに流れてしまい、差電圧が現れなくなっている。そのため特許文献３では、リファレンス用の記憶素子を複数のセンスアンプで共有する際には、センスアンプを排他制御するようにしている。しかし、センスアンプを排他制御することで読み出しを並列化できず、データレートを高めることが出来ない。
そこで本件開示者は、上述した点に鑑み、半導体記憶装置の大容量化や高速化、データレート向上を実現することが可能な技術について鋭意検討を行った。その結果、本件開示者は、以下で説明するように、半導体記憶装置の大容量化や高速化、データレート向上を実現することが可能な技術を考案するに至った。
以上、本開示の実施の形態の概要について説明した。
［１．２．構成例］
まず、本開示の実施の形態に係る半導体記憶装置の機能構成例について説明する。図１は、本開示の実施の形態に係る半導体記憶装置の機能構成例を示す説明図である。以下、図１を用いて本開示の実施の形態に係る半導体記憶装置の機能構成例を説明する。
図１に示した半導体記憶装置１は、電流注入型増幅器１０ａ、１０ｂ、１０ｃと、記憶素子２０ａ、２０ｂ、２０ｃと、センスアンプ１００と、を含んで構成される。
電流注入型増幅器１０ａは、記憶素子２０ａからデータを読み出す際に記憶素子２０ａに電流を注入して、記憶素子２０ａからの出力を増幅してセンスアンプ１００に出力する。電流注入型増幅器１０ａは、記憶素子２０ａの抵抗の状態が高抵抗（ＲＨ）の場合は高レベルの、低抵抗（ＲＬ）の場合は低レベルの出力をセンスアンプ１００へ出力する。
電流注入型増幅器１０ｂ、１０ｃは、記憶素子２０ａからデータを読み出す際に記憶素子２０ｂ、２０ｃに電流を注入して、記憶素子２０ｂ、２０ｃからの出力を増幅してセンスアンプ１００に出力する。記憶素子２０ｂ、２０ｃからの出力は、記憶素子２０ａからのデータの読み出しに用いられる。電流注入型増幅器１０ａ、１０ｂ、１０ｃの構成は後述するが、定電流源と、電圧クランプ用のトランジスタと、で構成される。
記憶素子２０ａ、２０ｂ、２０ｃは、少なくとも２値の情報を電気的抵抗値に基づき保存する、少なくとも１つの抵抗変化型記憶素子を含んで構成される。記憶素子２０ａは、データ記憶用の記憶素子であり、記憶素子２０ｂ、２０ｃは、リファレンス用の記憶素子である。記憶素子２０ｂ、２０ｃの一方は、論理値「０」が書き込まれた記憶素子であり、他方は論理値「１」が書き込まれた記憶素子である。記憶素子２０ｂ、２０ｃが並列に接続されていることで、記憶素子２０ｂ、２０ｃの値の平均がリファレンスとして用いられる。
センスアンプ１００は、記憶素子２０ａからの出力と、記憶素子２０ｂ、２０ｃからの出力の平均と、を比較して、比較結果を増幅して出力する。センスアンプ１００は、図示しないメモリコントローラからの活性化制御信号によって活性化される。本実施形態では、センスアンプ１００は、クロスカップルインバータ１１０と、スイッチ１２０ａ、１２０ｂと、を含んで構成される。
クロスカップルインバータ１１０は、詳細な構成については後述するが、２つのＰ型トランジスタと、２つのＮ型トランジスタとでクロスラッチを構成している。またクロスカップルインバータ１１０は、クロスラッチを構成するトランジスタのそれぞれに対して直列に接続された、電源供給を制御するトランジスタを具備する。
スイッチ１２０ａは、電流注入型増幅器１０ａと、クロスカップルインバータ１１０との接続と遮断とを切り替えるスイッチである。またスイッチ１２０ｂは、電流注入型増幅器１０ｂ、１０ｃと、クロスカップルインバータ１１０との接続と遮断とを切り替えるスイッチである。スイッチ１２０ａ、１２０ｂのオン、オフは、図示しないメモリコントローラからの切り離し制御信号によって行われる。
以上、本開示の実施の形態に係る半導体記憶装置の機能構成例を説明した。続いて、本実施形態に係る半導体記憶装置の具体的な回路構成例について説明する。
図２は、本実施形態に係る半導体記憶装置の回路構成例を示す説明図である。以下、図２を用いて本実施形態に係る半導体記憶装置の回路構成例について説明する。
図２に示した半導体記憶装置１は、読み出し回路２と、リファレンス生成回路３と、メモリセルアレイ４と、リファレンスセルアレイ５と、を含んで構成される。
読み出し回路２は、電流注入型増幅器１０ａと、センスアンプ１００と、を含んで構成される。電流注入型増幅器１０ａは、定電流源１１ａと、電圧クランプ用トランジスタ１２ａと、を含んで構成される。電圧クランプ用トランジスタ１２ａは、記憶素子２０ａに掛かる電圧を制限するよう、所定の参照電圧Ｖｒｅｆにより制御される。また読み出し回路２は、定電流源１１ａから延びる読み出し線１４ａと、メモリセルアレイ４のソース線ＳＬとの接続と遮断とを切り替える１／Ｎスイッチ１３ａを含む。読み出し回路２は複数設けられ得る。
リファレンス生成回路３は、電流注入型増幅器１０ｂ、１０ｃを含んで構成される。電流注入型増幅器１０ｂは、定電流源１１ｂと、電圧クランプ用トランジスタ１２ｂと、を含んで構成される。電流注入型増幅器１０ｃは、定電流源１１ｃと、電圧クランプ用トランジスタ１２ｃと、を含んで構成される。電圧クランプ用トランジスタ１２ｂ、１２ｃは、記憶素子２０ｂ、２０ｃに掛かる電圧を制限するよう、所定の参照電圧Ｖｒｅｆにより制御される。
またリファレンス生成回路３は、定電流源１１ｂから延びる読み出し線１４ｂと、リファレンスセルアレイ５のソース線ＳＬとの接続と遮断とを切り替えるレプリカスイッチ１３ｂを含む。またリファレンス生成回路３は、定電流源１１ｃから延びる読み出し線１４ｃと、リファレンスセルアレイ５のソース線ＳＬとの接続と遮断とを切り替えるレプリカスイッチ１３ｃを含む。レプリカスイッチは、一度に活性化されるリファレンス用の記憶素子と同じ数だけ設けられ、さらにレプリカスイッチは電流注入型増幅器と同じ数だけ設けられる。電流注入型増幅器１０ｂ、１０ｃの出力は、１つのリファレンス線ＲＬに結合され、同時に活性化される複数の読み出し回路２に接続される。
１／Ｎスイッチ１３ａと、レプリカスイッチ１３ｂ、１３ｃとは、読み出し動作の際に接続状態に、それ以外の動作の際に切断状態に、それぞれ制御される。
メモリセルアレイ４は、マトリクス状に配置された記憶素子２０ａを備える。記憶素子２０ａは、抵抗変化型記憶素子２１ａと、抵抗変化型記憶素子２１ａに直列に接続される選択トランジスタ２２ａと、を備える。選択トランジスタ２２ａは、ゲートに行選択線ＷＬが接続され、ソースにソース線ＳＬが接続され、ドレインに抵抗変化型記憶素子２１ａが接続されている。
リファレンスセルアレイ５は、マトリクス状に配置された記憶素子２０ｂ、２０ｃを備える。記憶素子２０ｂは、抵抗変化型記憶素子２１ｂと、抵抗変化型記憶素子２１ｂに直列に接続される選択トランジスタ２２ｂと、を備える。選択トランジスタ２２ｂは、ゲートに行選択線ＷＬが接続され、ソースにソース線ＳＬが接続され、ドレインに抵抗変化型記憶素子２１ｂが接続されている。同様に、記憶素子２０ｃは、抵抗変化型記憶素子２１ｃと、抵抗変化型記憶素子２１ｃに直列に接続される選択トランジスタ２２ｃと、を備える。選択トランジスタ２２ｃは、ゲートに行選択線ＷＬが接続され、ソースにソース線ＳＬが接続され、ドレインに抵抗変化型記憶素子２１ｃが接続されている。
本実施形態では、抵抗変化型記憶素子２１ｂには論理値「０」が書き込まれ、抵抗変化型記憶素子２１ｃには論理値「１」が書き込まれているものとする。
なお、選択トランジスタと抵抗変化型記憶素子とは図２に示したものとは逆に接続されても良い。また、記憶素子の選択時に行選択線ＷＬの電位をグランドになるように制御することで選択トランジスタを除外した構成が採られても良い。
センスアンプ１００は、クロスカップルインバータ１１０と、スイッチ１２０ａ、１２０ｂと、を含んで構成される。クロスカップルインバータ１１０は、２つのＰ型トランジスタＴｒ１、Ｔｒ２と、２つのＮ型トランジスタＴｒ３、Ｔｒ４と、クロスラッチを形成するトランジスタのそれぞれに対して電源供給を制御するトランジスタＴｒ５〜Ｔｒ８と、を含んで構成される。スイッチ１２０ａは、センスノードＳＮを電流注入型増幅器１０ａの出力に接続したり、電流注入型増幅器１０ａの出力から切り離したりするためのスイッチであり、例えばトランジスタで形成される。スイッチ１２０ｂは、リファレンスノードＲＮを電流注入型増幅器１０ｂ、１０ｃの出力に接続したり、電流注入型増幅器１０ｂ、１０ｃの出力から切り離したりするためのスイッチであり、例えばトランジスタで形成される。
以上、図２を用いて本実施形態に係る半導体記憶装置１の回路構成例について説明した。続いて、図２に示した半導体記憶装置１の動作例を説明する。
図３は、図２に示した半導体記憶装置１の動作例をタイミングチャートで示す説明図である。
半導体記憶装置１は時刻ｔ１の時点で、ある行選択線ＷＬを選択してハイレベルになると、時刻ｔ２の時点で、いずれかの１／Ｎスイッチ１３ａ及びレプリカスイッチ１３ｂ、１３ｃを接続状態とする。いずれかの１／Ｎスイッチ１３ａが接続状態となると、ハイレベルになった行選択線ＷＬで選択された記憶素子２０ａのうち、読み出し対象となる記憶素子２０ａが選択される。またレプリカスイッチ１３ｂ、１３ｃが接続状態となると、リファレンス用の記憶素子２０ｂ、２０ｃが選択される。
１／Ｎスイッチ１３ａが接続状態となることで、電流注入型増幅器１０ａは、選択された記憶素子２０ａを通じて電流経路が出来る。読み出し線１４ａの電圧値は、読み出し対象の記憶素子２０ａの状態に応じた電圧値となる。
またレプリカスイッチ１３ｂ、１３ｃが接続状態となることで、電流注入型増幅器１０ｂ、１０ｃは、選択された記憶素子２０ｂ、２０ｃを通じて電流経路が出来る。リファレンス線ＲＬの電圧値は、読み出し対象の記憶素子２０ｂ、２０ｃのそれぞれの状態に応じた電圧値の平均値となる。時刻ｔ２からｔ３の間の期間をセンス期間と呼ぶ。
本実施形態に係る半導体記憶装置１のセンスアンプ１００は、センス期間中にクロスラッチ部分のトランジスタのソースが独立している。従って、センス期間中にクロスラッチ部分のトランジスタのソース側を介した電荷交換が発生しない。従って、本実施形態に係る半導体記憶装置１のセンスアンプ１００は、読み出し線１４ａと、リファレンス線ＲＬとの容量負荷を揃える必要が無い。読み出し線１４ａと、リファレンス線ＲＬとの容量負荷を揃える必要が無いことで、同時に活性化される複数のセンスアンプ１００でリファレンス線ＲＬを共有することが出来る。
時刻ｔ３でセンス期間が完了すると、半導体記憶装置１は、スイッチ１２０ａ、１２０ｂを切り離す制御を実行する。これは、センスノードＳＮとリファレンスノードＲＮの容量負荷を均一にするためである。
その後半導体記憶装置１は、時刻ｔ４で活性化信号をローレベルに、時刻ｔ５で活性化信号をハイレベルにする。これによりセンスアンプ１００の内部での読み出し線１４ａから得た電圧値と、リファレンス線ＲＬから得た電圧値とを増幅する。そして半導体記憶装置１は、読み出し線１４ａから得た電圧値と、リファレンス線ＲＬから得た電圧値との差を論理値として読み出すことが出来る。
その後時刻ｔ６になると、半導体記憶装置１は、スイッチ１２０ａ、１２０ｂを接続状態にするとともに、接続状態になっていた１／Ｎスイッチ１３ａ及びレプリカスイッチ１３ｂ、１３ｃを切断状態とする。そして時刻ｔ７になると、半導体記憶装置１は、選択した行選択線ＷＬをローレベルに戻す。この一連の動作により、半導体記憶装置１は、所望のデータを記憶素子２０ａから読み出すことが出来る。
図３に示したタイミングチャートでは、データの読み出しの際にセンスアンプ１００の内部がハイレベル状態から始まっているので、クロスラッチ部分のＰ型トランジスタＴｒ１、Ｔｒ２はオフ状態から始まっている。従って、Ｐ型トランジスタＴｒ１、Ｔｒ２のソースは独立させず、Ｐ型トランジスタの数を削減することができる。逆に初期レベルがローレベルから始まる場合は、クロスラッチ部分のＮ型トランジスタＴｒ３、Ｔｒ４の数を削減することが出来る。図４及び図５は、クロスカップルインバータ１１０の変形例を示す説明図である。図４は、Ｐ型トランジスタの数を１つだけにしたクロスカップルインバータ１１０の変形例であり、図５は、Ｎ型トランジスタの数を１つだけにしたクロスカップルインバータ１１０の変形例である。
続いて、本開示の実施の形態に係る半導体記憶装置１の動作例を説明する。図６は、本開示の実施の形態に係る半導体記憶装置１の動作例を示す流れ図である。図６に示したのは、記憶素子２０ａに記憶されたデータを読み出す際の、半導体記憶装置１の動作例である。以下、図６を用いて本開示の実施の形態に係る半導体記憶装置１の動作例を説明する。
半導体記憶装置１は、行選択線ＷＬ及び１／Ｎスイッチ１３ａを接続状態にすることで所望の記憶素子２０ａを選択し、電流注入型増幅器１０ａから所望の記憶素子２０ａへ電流を供給する（ステップＳ１０１）。この際、半導体記憶装置１は、リファレンス用の記憶素子２０ｂ、２０ｃに対しても、電流注入型増幅器１０ｂ、１０ｃから電流を供給する。
続いて半導体記憶装置１は、記憶素子２０ａへの電流の供給によりセンスノードＳＮに現れる電位と、記憶素子２０ｂ、２０ｃへの電流の供給によりリファレンスノードＲＮに現れる電位との差電位が、センスアンプ１００の差動入力に現れるのを待つ（ステップＳ１０２）。
続いて半導体記憶装置１は、スイッチ１２０ａ、１２０ｂをオフにして、センスアンプ１００のクロスカップルインバータ１１０を読み出し線１４ａ及びリファレンス線ＲＬから切り離す（ステップＳ１０３）。
続いて半導体記憶装置１は、クロスカップルインバータ１１０へ起動信号を供給し、クロスカップルインバータ１１０を活性化させ、センスノードＳＮに現れる電位と、リファレンスノードＲＮに現れる電位との差電位を増幅させる（ステップＳ１０４）。
続いて半導体記憶装置１は、差電位を０または１の論理値に変換することで、記憶素子２０ａに記憶されているデータの読み出しを完了する（ステップＳ１０５）。
本実施形態に係る半導体記憶装置１は、このような一連の動作を実行することで記憶素子２０ａに記憶されたデータを読み出すことができる。また本実施形態に係る半導体記憶装置１は、図２に示したようなクロスカップルインバータ１１０と、スイッチ１２０ａ、１２０ｂとを備えることで、同時に活性化される複数のセンスアンプ１００でリファレンス線ＲＬを共有することが出来る。
本実施形態に係る半導体記憶装置１のリファレンス用の記憶素子２０ｂ、２０ｃは、データ用の記憶素子２０ａと同一のアレイ上に形成されていても良い。図７は、本実施形態に係る半導体記憶装置１の回路構成例を示す説明図であり、リファレンス用の記憶素子２０ｂ、２０ｃが、データ用の記憶素子２０ａと同一のアレイ上に形成されている場合の回路構成例である。
リファレンス用の記憶素子２０ｂ、２０ｃは、様々な構成を採りうる。図８Ａ〜８Ｆは、リファレンス用の記憶素子２０ｂ、２０ｃの構成例を示す説明図である。リファレンス用の記憶素子２０ｂ、２０ｃは、図８Ａ〜８Ｆの中のいずれかの構成であってもよく、これらの他にも様々な構成を採りうる。
図８Ａ〜８Ｃは、２つの抵抗変化型記憶素子を直列に接続したものを２つ並列に並べることでリファレンス電位を生成する場合の構成例である。直列に接続された抵抗変化型記憶素子は、１つが高抵抗、１つが低抵抗である。従って、全体として２つの高抵抗状態の抵抗変化型記憶素子と、２つの低抵抗状態の抵抗変化型記憶素子とでリファレンス電位を生成する。図８Ａ〜８Ｃに示した構成の違いは、選択トランジスタの位置、または選択トランジスタの有無である。
図８Ｄ〜８Ｆは、２つの抵抗変化型記憶素子を並列に接続したものを２つ直列に接続することでリファレンス電位を生成する場合の構成例である。直列に接続された抵抗変化型記憶素子は、１つが高抵抗、１つが低抵抗である。従って、全体として２つの高抵抗状態の抵抗変化型記憶素子と、２つの低抵抗状態の抵抗変化型記憶素子とでリファレンス電位を生成する。図８Ｄ〜８Ｆに示した構成の違いは、選択トランジスタの位置、または選択トランジスタの有無である。
本実施形態に係る半導体記憶装置１は、外部からの読み出し命令に基づいて、動作が逐次行われても良い。図９は、本実施形態に係る半導体記憶装置１の機能構成例を示す説明図である。図９に示した半導体記憶装置１は、活性化制御信号、切り離し制御信号及び電流注入制御信号を読み出し回路２に出力するコントロール回路５０を備える。コントロール回路５０は、外部からの読み出し命令を受けて、活性化制御信号、切り離し制御信号及び電流注入制御信号を読み出し回路２に出力するタイミング制御回路５１を備える。タイミング制御回路５１は、外部からの読み出し命令を受けると、活性化制御信号、切り離し制御信号及び電流注入制御信号を読み出し回路２に逐次出力する。
＜２．応用例＞
本開示の実施の形態に係る半導体記憶装置１は、１つまたは複数が、半導体記憶装置１を制御する制御回路と同じ半導体装置に組み込まれても良く、半導体記憶装置１を制御する制御回路と異なる半導体装置に組み込まれても良い。図１０、１１は、本開示の実施の形態に係る半導体記憶装置１を備えたシステムの構成例を示す説明図である。
図１０に示した例は、半導体記憶装置１が、信号処理回路２１１を備える半導体装置２１０と接続されている例である。信号処理回路２１１は、半導体記憶装置１に対してデータの読み書きのための信号を生成する回路である。
また図１１に示した例は、半導体記憶装置１が、信号処理回路２１１を備える半導体装置２１０の内部に設けられている例である。
そして、本開示の実施の形態に係る半導体記憶装置１は、様々な電子デバイスに搭載されうる。本開示の実施の形態に係る半導体記憶装置１が搭載されうる電子デバイスとしては、スマートフォン、タブレット型端末、デジタルスチルカメラ、デジタルビデオカメラ、音楽プレイヤー、セットトップボックス、コンピュータ、テレビ、時計、アクティブスピーカー、ヘッドセット、ゲーム機、ラジオ、計測器、電子タグ、ビーコンなどがある。
図１２は、本開示の実施の形態に係る半導体記憶装置１が搭載されうる電子デバイス１０００の機能構成例を示す説明図である。図１２に示した電子デバイス１０００は、システムインパッケージ１１００、アンテナ１１１０、スピーカ１１２０、マイク１１３０、表示装置１１４０、入力装置１１５０、センサ１１６０、電源１１７０を含む。またシステムインパッケージ１１００は、プロセッサ１２００、無線通信インターフェース１２１０、オーディオ回路１２２０を含む。
アンテナ１１１０は、移動体通信、無線ＬＡＮまたは近距離通信を行うためのアンテナであり、無線通信インターフェース１２１０と接続されている。スピーカ１１２０は、音を出力するものであり、オーディオ回路１２２０と接続されている。マイク１１３０は、電子デバイス１０００の周囲の音を集音するものであり、オーディオ回路１２２０と接続されている。
表示装置１１４０は、例えば液晶ディスプレイ、有機ＥＬディスプレイ、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）インジケータ等で構成され、プロセッサ１２００と接続されている。入力装置１１５０は、例えばキーボード、ボタン、タッチパネルなどで構成され、プロセッサ１２００と接続されている。
センサ１１６０は、光学センサ、位置センサ、加速度センサ、生体センサ、磁気センサ、機械量センサ、熱センサ、電気センサまたは化学センサ等の機能を有する。センサ１１６０には、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１が接続されてもよい。電源１１７０は、電子デバイス１０００へ電源を供給するものであり、例えばバッテリやＡＣアダプタなどから供給される電源である。
プロセッサ１２００は、電子デバイス１０００の動作を制御するための電子回路であり、システムインパッケージ１１００の中に、またはシステムインパッケージ１１００の外に、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１が接続されてもよい。
無線通信インターフェース１２１０は、移動体通信、無線ＬＡＮまたは近距離通信の機能を有する。無線通信インターフェース１２１０には、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１が接続されてもよい。オーディオ回路１２２０は、スピーカ１１２０およびマイク１１３０を制御する機能を持ち、オーディオ回路１２２０には、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１が接続されてもよい。
このような電子デバイス１０００は、大容量化や高速化、データレート向上を実現することが可能な本開示の実施の形態に係る抵抗変化型の半導体記憶装置１を搭載することで、記憶容量の大容量化や、動作速度の高速化を実現することが可能となる。
＜３．まとめ＞
以上説明したように本開示の実施の形態によれば、データ記憶用の記憶素子とリファレンス用の記憶素子とで、読み出し電流の印加経路の負荷容量を等しくする必要がなく、同時に活性化される際にリファレンス線を共有することが出来るセンスアンプ１００、及びセンスアンプ１００を備える半導体記憶装置１が提供される。
従来の半導体記憶装置では、リファレンス電圧の生成に論理値０と論理値１とが記憶された記憶素子と、電流注入型増幅器とを並列的につなぎ、出力の平均を取る方法が提案されている。リファレンス線と読み出し線の負荷を揃えるためには、センスアンプの数だけリファレンス生成回路も必要になってしまう。そのため、メモリセルアレイ中の有効ビットの割合が低下し、大容量化の妨げとなっていた。
本開示の実施の形態に係るセンスアンプ１００は、センス期間中にクロスラッチ部のトランジスタのソースが独立しているため、センス期間中にクロスラッチ部のソース側を介した電荷交換が発生しない。そのため本開示の実施の形態に係る半導体記憶装置１は、読み出し線とリファレンス線の容量負荷を揃える必要がなく、同時に活性化される複数のセンスアンプでリファレンス線を共有することができる。よって、本開示の実施の形態に係る半導体記憶装置１は、リファレンス生成回路およびリファレンス用の記憶素子の個数を削減することが可能となる。
抵抗変化型記憶素子は一般に数キロΩ〜数メガΩの抵抗値を持つため、時定数が大きく動作の高速化が難しい。従って、複数のセンスアンプを並列的に動作させて高速化を実現する必要がある。また、リファレンス用の記憶素子はデータ用の記憶素子と同じバラつきを持つので、大容量化する際には２つより多い個数で平均化を図り、リファレンス電圧のバラつきの影響を小さくする必要がある。リファレンス用の記憶素子の個数が増えると、電流注入型増幅器も増えるため、相対的に多くのセンスアンプを搭載して、影響を緩和する必要がある。
従来は、センスアンプの２入力の負荷を揃えることで高速性を実現している。しかし、センスアンプは極力小さく設計されるため、読み出し時の過渡現象は、記憶素子と、メモリセルアレイの配線の抵抗及び容量による時定数のほうが支配的であり、本実施形態のセンスアンプ１００の負荷を揃えないことは、差電位の生成までの過渡時間にとって影響とならない。また、差電位のセンス時は、スイッチにより負荷が切り離されるので、本実施形態のセンスアンプ１００は、従来のセンスアンプより高速な動作が実現できる。
また、リファレンス用の記憶素子をセンスアンプ間で共有した場合、差動入力の負荷を揃えるために、共有しているセンスアンプを排他制御する必要がある。しかし本実施形態に係る半導体記憶装置１は、共有しているセンスアンプ１００を同時に活性化させることができるようになり、面積を削減しビット単価を低減することが出来ると共に、並列読み出しによるバンド幅を増やしデータレートを高めることができる。
本開示の実施の形態に係る半導体記憶装置１は、抵抗変化型の半導体記憶装置、例えばスピンラム（Ｓｐｉｎ−ＲＡＭ）であり得る。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
活性状態と非活性状態とを制御するスイッチを備え、それぞれの入力と出力とがクロスカップル接続された第１及び第２のインバータと、
前記クロスカップルされた前記第１及び第２のインバータのそれぞれに、記憶素子からの入力に対する接続と遮断とを切り替える第１及び第２のスイッチと、
を備える、センスアンプ。
（２）
前記第１及び第２のスイッチが接続状態から切断状態に切り替わってから所定時間経過後に、前記第１及び第２のインバータが活性化される、前記（１）に記載のセンスアンプ。
（３）
前記第１のインバータは４つのＮ型トランジスタで構成され、前記第２のインバータは４つのＰ型トランジスタで構成される、前記（１）または（２）に記載のセンスアンプ。
（４）
前記第１のインバータは２つのＮ型トランジスタで構成され、前記第２のインバータは４つのＰ型トランジスタで構成される、前記（１）または（２）に記載のセンスアンプ。
（５）
前記第１のインバータは４つのＮ型トランジスタで構成され、前記第２のインバータは２つのＰ型トランジスタで構成される、前記（１）または（２）に記載のセンスアンプ。
（６）
メモリ素子と、
前記メモリ素子からのデータの読み出しに用いられる参照電位を生成する際の第１の抵抗状態に設定された第１の参照素子と、
前記参照電位を生成する際の、前記第１の抵抗状態とは異なる第２の抵抗状態に設定された、前記第１の参照素子と異なる第２の参照素子と、
選択された、前記メモリ素子及び前記第１並びに第２の参照素子からの入力の差を検知するセンスアンプと、
を備え、
前記センスアンプは、
活性状態と非活性状態とを制御するスイッチを備え、それぞれの入力と出力とがクロスカップル接続された第１及び第２のインバータと、
前記クロスカップルされた前記第１及び第２のインバータのそれぞれに、前記メモリ素子及び前記第１並びに第２の参照素子からの入力に対する接続と遮断とを切り替える第１及び第２のスイッチと、
を備える、半導体記憶装置。
（７）
選択された前記メモリ素子へ電流を供給して該メモリ素子からの出力を増幅する第１の電流注入型増幅器と、
選択された前記第１の参照素子へ電流を供給して該メモリ素子からの出力を増幅する第２の電流注入型増幅器と、
選択された前記第２の参照素子へ電流を供給して該メモリ素子からの出力を増幅する第３の電流注入型増幅器と、
をさらに備える、前記（６）に記載の半導体記憶装置。
（８）
前記第１の電流注入型増幅器と選択された前記メモリ素子との接続と遮断とを切り替える第３のスイッチと、
前記第２の電流注入型増幅器と選択された前記第１の参照素子との接続と遮断とを切り替える第４のスイッチと、
前記第３の電流注入型増幅器と選択された前記第２の参照素子との接続と遮断とを切り替える第５のスイッチと、
をさらに備える、前記（７）に記載の半導体記憶装置。
（９）
前記第３のスイッチ、第４のスイッチ及び第５のスイッチが遮断状態から接続状態に切り替わってから所定時間経過後に前記第１のスイッチ及び第２のスイッチが接続状態から遮断状態に切り替わる、前記（８）に記載の半導体記憶装置。
（１０）
前記メモリ素子は抵抗変化型のメモリ素子である、前記（６）〜（９）のいずれかに記載の半導体記憶装置。
（１１）
前記メモリ素子は磁気抵抗変化型のメモリ素子である、前記（６）〜（１０）のいずれかに記載の半導体記憶装置。
（１２）
前記（６）〜（１１）のいずれかに記載の半導体記憶装置を少なくとも１つ備える、情報処理装置。
（１３）
活性状態と非活性状態とを制御するスイッチを備え、それぞれの入力と出力とがクロスカップル接続された第１及び第２のインバータのそれぞれに、記憶素子からの入力に対する接続と遮断とを第１及び第２のスイッチを用いて切り替えることを含む、読み出し方法。
１ ：半導体記憶装置
２ ：読み出し回路
３ ：リファレンス生成回路
４ ：メモリセルアレイ
５ ：リファレンスセルアレイ
１００ ：センスアンプ
１１０ ：クロスカップルインバータ
１２０ａ ：スイッチ
１２０ｂ ：スイッチ
ＲＬ ：リファレンス線
ＲＮ ：リファレンスノード
ＳＬ ：ソース線
ＳＮ ：センスノード
Ｖｒｅｆ ：参照電圧
ＷＬ ：ワード線

Claims (13)

  1. 活性状態と非活性状態とを制御するスイッチを備え、それぞれの入力と出力とがクロスカップル接続された第１及び第２のインバータと、
    前記クロスカップルされた前記第１及び第２のインバータのそれぞれに、記憶素子からの入力に対する接続と遮断とを切り替える第１及び第２のスイッチと、
    を備える、センスアンプ。
  2. 前記第１及び第２のスイッチが接続状態から切断状態に切り替わってから所定時間経過後に、前記第１及び第２のインバータが活性化される、請求項１に記載のセンスアンプ。
  3. 前記第１のインバータは４つのＮ型トランジスタで構成され、前記第２のインバータは４つのＰ型トランジスタで構成される、請求項１に記載のセンスアンプ。
  4. 前記第１のインバータは２つのＮ型トランジスタで構成され、前記第２のインバータは４つのＰ型トランジスタで構成される、請求項１に記載のセンスアンプ。
  5. 前記第１のインバータは４つのＮ型トランジスタで構成され、前記第２のインバータは２つのＰ型トランジスタで構成される、請求項１に記載のセンスアンプ。
  6. メモリ素子と、
    前記メモリ素子からのデータの読み出しに用いられる参照電位を生成する際の第１の抵抗状態に設定された第１の参照素子と、
    前記参照電位を生成する際の、前記第１の抵抗状態とは異なる第２の抵抗状態に設定された、前記第１の参照素子と異なる第２の参照素子と、
    選択された、前記メモリ素子及び前記第１並びに第２の参照素子からの入力の差を検知するセンスアンプと、
    を備え、
    前記センスアンプは、
    活性状態と非活性状態とを制御するスイッチを備え、それぞれの入力と出力とがクロスカップル接続された第１及び第２のインバータと、
    前記クロスカップルされた前記第１及び第２のインバータのそれぞれに、前記メモリ素子及び前記第１並びに第２の参照素子からの入力に対する接続と遮断とを切り替える第１及び第２のスイッチと、
    を備える、半導体記憶装置。
  7. 選択された前記メモリ素子へ電流を供給して該メモリ素子からの出力を増幅する第１の電流注入型増幅器と、
    選択された前記第１の参照素子へ電流を供給して該メモリ素子からの出力を増幅する第２の電流注入型増幅器と、
    選択された前記第２の参照素子へ電流を供給して該メモリ素子からの出力を増幅する第３の電流注入型増幅器と、
    をさらに備える、請求項６に記載の半導体記憶装置。
  8. 前記第１の電流注入型増幅器と選択された前記メモリ素子との接続と遮断とを切り替える第３のスイッチと、
    前記第２の電流注入型増幅器と選択された前記第１の参照素子との接続と遮断とを切り替える第４のスイッチと、
    前記第３の電流注入型増幅器と選択された前記第２の参照素子との接続と遮断とを切り替える第５のスイッチと、
    をさらに備える、請求項７に記載の半導体記憶装置。
  9. 前記第３のスイッチ、第４のスイッチ及び第５のスイッチが遮断状態から接続状態に切り替わってから所定時間経過後に前記第１のスイッチ及び第２のスイッチが接続状態から遮断状態に切り替わる、請求項８に記載の半導体記憶装置。
  10. 前記メモリ素子は抵抗変化型のメモリ素子である、請求項６に記載の半導体記憶装置。
  11. 前記メモリ素子は磁気抵抗変化型のメモリ素子である、請求項６に記載の半導体記憶装置。
  12. 請求項６に記載の半導体記憶装置を少なくとも１つ備える、情報処理装置。
  13. 活性状態と非活性状態とを制御するスイッチを備え、それぞれの入力と出力とがクロスカップル接続された第１及び第２のインバータのそれぞれに、記憶素子からの入力に対する接続と遮断とを第１及び第２のスイッチを用いて切り替えることを含む、読み出し方法。
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