CN104813403B - 存储器感应放大器电压调制 - Google Patents

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Abstract

存储器感应放大器电压调制。设备的一实施例包括有感应放大器的存储器、用于感应放大器的高压轨道的第一节点和用于感应放大器的低压轨道的第二节点、提供第一电压到第一节点和第二电压到第二节点的一个或更多个元件及控制该一个或更多个元件的电压控制引擎，其中，电压控制引擎要随着时间独立设置第一电压的值和第二电压的值。

Description

存储器感应放大器电压调制
技术领域
本发明的实施例一般涉及电子装置领域，并且更具体地说，涉及存储器感应放大器电压调制。
背景技术
诸如动态随机存取存储器(DRAM)等计算机存储器可包括在读取存储器单元的内容时使用的感应放大器。在常规DRAM体系结构中，称为主要感应放大器(PSA)的感应放大器连接到由DRAM内部逻辑控制的DRAM内部电源轨道和DRAM内部发电。
然而，在此类存储器体系结构中，感应放大器的行为由系统体系结构确立。确立的电压通常不基于工作负载因素而改变，并且不可从存储器装置外访问。为此，DRAM内部电源轨道感应放大器的电压电平一般不处在将最好地服务于有效操作的电平，或者将最好地保护电路元件免受在存储器的操作中可形成的电流短路的电平。
附图说明
在附图中，本发明的实施例以示例方式而不是限制方式示出，图中，相似的标号表示类似的元件。
图1是带有感应放大器电压调制的三维堆叠存储器装置的一实施例的图示；
图2是提供感应放大器电压的调制的存储器的一实施例的图示；
图3是用于包括用于感应放大器的高和低压轨道的电压调制的设备或系统的一实施例的定时操作的图示；
图4是对于提供用于感应放大器电压的调制的设备，用于低泄漏校准的过程的一实施例的图示；
图5是通过为每个行激活启用快速PSA感应，在存储器的操作中用于按需时延加速的过程的一实施例的图示；
图6是包括感应放大器电压的调制的设备或系统的一实施例的图示；以及
图7是提供用于感应放大器电压的调制的计算系统的一实施例。
具体实施方式
本发明的实施例一般涉及存储器感应放大器电压调制。
在本文中使用时：
“3D堆叠存储器”（其中，3D指示三维）或“堆叠存储器”指包括一个或更多个耦合的存储器层、存储器封装或其它存储器元件的计算机存储器。存储器可垂直堆叠或水平（如并排）堆叠，或者包含耦合在一起的存储器元件。具体而言，堆叠存储器DRAM装置或系统可包括具有多个DRAM晶片层的存储器装置。堆叠存储器装置也可包括在本文中可指系统层或元件的装置中的系统元件，其中，系统层可包括诸如CPU（中央处理单元）、存储器控制器和其它有关系统元件等元件。系统层可包括芯片级系统(SoC)。在一些实施例中，逻辑芯片可以是应用处理器或图形处理单元(GPU)。
包括堆叠存储器装置或其它DRAM的计算机DRAM存储器可包括提供用于感应存储器内容的主要感应放大器。感应放大器一般与高压轨道(PSA_high_rail)和低压轨道(PSA_low_rail)耦合，其中，高压轨道比低压轨道处在更高的电压电位。
在堆叠DRAM装置（如与宽I/O标准（2011年12月的JEDEC标准JESD229宽I/O单数据率）兼容的存储器装置）中，存储器栈中的一个或更多个DRAM晶圆（或晶片）可与诸如芯片级系统(SoC)晶片等系统元件堆叠在相同封装中。堆叠存储器可利用硅通孔(TSV)制造技术，其中，通过硅晶片产生通孔以提供通过存储器栈的信号和电源路径。
堆叠存储器装置可包括系统芯片和一个或更多个DRAM芯片，DRAM芯片形成与系统芯片耦合的存储器层。每个存储器层可包括存储器的多个块片（或部分）。堆叠存储器装置可包括多个沟道，其中，沟道可包括块片列，如存储器装置的每层中的块片。在一些实施例中，存储器装置可以是与宽I/O标准兼容的存储器装置。
在计算机存储器中，在从存储器读取数据时利用感应放大器，感应放大器包括一定数量的晶体管。在一些实施例中，存储器包括对用于主要感应放大器的存储器内部电压的访问。在一些实施例中，用于主要感应放大器的DRAM阵列内部PSA_high和PSA_low电压轨道在外部显露以允许对感应放大器操作和电源使用进行控制。在一些实施例中，DRAM内部PSA电压轨道由随着时间控制每个轨道的电压值和此类电压值相互的关系的控制和调谐引擎访问。
在一些实施例中，可控制用于随着时间控制DRAM PSA电压的值的设备、系统或方法，以便控制和平衡存储器感应过程的速度和电源效率。在一些实施例中，可调整感应过程以避免短路电流和寄生电容的不必要加载。例如，感应放大器的操作可包括提升阶段，其中，高轨道电压处在比正常电平更高的电平，并且低轨道电压处在比正常电平更低的电平，以便提升操作速度。在一些实施例中，操作可还包括保护阶段，其中，增大低轨道电压以便防止或减轻通过感应放大器晶体管的短路电流情况，如在NFET和PFET元件在开路的情况期间。
在一些实施例中，控制和调谐引擎是存储器的一部分。在一些实施例中，控制和调谐引擎是在存储器外部并且与存储器交互的存储器控制器的一部分，如与装置的DRAM侧上电源选通晶体管交互的外部存储器控制器芯片。在一些实施例中，控制和调谐引擎提供用于随着时间的高和低轨道电压的调制。在一些实施例中，控制和调谐引擎提供用于对高和低轨道电压的独立控制，使得例如可在第一时间点修改低轨道电压，并且可在第二时间点修改高轨道电压，第一和第二时间点不同。
在一些实施例中，设备、系统或方法包括用于以下所述的元件：
(1)链接DRAM主要感应放大器电压的调制与由DRAM的存储器控制器掌控的电压控制器引擎，其中，存储器控制器在DRAM的逻辑晶片上托管。
(2)随着时间独立调制更高和更低轨道电压，以调整在此电压之间的关系，获得改进的工作负载相关PSA感应行为并且防止通过感应放大器晶体管的短路电流。
图1是带有感应放大器电压调制的3D堆叠存储器装置的一实施例的图示。在此图示中，诸如宽I/O存储器装置等3D堆叠存储器装置100包括系统层或其它元件115。系统元件115与在本文中也称为存储器栈的一个或更多个DRAM存储器晶片层105耦合。在一些实施例中，系统元件115可以是SoC（芯片级系统）或其它类似元件。在此图示中，DRAM存储器晶片层包括四个存储器晶片层。然而，实施例不限于在存储器栈中任何特定数量的存储器晶片层。每个晶片层包括与堆叠存储器结构有关的元件，例如包括温度补偿自刷新(TCSR)电路以解决热问题，其中，TCSR和模式寄存器可以是装置的管理逻辑的一部分。
在其它元件中，系统元件115可包括用于存储器栈105的存储器控制器150，如宽I/O存储器控制器。在一些实施例中，可能除存储器栈的顶部（或最外部）存储器晶片层外，每个存储器晶片层包括多个TSV 120以提供通过存储器晶片层的信号和电源路径。而为便于说明，图1中提供了少量的TSV，但实际数量的TSV将更大得多。
在一些实施例中，存储器装置100包括感应放大器电压的调制。在一些实施例中，感应放大器电压的调制包括高和低压轨道值的独立变化。在此图示中，DRAM层包括主要感应放大器170，其中，向外部控制显露调制用于主要感应放大器170的高和低压轨道的节点。在一些实施例中，系统层115包括电源元件，如切换以随着时间应用不同的高和低轨道电压到主要感应放大器160的节点的晶体管。在一些实施例中，电源元件由感应放大器电压控制引擎155控制。在一些实施例中，控制引擎155是存储器控制器150的一部分。
图2是提供感应放大器电压的调制的存储器的一实施例的图示。在一些实施例中，存储器装置200包括有第一DRAM晶片210的一个或更多个DRAM晶片和与DRAM晶片耦合的逻辑晶片260。在一些实施例中，存储器装置200是堆叠存储器装置，包括存储器栈中的多个存储器晶片，如图1所示的存储器栈。
在一些实施例中，DRAM晶片210包括通过由列选择(CSL)切换的晶体管，耦合到比特线对（例如，折叠式比特线体系结构中的比特线240比特线#242）的比特线本地数据(LDQ)开关212。DRAM还包括主要感应放大器220，放大器220包括四个感应放大器晶体管，感应放大器晶体管是第一n沟道MOS场效晶体管(NFET) 223、第二NFET 224、第一p沟道MOS场效晶体管(PFET) 225和第二PFET 226。在一些实施例中，主要感应放大器220包括第一显露电源节点PSA_low_rail 221和第二显露电源节点PSA_high_rail 222，此类电源节点向逻辑元件显露以控制轨道电压。在一些实施例中，第一电源节点221和第二电源节点222提供了调整用于主要感应放大器的电压轨道值的途径。DRAM晶片还包括均衡器230以便在每个PSA感应操作前要求的比特线预充电操作期间连接比特线和Vequalize_rail。
在一些实施例中，逻辑晶片260包括感应放大器电压控制引擎270（在本文中可称为控制引擎），其中，控制引擎270用于通过一个或更多个电压的应用，掌控用于主要感应放大器的电源轨道的连接。在一些实施例中，电压可包括示为Vlow0和Vlow1的多个低轨道电压值、示为Vhigh0和Vhigh1的多个高轨道电压值。
在一些实施例中，控制引擎可包括多个信号线以切换多个晶体管或其它开关，以便应用任何低轨道电压到节点PSA_low_rail 221和任何高轨道电压到节点PSA_high_rail222。在一些实施例中，感应放大器控制引擎270可用于在信号线上提供多个信号，以允许应用高和低轨道电压。在图2中，控制引擎270产生信号NSET0以通过切换NFET 280启用Vlow0；产生NSET1以通过切换NFET 282启用Vlow1；产生PSET0以通过切换PFET 284启用Vhigh0；以及产生PSET1以通过切换PFET 286启用Vhigh1。
在一些实施例中，控制引擎270接收控制输入以在选择电源轨道值时引导控制引擎的操作。在此图示中，控制引擎270接收行活动命令脉冲272和电压与定时控制比特274，其中，电压与定时控制比特控制在不同时间点启用高和低轨道电压的哪个电压。
然而，实施例不限于图2所示的特定DRAM和逻辑结构，并且例如在DRAM与逻辑晶片之间构建块的其它实现和拆分是可能的。
图3是用于包括用于感应放大器的高和低压轨道的电压调制的设备或系统的一实施例的定时操作的图示。在此图示中，定时图300提供用于节点PSA_high_rail 310和节点PSA_low_rail 312、信号NSET0 314、信号NSET1 316、PSET0 318、PSET1 320及在比特线对bt和bt#的结果比特线电压。在bt和bt#的电压在为比特线预充电后从均衡电压322开始，这是在PSA感应操作前要求的操作。示出了用于提升阶段330、保护（短路电流防止/减轻）阶段340和随后的正常阶段350的定时图。在此特定操作中，通过比在PSA_low_rail的典型低轨道电压更低的电压（可在第一时间t1实现）和比在PSA_high_rail的典型高轨道电压更高的电压（可在第二时间t2实现），在提升阶段330中提升初始感应。在此示例中，在随后的保护阶段340中，在NFET和PFET元件在开路时，增大在PSA_low_rail的低轨道电压以减轻通过感应放大器晶体管从PSA_high_rail到PSA_low_rail的短路电流，同时在PSA_high_rail上保持比典型高轨道电压更高的电压。
在所示操作中，在提升阶段330中，尝试通过启用NSET1 316，最初提供在节点PSA_low_rail上的Vlow_1值，之后通过启用PSET1 320，生成在PSA_high_rail上的Vhigh_1值。在提升阶段330结束时，通过启用NSET0 314并且禁用NSET1 316，将在PSA_low_rail上的低轨道电压增大到Vlow_2。在随后的正常阶段350中，通过启用PSET0 318并且禁用PSET1320，将提升的PSA_high_rail电压降低到典型值（如在第四时间t4）。
如图3所示，对于在比特线对Bt (240)和Bt# (242)的电压322，在bt的结果高电压可通过提升阶段330增大到在保护阶段340中的稳态电平，该电平随后在正常阶段340中降低。此外，直到启用NSET0和禁用NSET1前，在bt#的结果低电压可通过提升阶段330下降，随后上升到在保护阶段340中的稳态值，该值在正常阶段350中被保持。
然而，实施例不限于图3所示的特定操作。例如，提升模式和保护感应模式不一定是连续的。在一些情况下，可执行提升模式而无后续保护模式，并且保护模式不要求诸如在提升阶段中提供的比正常Vhigh电压更高的电压以开始感应过程。此外，PSA_high_rail的电压和PSA_low_rail的电压的独立控制和定时要用于与图3中所示提升阶段和保护阶段不同的目的。
在一些实施例中，在校准过程中利用感应放大器控制引擎，其中，设置NSET_x和PSET_x定时以分别降低DRAM访问的泄漏或时延。在一些实施例中，在正常操作之前实现训练过程，可在DRAM晶片上应用（或者可在更精细粒度上应用）从训练过程的生成的设置，如在逐DRAM组或逐行或逐子行的基础上应用生成的设置。
图4是对于提供用于感应放大器电压的调制的设备，用于低泄漏校准的过程的一实施例的图示。在此图示中，用于存储器装置（或存储器装置的一部分）的校准的过程包括开始NSET/PSET优化405，该优化指为存储器装置选择用于NSET和PSET值（NSET_x和PSET_x）的切换的最佳或优选定时的过程。在一些实施例中，过程包括改变PSET和NSET定时410，如扫描不同定时值以查找存储器装置中PSET和NSET值的更改。
在一些实施例中，在PSET和NSET定时415更改后，在平台中测量IDD0泄漏电流。在一些实施例中，基于测量的IDD0电流值，可确定420最佳（或优选）定时配置，之后是完成和退出优化过程425。在一些实施例中，优化过程后可以是使用确定的优选NSET和PSET定时430的存储器的操作。
图5是通过为每个行激活启用快速PSA感应，在存储器的操作中用于按需时延加速的过程的一实施例的图示。在一些实施例中，用于时延加速的过程可以跟着是用于选择优选NSET和PSET定时的过程，例如，图4所示的过程。在一些实施例中，可接收505快速DRAM命令，促使在提升阶段510中更改PSET_x和NSET_x以提升页面感应，如通过为在切换到快速DRAM模式后的每个行激活周期在第一时间将低轨道电压设置成比正常电压更低的电压，并且在第二时间将高轨道电压设置成比正常电压更高的电压。
在一些实施例中，在快速DRAM模式操作的某个时间期后，可接收515退出快速DRAM操作命令，促使在行激活期间PSET_x和NSET_x定时更改成正常页面感应状态520。在一些实施例中，过程可包括保护阶段以避免或减轻短路电流情况，如通过在第三时间将低轨道电压增大到正常电压，接着是可包括在第四时间将高轨道电压降低到正常电压的正常阶段。然而，实施例不限于操作的此特定集，并且高和低轨道电压的值与电压更改的定时可用于其它操作和阶段。
图6是包括感应放大器电压的调制的设备或系统的一实施例的图示。计算装置600表示包括移动计算装置的计算装置，如膝上型计算机、平板计算机（包括具有触摸屏而无单独键盘的装置、具有触摸屏和键盘的装置、具有称为“即时”操作的快速启动的装置及通常在操作中连接到网络，称为“始终连接”的装置）、移动电话或智能电话、无线启用的电子阅读器或其它无线移动装置。将理解的是，某些组件是概括示出，并且并非此类装置的所有组件均在装置600中示出。组件可通过一个或更多个总线或其它连接605连接。
装置600包括执行装置600的主要处理操作的处理器610。处理器610能够包括一个或更多个物理装置，如微处理器、应用处理器、微控制器、可编程逻辑装置或其它处理部件。处理器610执行的处理操作包括应用程序、装置功能或两者在其上执行的操作平台或操作系统的执行。处理操作包括通过人类用户或者通过其它装置与I/O（输入/输出）有关的操作、与电源管理有关的操作或均与连接装置600到另一装置有关的操作。处理操作也可包括与音频I/O、显示器I/O或两者有关的操作。
在一个实施例中，装置600包括音频子系统620，该子系统表示与提供音频功能到计算装置相关联的硬件（如音频硬件和音频电路）和软件（如驱动程序和编解码器）组件。音频功能能够包括扬声器、耳机或两种此类音频输出及麦克风输入。用于此类功能的装置能够集成到装置600中，或者连接到装置600。在一个实施例中，通过提供由处理器610接收和处理的音频命令，用户同装置600交互。
显示子系统630表示提供具有视觉、触觉或两种元素的显示以便用户同计算装置交互的硬件（如显示装置）和软件（如驱动程序）组件。显示子系统630包括显示接口632，显示接口包括用于向用户提供显示的特定屏幕或硬件装置。在一个实施例中，显示接口632包括独立于处理器610，执行与显示有关的至少一些处理的逻辑。在一个实施例中，显示子系统630包括提供输出和输入到用户的触摸屏装置。
I/O控制器640表示与同用户的交互有关的硬件装置和软件组件。I/O控制器640能够用于管理作为音频子系统620、显示子系统630或两种此类子系统的一部分的硬件。另外，I/O控制器640示出用于连接到装置600的另外装置的连接点，用户可能通过它同系统交互。例如，能够附连到装置600的装置可能包括麦克风装置、扬声器或立体声系统、视频系统或其它显示装置、键盘或小键盘装置或用于与诸如读卡器或其它装置等特定应用一起使用的其它I/O装置。
如上所提及的一样，I/O控制器640可同音频子系统620、显示子系统630或两种此类子系统交互。例如，通过麦克风或其它音频装置的输入能够提供用于装置600的一个或更多个应用或功能的输入或命令。另外，能够作为代替提供或除显示输出外还提供音频输出。在另一示例中，如果显示子系统包括触摸屏，则显示装置也充当输入装置，它至少部分能够由I/O控制器640管理。装置600上也能够有另外的按钮或开关以提供I/O控制器640管理的I/O功能。
在一个实施例中，I/O控制器640管理诸如加速计、相机、光传感器或其它环境传感器或装置600中能够包括的其它硬件。输入能够是直接用户交互的一部分以及是提供环境输入到系统以影响其操作（如过滤噪声，为亮度检测调整显示器，为相机应用闪光灯或其它特征）。
在一个实施例中，装置600包括管理电池电能使用、电池的充电和与节能操作有关的特征的电源管理650。
在一些实施例中，存储器子系统660包括用于在装置600中存储信息的存储器装置。处理器610可对存储器子系统660的元件进行数据读取和写入。存储器能够包括非易失性（具有如果到存储器装置的电源中断则不更改的状态）、易失性（具有如果到存储器装置的电源中断则不确定的状态）存储器装置或两种此类存储器。存储器660能够存储应用数据、用户数据、音乐、照片、文档或其它数据及与系统600的应用和功能的执行有关的系统数据（无论长期还是暂时）。
在一些实施例中，存储器子系统660可包括诸如堆叠存储器装置等存储器装置662，其中，存储器装置包括具有用于感应放大器的高和低轨道电压的显露节点的DRAM感应放大器664，并且还包括提供用于随着时间的感应放大器高轨道电压和低轨道电压的独立调制的感应放大器电压控制引擎665。
连接性670包括硬件装置（例如，用于无线通信、有线通信或两者的连接器和通信硬件）和软件组件（例如，驱动程序、协议栈）以允许装置600与外部装置进行通信。装置能够是诸如其它计算装置、无线接入点或基站等单独的装置及诸如耳机、打印机或其它装置等外设。
连接性670能够包括多个不同类型的连接性。概括而言，装置600示为带有蜂窝连接性672和无线连接性674。蜂窝连接性672通常指由无线载波提供的蜂窝网络连接性，如经4G/LTE（长期演进）、GSM（全球移动通信系统）或变化或衍生、CDMA（码分多址）或变化或衍生、TDM（时分复用）或变化或衍生或其它蜂窝服务标准提供。无线连接性674指不是蜂窝的无线连接性，并且能够包括个人区域网络（如蓝牙）、局域网（如Wi-Fi）、宽域网（如WiMAX）和其它无线通信。连接性可包括一个或更多个全向或定向天线676。
外设连接680包括硬件接口和连接器及形成外设连接的软件组件（例如，驱动程序、协议栈）。将理解的是，装置600能够是其它计算装置的外设装置（“去往”682）以及具有与其连接的外设装置（“来自”684）。装置600通常具有“入坞”连接器以连接到其它计算装置，以便实现诸如管理（例如，下载，上载，更改或同步）装置600上内容的目的。另外，入坞连接器能够允许装置600连接到某些外设，这些外设允许装置600控制例如到视听或其它系统的内容输出。
除专有对接连接器或其它专有连接硬件外，装置600能够经普通或基于标准的连接器形成外设连接680。普通类型能够包括通用串行总线(USB)连接器（它能够包括多个不同硬件接口的任何接口）、包括MiniDisplayPort (MDP)的DisplayPort、高清晰多介质接口(HDMI)、Firewire或其它类型。
图7示出提供用于感应放大器电压的调制的计算系统的一实施例。计算系统可包括计算机、服务器、游戏控制台或其它计算设备。在此图示，未示出与所述描述有关的某些标准和熟知的组件。在一些实施例下，计算装置700包括互连或交叉705或其它通信部件以便实现数据的传送。计算系统700可包括诸如与互连705耦合以便处理信息的一个或更多个处理器710等处理部件。处理器710可包括一个或更多个物理处理器和一个或更多个逻辑处理器。为简明起见，互连705被示为单个互连，但可表示多个不同互连或总线，并且到此类互连的组件连接可不同。图7所示互连705是表示任何一个或更多个单独物理总线、点到点连接或通过适当桥接器、适配器或控制器连接的两者的抽象名称。
在一些实施例中，计算系统700还包括作为用于存储信息和要由处理器710执行的指令的主存储器715的随机存取存储器(RAM)或其它动态存储装置或元件。RAM存储器包括要求刷新存储器内容的动态随机存取存储器(DRAM)和不要求刷新内容但成本增大的静态随机存取存储器(SRAM)。在一些实施例中，主存储器可包括应用程序的活跃存储装置，应用程序包括由计算系统的用户在网络浏览活动中使用的浏览器应用程序。DRAM存储器可包括同步动态随机存取存储器(SDRAM)（包括时钟信号以控制信号）和扩展数据输出动态随机存取存储器(EDO DRAM)。在一些实施例中，系统的存储器可包括某些寄存器或其它专用存储器。
在一些实施例中，主存储器715包括诸如堆叠存储器装置等存储器装置716，其中，存储器装置包括具有用于感应放大器的高和低轨道电压的显露节点的DRAM感应放大器717，并且还包括提供用于随着时间的感应放大器高轨道电压和低轨道电压的独立调制的感应放大器电压控制引擎718。
计算系统700也可包括只读存储器(ROM) 720或其它静态存储装置以便存储用于处理器710的静态信息和指令。计算系统700可包括用于某些元件的存储的一个或更多个非易失性存储器元件725。
一个或更多个传送器或接收器740也可耦合到互连705。在一些实施例中，计算系统700可包括用于接收或传送数据的一个或更多个端口745。计算系统700可还包括用于经无线电信号接收数据的一个或更多个全向或定向天线747。
在一些实施例中，计算系统700包括一个或更多个输入装置750，其中，输入装置包括键盘、鼠标、触摸垫、话音命令识别、手势识别、传感器或监视器（包括提供电源和性能数据的传感器或监视器）或用于提供输入到计算系统的另一装置中的一项或更多项。
计算系统700也可经互连705耦合到输出显示器755。在一些实施例中，显示器755可包括液晶显示器(LCD)或用于向用户显示信息或内容的任何其它显示技术。在一些环境中，显示器755可包括也用作至少是输入装置的一部分的触摸屏。在一些环境中，显示器755可以是或者可以包括音频装置，如用于提供音频信息的扬声器。
计算系统700也可包括电源装置或系统780，电源装置或系统860可包括电源、电池、太阳能电池、燃料电池或用于提供电力或发电的其它系统或装置。电源装置或系统780提供的电力可根据需要分布到计算系统700的元件。
各种实施例可包括各种过程。这些过程可由硬件组件执行，或者可在计算机程序或机器可执行指令中实施，计算机程序或机器可执行指令可用于促使编程有指令的通用或专用处理器或逻辑电路执行过程。备选，过程可由硬件和软件的组合执行。
各种实施例的部分可提供为计算机程序产品，计算机程序产品可包括上面存储有计算机程序指令的计算机可读的存储介质，计算机程序指令可用于将计算机（或其它电子装置）编程以便由一个或更多个处理器执行，以执行根据某些实施例的过程。计算机可读介质可包括但不限于软盘、光盘、压缩磁盘只读存储器(CD-ROM)和磁光盘、只读存储器(ROM)、随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、磁卡或光卡、闪存或适合用于存储电子指令的其它类型的计算机可读介质。另外，实施例也可作为计算机程序产品下载，其中，程序可从远程计算机传送到请求计算机。
许多方法以其最基本形式进行描述，但任何方法的过程可进行添加或删除，并且信息能够添加到任何所述消息或从中减除而不脱离本发明的基本范围。本领域技术人员将明白，能够进行许多其它修改和适应。特定实施例未提供用于限制本发明而是用于说明本发明。本发明的实施例的范围不由上面提供的特定示例确定，而只由下面的权利要求确定。
如果说，元件“A”耦合到元件“B”或与其耦合，则元件A可直接耦合到元件B，或者通过例如元件C间接耦合。说明书或权利要求陈述组件、特征、结构、过程或特性A“促使”组件、特征、结构、过程或特性B时，它表示“A”至少是“B”的部分原因，但也可以有帮助促使“B”的至少另一组件、特征、结构、过程或特性。如果说明书陈述“可”、“可能”或“能够”包括某个组件、特征、结构、过程或特性，则该组件、特征、结构、过程或特性不是必需要包括。如果说明书或权利要求涉及“一个”元件，则这不表示只有一个所述元件。
实施例是本发明的实现或示例。说明书中引用的“一实施例”、“一个实施例”、“一些实施例”或“其它实施例”表示结合实施例所述的特定特征、结构或特性包括在至少一些实施中，但不必是所有实施例中。出现的各种“一实施例”、“一个实施例”或“一些实施例”不一定全部指相同的实施例。类似地，应领会的是，在本发明的示范实施例的以上描述中，本发明的各种特征有时组合在单个实施例、图形或其描述中以便简化公开内容和帮助理解各种发明方面的一个或多个方面。然而，公开内容的此方法不可理解为反映所述发明需要比每个权利要求项明确所述更多特性的用意。相反，如下述权利要求书所反映的一样，发明的方面在于比单个上述公开实施例所有特性更少的特性。因此，权利要求书由此明确包含到此描述中，每个权利要求项本身保持为本发明的单独实施例。
在一些实施例中，一种设备包括有感应放大器的存储器、用于感应放大器的高压轨道的第一节点和用于感应放大器的低压轨道的第二节点、提供第一电压到第一节点和第二电压到第二节点的一个或更多个元件及控制该一个或更多个元件的电压控制引擎，其中，电压控制引擎要随着时间独立设置第一电压的值和第二电压的值。
在一些实施例中，电压控制引擎是设备的逻辑晶片的一部分。
在一些实施例中，设备是堆叠存储器装置，存储器包括与逻辑晶片耦合的存储器晶片的栈。
在一些实施例中，电压控制引擎要设置第一电压和第二电压的一个或更多个电压以提供提升感应放大器的感应的时间期。
在一些实施例中，电压控制引擎要设置第一电压和第二电压的一个或更多个电压以提供保护感应放大器免受短路电流情况的时间期。
在一些实施例中，设备还包括存储器控制器，其中，存储器控制器提供命令到电压控制引擎。在一些实施例中，电压控制引擎是存储器控制器的一部分。
在一些实施例中，设备的一个或更多个元件包括在用于第一电压的第一多个电压电平之间切换的第一多个开关装置和在用于第一电压的第二多个电压电平之间切换的第二多个开关装置。
在一些实施例中，设备的电压控制引擎要执行校准过程以确定用于设置第一和第二电压的时间。
在一些实施例中，一种方法包括设置用于在第一时间存储器的感应放大器的高压轨道的第一电压以及设置用于在第二时间感应放大器的低压轨道的第二电压，其中，第一和第二电压的设置由电压控制引擎控制，以及其中，第一电压和第二电压由电压控制引擎随着时间独立设置。
在一些实施例中，用于第一电压和第二电压的设置包括用于增大感应操作的提升阶段。在一些实施例中，提升阶段包括在比正常高轨道电压更高的轨道电压设置第一电压和在比正常低轨道电压更低的轨道电压设置第二电压。
在一些实施例中，第一电压和第二电压的设置包括保护电路元件免受短路电流情况的保护阶段。在一些实施例中，保护阶段包括从初始电压电平增大第二电压。在一些实施例中，保护阶段跟着增大感应操作的提升阶段。
在一些实施例中，第一电压和第二电压的设置包括校准过程以确定用于设置第一和第二电压的时间。在一些实施例中，校准过程包括测量在不同时间用于存储器的泄漏电流。
在一些实施例中，一种系统包括：处理器以处理用于系统的数据、触摸屏以显示数据和接收命令以及动态随机存取存储器(DRAM)装置（包括用于DRAM装置的主要感应放大器）、用于主要感应放大器的高压轨道的第一节点和用于主要感应放大器的低压轨道物第二节点、提供第一电压到第一节点和第二电压到第二节点的一个或更多个开关装置及控制开关装置的电压控制引擎，其中，电压控制引擎要随着时间独立设置第一电压的值和第二电压的值。
在一些实施例中，电压控制引擎要设置第一电压和第二电压的一个或更多个电压以提供提升主要感应放大器的感应的时间期。
在一些实施例中，电压控制引擎要设置第一电压和第二电压的一个或更多个电压以提供保护主要感应放大器免受短路电流情况的时间期。
在一些实施例中，一个或更多个开关装置包括在用于第一电压的第一多个电压电平之间切换的第一多个开关装置和在用于第一电压的第二多个电压电平之间切换的第二多个开关装置。
在一些实施例中，一种上面存储有表示指令序列的数据的非暂时性计算机可读存储介质，指令序列在由处理器执行时促使处理器执行包括以下的操作：在第一时间设置用于存储器的感应放大器的高压轨道的第一电压以及在第二时间设置用于感应放大器的低压轨道的第二电压，其中，第一和第二电压的设置由电压控制引擎控制，以及其中，第一电压和第二电压由电压控制引擎随着时间独立设置。
在一些实施例中，用于第一电压和第二电压的设置包括用于增大感应操作的提升阶段。
在一些实施例中，第一电压和第二电压的设置包括保护电路元件免受短路电流情况的保护阶段。

Claims (16)

1.一种电子设备，包括：
包括感应放大器的存储器；
用于所述感应放大器的高压轨道的第一节点和用于所述感应放大器的低压轨道的第二节点；
提供第一电压到所述第一节点和第二电压到所述第二节点的一个或更多个元件；以及
控制所述一个或更多个元件的电压控制引擎，其中所述电压控制引擎要随着时间独立设置所述第一电压的值和所述第二电压的值，以提供提升所述感应放大器的感应的第一时间期以及保护所述感应放大器免受短路电流情况的第二时间期。
2.如权利要求1所述的电子设备，其中所述电压控制引擎是所述电子设备的逻辑晶片的一部分。
3.如权利要求2所述的电子设备，其中所述电子设备是堆叠存储器装置，所述存储器包括与所述逻辑晶片耦合的存储器晶片的栈。
4.如权利要求1所述的电子设备，还包括存储器控制器，其中所述存储器控制器提供命令到所述电压控制引擎。
5.如权利要求1所述的电子设备，还包括存储器控制器，其中所述电压控制引擎是所述存储器控制器的一部分。
6.如权利要求1所述的电子设备，其中所述一个或更多个元件包括在用于所述第一电压的第一多个电压电平之间切换的第一多个开关装置和在用于所述第一电压的第二多个电压电平之间切换的第二多个开关装置。
7.如权利要求1所述的电子设备，其中所述电压控制引擎要执行校准过程以确定用于设置所述第一电压和所述第二电压的时间。
8.一种用于电子设备的方法，包括：
在第一时间设置用于存储器的感应放大器的高压轨道的第一电压；以及
在第二时间设置用于所述感应放大器的低压轨道的第二电压；
其中所述第一电压和所述第二电压的所述设置由电压控制引擎控制，以及其中所述第一电压和所述第二电压由所述电压控制引擎随着时间独立设置，其中用于所述第一电压和所述第二电压的所述设置包括用于增大感应操作的提升阶段以及保护电路元件免受短路电流情况的保护阶段。
9.如权利要求8所述的方法，其中所述提升阶段包括在比正常高轨道电压更高的轨道电压设置所述第一电压和在比正常低轨道电压更低的轨道电压设置所述第二电压。
10.如权利要求8所述的方法，其中所述保护阶段包括从初始电压电平增大所述第二电压。
11.如权利要求10所述的方法，其中所述保护阶段跟着增大感应操作的提升阶段。
12.如权利要求8所述的方法，其中所述第一电压和所述第二电压的所述设置包括校准过程以确定用于设置所述第一电压和所述第二电压的时间。
13.如权利要求12所述的方法，其中所述校准过程包括测量在不同时间用于所述存储器的泄漏电流。
14.一种用于电子设备的系统，包括：
处理器，处理用于所述系统的数据；
显示数据和接收命令的触摸屏；以及
动态随机存取存储器(DRAM)装置，包括：
用于所述DRAM装置的主要感应放大器，
用于所述主要感应放大器的高压轨道的第一节点和用于所述主要感应放大器的低压轨道的第二节点，
提供第一电压到所述第一节点和第二电压到所述第二节点的一个或更多个开关装置，以及
控制所述开关装置的电压控制引擎，其中所述电压控制引擎要随着时间独立设置所述第一电压的值和所述第二电压的值，以提供提升所述主要感应放大器的感应的第一时间期以及保护所述主要感应放大器免受短路电流情况的第二时间期。
15.如权利要求14所述的系统，其中所述一个或更多个开关装置包括在用于所述第一电压的第一多个电压电平之间切换的第一多个开关装置和在用于所述第一电压的第二多个电压电平之间切换的第二多个开关装置。
16.一种用于电子设备的装置，包括：
用于在第一时间设置用于存储器的感应放大器的高压轨道的第一电压以及在第二时间设置用于所述感应放大器的低压轨道的第二电压的部件；以及
用于控制所述第一电压和所述第二电压的设置的部件，其中随着时间独立设置所述第一电压和所述第二电压，其中用于控制所述第一电压和所述第二电压的所述设置的所述部件包括用于提升增大感应操作的阶段的部件以及建立保护阶段以保护电路元件免受短路电流情况的部件。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180046409A1 (en) * 2016-08-10 2018-02-15 International Business Machines Corporation Mass storage devices packages and software-defined arrays of such packages
US20190073020A1 (en) * 2017-09-01 2019-03-07 Intel Corporation Dynamic memory offlining and voltage scaling
US10892011B2 (en) * 2018-09-11 2021-01-12 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US11974422B2 (en) * 2021-11-04 2024-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102822898A (zh) * 2010-03-25 2012-12-12 高通股份有限公司 存储器中的参考单元写入操作

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6606275B2 (en) * 2001-08-23 2003-08-12 Jeng-Jye Shau High performance semiconductor memory devices
US7262628B2 (en) * 2004-07-02 2007-08-28 Primarion, Inc. Digital calibration with lossless current sensing in a multiphase switched power converter
US6757202B2 (en) 2002-08-29 2004-06-29 Micron Technology, Inc. Bias sensing in DRAM sense amplifiers
US6950368B2 (en) 2003-02-25 2005-09-27 Micron Technology, Inc. Low-voltage sense amplifier and method
KR100558571B1 (ko) 2004-03-03 2006-03-13 삼성전자주식회사 반도체 메모리 장치의 전류 센스앰프 회로
TW200721163A (en) * 2005-09-23 2007-06-01 Zmos Technology Inc Low power memory control circuits and methods
JP5688870B2 (ja) * 2007-07-11 2015-03-25 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
US7852686B2 (en) * 2008-04-03 2010-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and method for a sense amplifier with instantaneous pull up/pull down sensing
JP5486172B2 (ja) * 2008-08-07 2014-05-07 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR101068340B1 (ko) * 2010-05-28 2011-09-28 주식회사 하이닉스반도체 집적 회로 및 반도체 메모리 장치
US8509018B2 (en) 2010-08-12 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Sense amplifier with adjustable back bias
EP2428961A1 (en) * 2010-09-13 2012-03-14 Imec Method for improving writability of SRAM memory
US8493812B2 (en) * 2010-10-28 2013-07-23 International Business Machines Corporation Boost circuit for generating an adjustable boost voltage
JP5580179B2 (ja) 2010-11-30 2014-08-27 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US8547769B2 (en) * 2011-03-31 2013-10-01 Intel Corporation Energy efficient power distribution for 3D integrated circuit stack

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102822898A (zh) * 2010-03-25 2012-12-12 高通股份有限公司 存储器中的参考单元写入操作

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