TWI528363B - Ｓｒａｍ位元線及寫入輔助設備與用於降低動態功率和峰值電流之方法、以及雙輸入位準移位器 - Google Patents

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Description

SRAM位元線及寫入輔助設備與用於降低動態功率和峰值電流之方法、以及雙輸入位準移位器
本發明是關於SRAM位元線及寫入輔助設備與用於降低動態功率和峰值電流之方法、以及雙輸入位準移位器。
超大型積體(VLSI)電路的低功率操作對於目前和未來處理器之省電而言變得必要的。再者，功率效率已成為在電腦、處理器、手機、平板電腦、微伺服器及小筆電市場中對系統晶片(SOC)設計的其中一個主要競爭性指標。然而，由於較高本質裝置變化(例如，電晶體之有效通道長度Le和臨界電壓Vt的變化)及對在低電壓下導致失敗之缺點的敏感性，因此對奈米級程序技術為基的處理器(例如，子22-nm)降低動態功率消耗變得愈來愈具挑戰性。
SOC設計也變得愈來愈令人滿意且在手機、平 板電腦、微伺服器和小筆電的市場空間具競爭性。然而，由於SOC設計上之各種功能單元的複雜性、及功率對效能的挑戰性折衷，全域電源供應(Vcc)SOC軌電壓能在SOC設計與設計之間變化極大。Vcc的這種變化對電路(例如，靜態隨機存取記憶體(SRAM)及其他記憶體設計)造成一些挑戰。
100‧‧‧SRAM胞元
Mpass0‧‧‧存取n型裝置
Mpass1‧‧‧存取n型裝置
w1‧‧‧字元線
n0‧‧‧輸出節點
n1‧‧‧輸出節點
Mpu0‧‧‧p型裝置
Mpu1‧‧‧p型裝置
b1‧‧‧位元線信號
b1_b‧‧‧位元線信號
VccSram‧‧‧電源供應器
SramVcc‧‧‧電源供應器
200‧‧‧電路
201‧‧‧寫入輔助脈衝偏壓電路
inv‧‧‧反向器
nandA‧‧‧NAND閘
300‧‧‧佈局
302a‧‧‧大尺寸寫入輔助電路
302b‧‧‧大尺寸寫入輔助電路
303a‧‧‧讀取/寫入行多工器
303b‧‧‧讀取/寫入行多工器
304‧‧‧感測放大器和閂鎖器電路
305‧‧‧寫入驅動器
301a‧‧‧SRAM胞元陣列
301b‧‧‧SRAM胞元陣列
308a‧‧‧SRAM電壓軌SramVcc
308b‧‧‧SRAM電壓軌SramVcc
400‧‧‧佈局
401a‧‧‧陣列
401b‧‧‧陣列
401c‧‧‧陣列
401d‧‧‧陣列
402a‧‧‧寫入輔助電路
402b‧‧‧寫入輔助電路
402c‧‧‧寫入輔助電路
402d‧‧‧寫入輔助電路
403a‧‧‧RD/WR區域行多工器
403b‧‧‧RD/WR區域行多工器
403c‧‧‧RD/WR區域行多工器
403d‧‧‧RD/WR區域行多工器
404‧‧‧感測放大器和閂鎖器
405‧‧‧寫入驅動器
500‧‧‧讀取/寫入行選擇和位元線預充電電路
501‧‧‧區域位元線
502‧‧‧全域讀取/寫入資料線
503‧‧‧通道閘
600‧‧‧方法
601-603‧‧‧方塊
700‧‧‧圖
701‧‧‧波形
702‧‧‧波形
800‧‧‧架構
801‧‧‧SRAM位元胞元陣列
802‧‧‧具有位元線預充電單元的行多工器
803‧‧‧感測放大器
804‧‧‧感測放大器輸出資料閂鎖器
805‧‧‧VccSram電壓域
806‧‧‧電源
900‧‧‧電路
901‧‧‧閂鎖器
902‧‧‧輸出驅動器
903‧‧‧通道閘
904‧‧‧保持器
1000‧‧‧雙輸入位準移位器
1100‧‧‧時序圖
1120‧‧‧時序圖
1200‧‧‧雙軌寫入輔助電路
1201‧‧‧邏輯
1202‧‧‧寫入輔助脈衝偏壓部
1300‧‧‧圖
1301‧‧‧波形
1302‧‧‧波形
1303‧‧‧波形
1304‧‧‧波形
1600‧‧‧計算裝置
1610‧‧‧第一處理器
1690‧‧‧第二處理器
1620‧‧‧音頻子系統
1630‧‧‧顯示子系統
1632‧‧‧顯示介面
1640‧‧‧I/O控制器
1650‧‧‧電源管理
1660‧‧‧記憶體子系統
1670‧‧‧連接
1672‧‧‧蜂巢式連接
1674‧‧‧無線連接
1680‧‧‧周邊連接
將根據下面提出的詳細說明及根據本揭露之 各種實施例的附圖來更充分地了解本揭露之實施例，然而，其不應被用來將本揭露限於特定實施例，而僅用於說明和了解。
第1圖係具有至少兩個電源供應器的6T SRAM胞元用於增進寫入操作。
第2圖係用於對在SRAM陣列之寫入操作期間的寫入輔助產生Sram Vcc的電路。
第3圖係傳統SRAM陣列的佈局。
第4圖係根據本揭露之一實施例之使用分段來降低動態功率和峰值電流的SRAM陣列之佈局。
第5圖係根據本揭露之一實施例之用於第4圖之分段SRAM陣列的讀取/寫入行選擇和位元線預充電電路。
第6圖係根據本揭露之一實施例之用於降低動態功率和峰值電流之SRAM陣列之佈局分段的方法。
第7圖係根據本揭露之一實施例之具有繪示 與第3圖之傳統SRAM陣列相比之來自分段SRAM陣列之功率節省之波形的圖。
第8圖係具有6T SRAM胞元和操作在不同於 SRAM陣列之電源供應器上的感測放大器資料輸出驅動器之記憶體陣列架構。
第9圖係感測放大器資料輸出驅動器和閂鎖 器。
第10圖係根據本揭露之一實施例之具有積體 閂鎖器之雙輸入位準移位器，用以取代第9圖之感測放大器資料輸出驅動器和閂鎖器。
第11A-B圖係根據本揭露之一實施例之關聯 於第10圖之具有積體閂鎖器之雙輸入位準移位器的時序圖。
第12圖係根據本揭露之一實施例之用於降低 動態功率和峰值電流的雙軌寫入輔助電路。
第13圖係根據本揭露之一實施例之與第2圖 之寫入輔助電路相比之使用第12圖之雙軌寫入輔助電路來降低峰值電流的圖。
第14圖係根據本揭露之一實施例之具有分段 SRAM陣列佈局、具有積體閂鎖器的雙輸入位準移位器、及/或雙軌寫入輔助電路的智慧型裝置或電腦系統或SOC。
【發明內容及實施方式】
實施例描述一種設備，包含共同耦接在一群組中的複數個記憶體陣列、區域寫入輔助邏輯單元、及讀取/寫入區域行多工器，使得在群組中的區域寫入輔助邏輯單元和讀取/寫入區域行多工器所佔據的面積小於當使用全域寫入輔助邏輯單元和讀取/寫入全域行多工器時所佔據的面積。針對複數個記憶體陣列，實施例在存在裝置變化下以具有比複數個傳統記憶體陣列更小的面積影響之較低功率來啟動讀取和寫入操作。
實施例也描述一種位準移位器，包含：一第一電源供應器，用以對位準移位器的複數個電晶體提供電力；一第一輸入節點，用以接收由操作於一第二電源供應器上之一電路產生的一第一信號，第二電源供應器與第一電源供應器不同；一第一n型電晶體，用以接收第一信號；一第二輸入節點，用以接收一第二信號，其與第一信號相反，第二信號係由電路產生；及一第二n型電晶體，用以接收第二信號，第一和第二n型電晶體具有交叉耦合至複數個電晶體之一些者的汲極端。
實施例更描述一種設備，包含：一寫入輔助脈衝產生器，操作於一第一電源供應器上；一或更多上拉裝置，耦接至寫入輔助脈衝產生器，一或更多上拉裝置操作於與第一電源供應器不同的一第二電源供應器上；及一輸出節點，用以將電力提供至一記憶胞。
在下面的實施例中，Vcc與VccSram(其可以 是特定SramVcc電源軌)相同；SramVcc是來自寫入輔助電路方塊的區域Vcc；且Vnn是SOC電源軌(即，在其餘晶片或處理器上使用的電源軌)。用於SRAM的輸入/輸出信號通常在Vnn上。在一實施例中，Vnn上的信號被位準移位至VccSram，且VccSram上的信號被位準移位至Vnn。
在下面的說明中，討論了許多細節以提供對 本揭露之實施例的更全面性說明。然而，本領域之熟知技藝者將清楚明白無需這些具體細節便可實現本揭露之實施例。在其他情況下，以方塊圖形式(而不是詳細地)來顯示熟知結構和裝置以免模糊本揭露之實施例。
請注意在實施例之對應圖中，信號係以線來 表示。有些線可能較粗以指示更多構成信號路徑、及/或在一或更多端上具有箭頭以指示主要資訊流向。這樣的指示不打算為限制的。反而，結合一或更多示範實施例來使用線以有助於更了解電路或邏輯單元。如設計需要或偏好所指定之任何表示信號實際上可包含可在任一方向上傳送且可以任何適當類型之信號架構來實作的一或更多信號。
在整篇說明書中，及在申請專利範圍中，「連接」之詞表示所連接事物之間的直接電連接而沒有任何中間裝置。「耦接」之詞表示所連接事物之間的直接電連接或透過一或更多被動或主動中間裝置的間接連接。「電路」之詞表示配置以彼此合作來提供期望功能的一或更多被動及/或主動元件。「信號」之詞表示至少一個電 流信號、電壓信號或資料/時脈信號。「一」、「一個」、和「此」之含義包括複數個參考。「中」之含義包括「中」和「上」。
「縮放」之詞通常係指將設計(示意圖和佈局)從一個程序技術轉換成另一程序技術。「縮放」之詞通常又指縮小相同技術節點內的佈局和裝置。「實質上」、「接近」、「近似」、「附近」、「大約」之詞通常指在+/- 20%的目標值內。
除非另有指明，否則使用「第一」、「第二」、和「第三」等的序數形容詞來說明共同物件，僅表示正參考類似物件的不同實例，且不打算意味著如此敘述的物件必須為特定序列(時間上、或空間上)、分級或為任何其他方式。
為了實施例之目的，電晶體是金屬氧化物半導體(MOS)電晶體，其包括汲極、源極、閘極、和塊體端。電晶體也可包括三閘極和鰭式場效電晶體。源極和汲極端可以是相同端且本文中可互換使用。本領域之那些技藝者將了解在不脫離本揭露之範圍下可使用其他電晶體，例如，雙極接面電晶體-BJT PNP/NPN、BiCMOS、CMOS、eFET等。「MN」之詞表示n型電晶體(例如，NMOS、NPN BJT等)且「MP」之詞表示p型電晶體(例如，PMOS、PNP BJT等)。
第1圖係具有至少兩個電源供應器的6T SRAM胞元100用於增進寫入操作。SRAM胞元100包含 用於讀取/寫入操作的兩個存取n型裝置Mpass0和Mpass1。兩個存取n型裝置Mpass0和Mpass1可由字元線(w1)信號控制。SRAM胞元100更包括保持記憶胞狀態(或資料)之兩個交叉耦合的反向器。兩個交叉耦合的反向器之第一反向器係由p型Mpu0和n型Mdn0裝置形成，而交叉耦合的反向器之第二反向器係由p型Mpu1和n型Mdn1裝置形成。第一反向器的輸出節點n0係耦接至存取裝置Mpass0及第二反向器的輸入。第二反向器的輸出節點n1係耦接至存取裝置Mpass1及第一反向器的輸入。存取裝置Mpass1和Mpass0也耦接至位元線信號b1和b1_b(b1之反向)。在一實施例中，(第一和第二反向器之)p型裝置Mpu0和Mpu1的主體或塊體端係耦接至不同於VccSram的SramVcc。
儘管第1圖繪示兩個電源供應器(VccSram和SramVcc)，但典型SRAM胞元操作於單一電源供應器VccSram上(即，SramVcc節點被短路至Vcc)。在SRAM胞元100的典型應用中，透過位元線信號b1和b1_b(b1之反向)來分別驅動寫入資料和資料_b(為資料之反向)。在寫入操作期間，以設為Vcc位準(邏輯高位準)的字元線w1將資料驅動至SRAM記憶胞100中。由於n型存取裝置Mpass0和Mpass1不傳送強HIGH(即，邏輯高位準)，因此典型SRAM胞元100當Vcc下降時費力寫入「1」。由於存取n型裝置Mpass0和Mpass1的Vt不隨著供應電壓Vcc而縮放，因此這種結果 在較低Vcc下甚至更加明顯。當結合較低Vcc操作來考慮裝置變化(例如，Le和Vt的變化)時，典型SRAM胞元100變得容易受到寫入失敗(即，典型SRAM胞元100不能翻轉內部節點n0/n1)的影響。這樣的失敗導致在較低Vcc位準下的顯著產量損失。
藉由對p型裝置Mpu0和Mpu1的塊體/主體提供分開電源供應器(例如，Vcc)，同時對交叉耦合的反向器之邏輯操作提供不同電源供應器(例如，SramVcc)來克服上述問題(及其他問題)。在寫入操作期間降低SramVcc以降低Mpu0和Mpu1裝置的強度。SramVcc係由例如第2圖之特殊電路產生。
第2圖係用於對在SRAM陣列之寫入操作期間的寫入輔助產生SramVcc的電路200。參考第1圖來說明第2圖。寫入輔助電路200包含寫入輔助脈衝偏壓電路201，其在具有SRAM胞元100之SRAM陣列的寫入和讀取操作期間調整SramVcc之位準。藉由被使用包括反向器inv和NAND閘nandA的組合邏輯所產生之write_assist_pulse信號啟動Mcollapse(n型裝置)來降低Sram Vcc。能藉由可被數位信號bias_b<2：0>(即，bias_b信號之三個位元)控制的Mpbias0、Mpbias1、和Mpbias2裝置來編程SramVcc位準之衰減(或減少)的速度和位準。SramVccWake信號藉由控制Misleep和Mwake(經由NAND閘nandB)裝置來決定SRAM休眠(低功率)或喚醒(正常操作)模式。若在休眠模式下，則 SramVcc連至低於正常操作SramVcc的特定休眠電壓。SleepVcc是給Misleep的電源。藉由SRAM控制/計時器(未示出)來產生LocolVccPulse信號且決定Mcollapse寫入輔助下拉期間的長度。ColEn允許寫入位元組和寫入位元功能(例如，ColEn對位元設計允許只寫入至64個位元中的8個位元)。
SRAM胞元100係佈局於SRAM胞元陣列中。如上所述，隨著程序技術縮小(或縮減)，SRAM胞元陣列在操作電壓之典型電源(Vcc)處不再具有足夠讀取和寫入邊界，除非使用特殊電路(例如，第2圖之寫入輔助電路200)來輔助讀取和寫入操作。增加用於提供輔助寫入和讀取操作的特殊電路(例如，第2圖之寫入輔助電路200)增加用於6T SRAM陣列設計的功率和面積。增加用於SRAM陣列的功率和面積呈現出用於製造低功率行動處理器和SOC的問題。增加功率係由Mpbias0、Mpbias1、Mpbias2、和Mcollapse裝置引起。
第3圖係傳統SRAM陣列的佈局300。佈局300包含分別需要對應大尺寸寫入輔助電路(例如，第2圖之寫入輔助電路200)302a和302b、及對應讀取/寫入(RD/WR)行多工器303a和303b之大區塊(例如，256x4)301a和301b中的SRAM胞元陣列。佈局300也包括感測放大器和閂鎖器電路304和寫入驅動器305，其經由306a、306b、307a、和307b來耦接至讀取/寫入(RD/WR)行多工器303a和303b(也稱為全域RD/WR 行多工器，因為它們對於SRAM陣列而言是全域的)。由於很大的SRAM胞元陣列(例如，256x4)301a和301b，SramVcc路線308a和308b被設計用以傳送足夠的電源給很大的SRAM胞元陣列301a和301b。
增加第2圖之裝置所產生的SRAM寫入動態功率負面地影響整體SOC設計複雜性和成本。例如，對傳送給SRAM陣列之電力的要求顯著地增加超過相同軌為基的子陣列設計解決方法，因為現在將SramVcc和VccSram提供至SRAM陣列中的SRAM胞元。對SRAM電壓調節器的電流傳送要求隨著更多SRAM加至SRAM陣列301a和301b而持續增加以提高效能。增加電流傳送要求負面地影響平台成本。設置兩個分開的電源供應器也增加對SRAM電壓軌SramVcc 308a和308b的峰值電流量。
例如，用於SRAM電壓軌SramVcc 308a和308b的峰值電流可透過單一電源供應器為基的SRAM架構來增加3X-4X(其中「X」係指次數)。增加峰值電流量導致昂貴的封裝解決方法(例如，多個晶粒側電容器)及放置用於SRAM軌的晶粒上電容器。設置兩個分開的電源供應器也增加VccSram和SramVcc節點上的電壓下降幅度。藉由第4圖之實施例來解決上述問題及其他問題。
第4圖係根據本揭露之一實施例之使用分段來降低動態功率和峰值電流的SRAM陣列之佈局400。指出具有與任何其他圖的元件相同之參考數字(或名稱)的 第4圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。
佈局400包含分成401a、401b、401c、和401d子陣列的SRAM陣列胞元。例如，256x4陣列301a分成包括陣列401a和401b的四個64x4子陣列，其中四個64x4子陣列(例如，401a和401b)之各者的尺寸(即，面積)小於256x4陣列301a。同樣地，在本實例中，256x4陣列301b分成包括401c和401d的四個64x4子陣列，其中四個64x4子陣列(例如，401c和401d)之各者的尺寸(即，面積)小於256x4陣列301b。儘管實施例繪示將256x4陣列分成四個子分段，但可設想出任何數量的子分段以實現所論述的技術結果。例如，可使用64x4、32x4、16x4等之陣列粒度來分段較大陣列(例如，256x4之陣列)。
佈局400更包含寫入輔助電路402a、402b、402c、和402d，這是寫入輔助電路302a和302b的分段型式。例如，寫入輔助電路302a分成兩個寫入輔助電路402a、402b，其中每個寫入輔助電路402a和402b的尺寸(面積)小於寫入輔助電路302a。在另一實例中，寫入輔助電路302b分成兩個寫入輔助電路402c和402d，其中每個寫入輔助電路402c和402d的尺寸(面積)小於寫入輔助電路302b。在其他實施例中，寫入輔助電路302a和302b可分成超過兩個寫入輔助電路。
當RD/WR行多工器303a和303b被分段時， 由於相對於寫入輔助電路302a和302b而以較小尺寸來設計寫入輔助電路402a、402b、402c、和402d(也稱為區域寫入輔助電路，因為它們對於SRAM的分段陣列而言是區域的)，因此相對於RD/WR行多工器303a和303b而以較小尺寸來設計佈局400的RD/WR區域行多工器403a、403b、403c、和403d。根據一實施例，藉由分段陣列301a和寫入輔助電路302a，每個SramVcc 408a和408b具有比SramVcc 308a之路線長度更短的路線長度。 根據一實施例，藉由分段陣列301b和寫入輔助電路302b，每個SramVcc 408c和408d具有比SramVcc 308b之路線長度更短的路線長度。
在一實施例中，讀取資料和寫入資料(及其反向信號)406a、406b、和407a、407b分別被路由至RD/WR區域行多工器403a、403b、403c、403d(也稱為RD/WR區域行多工器，因為它們對於SRAM的分段陣列而言是區域的)及從RD/WR區域行多工器403a、403b、403c、403d被路由至感測放大器和閂鎖器404。在上述實施例中，通道閘係耦接至406a、406b、和407a、407b之路線以將讀取資料和寫入資料(及其反向信號)耦接至各自RD/WR區域行多工器403a、403b、403c和403d。在一實施例中，感測放大器和閂鎖器404的尺寸實質上與感測放大器和閂鎖器304相同。在其他實施例中，感測放大器和閂鎖器404的尺寸小於感測放大器和閂鎖器304。在一實施例中，寫入驅動器405的尺寸實質上與寫入驅動器 305相同。在其他實施例中，寫入驅動器405的尺寸小於寫入驅動器305。
第4圖之實施例藉由將位元胞元陣列元件分成較小子陣列組(例如，64x4(每「4」行有64個位元胞元))來解決第3圖之寫入輔助高功率問題。為了說明實施例，描述了分成64x4子陣列之256x4陣列的實例。然而，可在不改變實施例之本質下使用其他尺寸來分段。
在本實例中，第3圖之佈局300的分段也導致SramVcc、b1、和b1_b(第1圖、第2圖)信號被分段成每64個位元胞元。第3圖之寫入輔助電路被分大小以支援256x4位元胞元陣列。在一實施例中，藉由將陣列細分成64x4，能縮小寫入輔助電路(即，能減少有效區及/或覆蓋區)。例如，寫入輔助電路能縮小達到70%以實現與先前寫入輔助電路相同的效能。第3圖使用連接至大256x4陣列的大(就有效區而言)寫入輔助電路(與第4圖之寫入輔助電路相比)。因此，SramVcc 301a、b1、和b1_b連續橫跨256位元胞元。第4圖之實施例顯示陣列讀取和寫入架構的方塊級圖。第4圖之實施例使用耦接至較小64x4陣列的較小寫入輔助電路(與第3圖之寫入輔助電路相比)。於是，SramVcc(408a-d)、b1、和b1_b被區域化且僅連續跨64位元胞元。
佈局400藉由將第3圖之佈局300分成具有較小寫入輔助電路(第2圖之較小型式)、及讀取/寫入行選擇電路的較小部分來降低(例如，在寫入程序期間所 需的)峰值和平均電流。對將第3圖之佈局300分成第4圖之佈局400的一個技術效果為實現動態寫入功率節省，例如，超過50%的功率節省。也藉由第4圖之實施例來降低如大電壓調節器之成本的其它成本、SramVcc上的封裝電容器之數量和尺寸。第4圖之實施例也允許將較小位元胞元整合至記憶體單元中。實施例在存在裝置變化下以具有比複數個傳統記憶體陣列更小的面積影響之較低功率來對複數個記憶體陣列啟動讀取和寫入操作。
第4圖之實施例結合新分段佈局拓撲與修改的寫入輔助和讀取/寫入行選擇電路。藉由第4圖之實施例來顯示許多技術效果。與第3圖之實施例相比，一些非限制技術效果為第4圖之實施例藉由縮小寫入輔助電路的選擇元件(例如，元件201)來降低動態寫入功率。在一實施例中，由於分段位元胞元陣列，因此縮小寫入輔助電路的選擇元件是可能的。
與第3圖之實施例相比，第4圖之實施例的另一個技術效果為降低動態讀取和寫入功率。這是藉由分段來自耦接至感測放大器和閂鎖器404之全域讀取和寫入線的區域位元線來完成。這接著降低在讀取和寫入操作期間切換之全域讀取和寫入線上的總電容。實施例之另一個技術效果為佈局400藉由縮小位元線預充電和寫入輔助元件(例如，元件201及其對應驅動器)來降低峰值電流。佈局400之實施例也藉由使每個位元線具有最小固定數量(例如，64個)的位元胞元來最小化位元線不匹配。佈 局400之實施例也使每個記憶庫能有高達例如1024x4個位元胞元。先前的設計僅支援每個記憶庫有高達例如512x4個胞元。
第5圖係根據本揭露之一實施例之用於第4圖之分段SRAM陣列的讀取/寫入行選擇和位元線預充電電路500。指出具有與任何其他圖的元件相同之參考數字(或名稱)的第5圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。
讀取/寫入行選擇和位元線預充電電路500(例如，403a-d)包含區域位元線501 b1和b1_b(b1之反向)和全域讀取/寫入資料線502-分別對應於407a-b和406a-b的wrdata、wrdata_b、rddata、和rddata_b。在一實施例中，藉由包括電晶體Mblpa、Mblpb、Mblpc、Mcpl、Mcplb、及包括Mnwrb、Mprdb、Mprd、和Mnwr之通道閘503的電路來產生區域位元線501。blpch_b是在任何讀取/寫入操作之前將區域b1線(區域位元線)501預充電至VccSram的區域b1(區域位元線)預充電信號。在讀取操作期間，rdysel信號當作讀取行多工器選擇信號，其使區域b1線501的值傳播至全域讀取資料線(rddata & rddata_b)。在寫入操作期間，wrysel信號當作寫入行多工器選擇信號，其使全域寫入資料線(wrdata & writedata_b)上的寫入資料傳送至區域b1線501。
參考第4圖之示範實施例，位元胞元的每個64x4分段(4019a-d)係耦接至區域讀取/寫入選擇電路 500(例如，403a-d)。在一實施例中，在讀取和寫入操作期間，區域選定的b1cb1_b係透過通道閘503(Mnwr、Mnwrb、Mprd、和Mprdb)從中讀取或寫入。 在一實施例中，交叉耦合的裝置Mcpl和Mcplb否定對互補通道閘的需要，因為在寫入操作期間，機制以「1」上拉位元線。在本實施例中，全域讀取/寫入資料線502上的較低電容(64x4個記憶胞而不是256x4個記憶胞)導致在讀取和寫入操作期間降低平均和峰值電流。
第6圖係根據本揭露之一實施例之用於降低動態功率和峰值電流之SRAM陣列之佈局分段的方法600。指出具有與任何其他圖的元件相同之參考數字(或名稱)的第6圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。雖然以特定順序來顯示關於第6圖之流程圖中的方塊，但能修改動作的順序。由此，能以不同順序來進行所示實施例，且可平行進行一些動作/方塊。參考第4-5圖之實施例來繪示第6圖之流程圖。第6圖中列出的一些方塊及/或操作依照某些實施例是非必要的。為了清楚起見而提出方塊編號且不打算規定必須發生各種方塊的操作順序。此外，可以各種組合來利用來自各種流程的操作。
在方塊601中，將記憶胞陣列(例如，301a-b)分成記憶胞的複數個分段陣列(例如，401a-d)。在方塊602中，針對記憶胞的分段陣列，縮小全域寫入輔助邏輯單元(例如，302a-b)的面積以產生複數個區域寫入 輔助邏輯單元(例如，402a-d)，其中在複數個區域寫入輔助邏輯單元(例如，402a-d)中的每個區域寫入輔助邏輯單元係耦接至記憶胞的複數個分段陣列(例如，401a-d)之記憶胞的每個分段陣列。
在方塊603中，針對記憶胞的分段陣列(例如，401a-d)，縮小全域讀取/寫入行多工器(例如，303a-b)的面積以產生複數個讀取/寫入區域行多工器(例如，403a-d)。在一實施例中，每個讀取/寫入區域行多工器係耦接至記憶胞的複數個分段陣列之記憶胞的每個分段陣列。在一實施例中，縮小全域寫入輔助邏輯單元(例如，302a-b)的面積包含減少全域寫入輔助邏輯單元之上拉p型電晶體(例如，Mpbias0、Mpbias1、和Mpbias2)的尺寸以產生用於區域寫入輔助邏輯單元(例如，402a-d)的區域上拉p型電晶體。
第7圖係根據本揭露之一實施例之具有繪示與第3圖之傳統SRAM陣列相比之來自分段SRAM陣列之功率節省之波形的圖700。X軸是時間(單位為奈秒)，而y軸是電流(單位為mA)。在此示範圖中，波形701(實曲線)是用於第3圖之實施例的峰值電流，而波形702(虛曲線)是用於第4圖之實施例的峰值電流。針對相同的程序技術，實施例中所論述的分段導致顯著的功率節省，因為第3圖和第4圖之實施例之間的峰值電流降低。
實施例降低SRAM陣列的動態功率，這對於 具有記憶體陣列的處理器和SOC是有價值的。隨著裝置幾何縮小(或縮放)，預期電晶體中的Le和Vt變化變得更糟，且使用競爭電路之傳統設計可能有非期望高的寫入功率且可能對先前技術節點消耗更多面積。實施例分段SramVcc和BL(位元線或b1)，其提供動態功率節省。實施例比傳統SRAM設計降低超過一半以上的峰值電流。
針對具有同時切換之許多SRAM的SOC應用，高峰值電流在電源軌上的電壓下降方面是有問題的。實施例降低SramVcc電源軌上的電壓下降，其具有比主SOC Vnn軌小很多的電容。實施例顯著地改進BL不匹配，因為陣列尺寸的範圍不管從例如2Kbyte到64Kbyte，BL上總有固定數量(例如，64個)的位元胞元。實施例提供適用於SRAM編譯器的模組化設計，其能例如藉由4位元組資料頻寬SRAM來容易地產生從256到8192的深度。
第8圖係具有操作於不同於SRAM陣列之電源供應器上的感測放大器資料輸出驅動器架構800的SRAM陣列。指出具有與任何其他圖的元件相同之參考數字(或名稱)的第8圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。
架構800包含SRAM位元胞元陣列801(例如，301a-b及/或401a-d)、具有位元線預充電單元的行多工器802(例如，303a-b及/或403a-d)、感測放大器803(例如，304及/或404)、及感測放大器輸出資料閂 鎖器804(例如，304和404的一部分)。SRAM位元胞元陣列801(例如，301a-b及/或401a-d)、具有位元線預充電單元的行多工器802(例如，303a-b及/或403a-d)、感測放大器803(例如，304及/或404)操作於VccSram 805電壓域上，而感測放大器輸出資料閂鎖器(例如，304及/或404的一部分)操作於不同於VccSram電源電壓域的Vnn(例如，VccSOC)電源806電壓域上。
SOC設計變得愈來愈令人滿意且在手機、平板電腦、微伺服器和小筆電的市場空間具競爭性。然而，由於晶片上之各種功能單元的複雜性和功率對效能的挑戰性折衷，全域VccSOC電源軌(也稱為Vnn)電壓能在SOC設計與設計之間變化極大。再者，Vnn 806電壓目標能在產品生命週期期間繼續改變。SOC的SRAM可具有專用電源軌(VccSram)以確保滿足可靠性和Vccmin要求。 「Vccmin」之詞通常係指SRAM保留其資料所位於的最小操作電壓。由於Vnn軌電壓通常太低(由於SOC低功率要求)而無法滿足SRAM Vccmin要求，因此使用專用軌VccSram。「VccSram」和「Vcc」之詞可互換使用，且表示相同的電壓，除非另有指明。
SOC設計中使用的6T SRAM之實例係顯示於第1圖中。傳統感測放大器輸出資料閂鎖器804係操作於低於VccSram軌805的Vnn 806上。在SRAM讀取操作期間，輸出資料被位準移位降至其餘處理器使用的Vnn域806。SRAM架構800繪示讀取程序，其中位元線被選定 用於讀取，多工至rddata線，其中感測放大器803接著將saout上的1或0狀態輸出至感測放大器輸出資料閂鎖器804。然後，資料被位準移位至dout上的Vnn域。
第9圖係具有感測放大器資料輸出驅動器和閂鎖器的電路900。電路900包含耦接至輸出驅動器902的閂鎖器901，其中閂鎖器901操作於VccSram 805上，而輸出驅動器902操作於Vnn 806上。閂鎖器901包含反向器、通道閘903、和保持器904。電路900中的信號saout_b係用以將適當資料傳送至驅動器902，驅動器902包含Vnn域806上的NAND閘和輸出反向器。輸出驅動器902產生SRAM資料輸出dout。電路900使用saclk_b(輸出閂鎖時脈)信號以閂鎖saclk_b之上升邊緣上的saout_b。電路900也使用通道閘903之輸出上的保持器904以保持當閂鎖時脈關閉時保留的閂鎖值。當VccSram在功率閘控(低功率)操作期間衰減(即，減少)，但Vnn仍處於導通狀態且在相同位準時，輸出可(藉由fwen信號)被防火牆擋住以防止電壓域(806和805)之間的短路電流。在一實施例中，防火牆係用於斷電和功率閘控模式且可能不與寫入輔助相關。
902的NAND邏輯閘和反向器可能不是穩健的位準移位器設計，因為當Vnn大於VccSram電壓時讀取操作失敗。例如，當具有SRAM陣列(及架構)的處理器操作於叢發模式(或渦輪加速模式)時，Vnn會高於VccSram。然而，當Vnn變成高於VccSram時，電路900 可能無法適當地操作，因為輸出驅動器902可能無法適當地操作。例如，在VccSram上的IR電壓下降(例如，VccSram會從1.05v降至0.94v)和Vnn上的尖峰(例如，Vnn會上升至1.25V)期間，由於輸出驅動器902，因此在電路900中會發生功能失敗。
第10圖係根據本揭露之一實施例之具有積體閂鎖器之雙輸入位準移位器1000，用以取代第9圖之感測放大器資料輸出驅動器和閂鎖器900。指出具有與任何其他圖的元件相同之參考數字(或名稱)的第10圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。第10圖之實施例對SRAM資料輸出dout提出解決方法以使其在跨SOC Vnn電壓目標的廣範圍是可靠的。
在一實施例中，具有積體閂鎖器的雙輸入位準移位器1000包含雙輸入埠saout_b和saout、電源供應器Vnn、可選防火牆致能信號埠fwen、輸出埠dout、p型裝置Msaopb、Msaop、Mfw1、Mkp0、和Mkp2、n型裝置Mkp1、Mkp3、Mfw0、Mfw2、Msaonb、和Msaon、及用以將n0驅動為dout的反向器或緩衝器。在一實施例中，具有積體閂鎖器的雙輸入位準移位器1000包含第一電源供應器(Vnn)，用以對包括p型裝置Msaopb、Msaop、Mfw1、Mkp0、和Mkp2；n型裝置Mkp1、Mkp3、Mfw0、Mfw2、Msaonb和Msaon；及用以將n0驅動為dout的反向器或緩衝器之位準移位器的複數個電晶體提供電力。
在一實施例中，具有積體閂鎖器的雙輸入位準移位器1000包含第一輸入節點，用以接收由操作於第二電源供應器(VccSram)上之電路產生的第一信號(saout_b)，第二電源供應器與第一電源供應器(Vnn)不同。在一實施例中，具有積體閂鎖器的雙輸入位準移位器1000包含第一n型電晶體(Msaonb)，用以接收第一信號(saout_b)。在一實施例中，具有積體閂鎖器的雙輸入位準移位器1000包含第二輸入節點，用以接收第二信號(saout)，其與第一信號(saout_b)相反，第二信號係由電路(其操作於SramVcc上)產生。在一實施例中，具有積體閂鎖器的雙輸入位準移位器1000包含第二n型電晶體(Msaon)，用以接收第二信號(saout)，第一和第二n型電晶體具有交叉耦合至複數個電晶體之一些者的汲極端。
例如，Msaonb(第一n型電晶體)之汲極端係耦接至Mfw0、Mkp1、Mkp0、Mkp2、Mkp3，及產生dout_b的輸出反向器。Msaon(第二n型電晶體)之汲極端係耦接至Mfw1、Mkp2、Mkp3、Mkp1、和Mkp0裝置。在一實施例中，具有積體閂鎖器的雙輸入位準移位器1000包含輸出節點dout，用以根據第一和第二信號(saout_b和saout)來產生輸出dout信號。不同於電路900，具有積體閂鎖器的雙輸入位準移位器1000是非同步的。在一實施例中，具有積體閂鎖器的雙輸入位準移位器1000係無關於時脈信號。
在一實施例中，具有積體閂鎖器的雙輸入位準移位器1000更包含第三輸入節點(fwen)，耦接至複數個電晶體之一些者(例如，Mfw1、Mfw2、及用以產生fwen_b的反向器)。在一實施例中，第三輸入節點接收第三信號(fwen信號)以產生確定性輸出。例如，當fwen信號是邏輯高時，Mfw2打開以將虛擬接地提供至Msaon源極端，fwen_b是邏輯低，其關閉Mfw0，且Mfw1也關閉。當fwen_b是邏輯低時，Mfw1打開以將節點n1拉高(即，Vnn位準)，其打開Mkp1造成節點n0變低，其打開Mkp2。邏輯低n0使輸出緩衝器產生邏輯低dout信號。
在一實施例中，具有積體閂鎖器的雙輸入位準移位器1000更包含輸出節點(dout)，用以根據第一(saout_b)和第二(saout)信號或第三(fwen)信號來產生輸出信號(dout信號)。在一實施例中，雙輸入位準移位器1000的複數個電晶體之一些者作為閂鎖器。在一實施例中，當第二電源供應器(SramVcc)高於或低於第一電源供應器(Vnn)時，具有積體閂鎖器的雙輸入位準移位器1000適當地操作。
在一實施例中，具有積體閂鎖器的雙輸入位準移位器1000取代電路900且支援雙軌設計(即，VccSram和Vnn)。在本實施例中，來自感測放大器電路(例如，第8圖之803)的saout和saout_b輸入係在VccSram電壓域上。在一實施例中，其餘之具有積體閂鎖 器的雙輸入位準移位器1000係在Vnn域上。在一實施例中，Msaon、Msaonb、Msaop、和Msaopb裝置設定節點n1和n0上的狀態。在一實施例中，Mkp0-Mkp3裝置當作用於n0和n1節點的保持器。在一實施例中，藉由使用Mfw0、Mfw1、和Mfw2裝置來實現防火牆模式操作(當fwen=0時)。在一實施例中，當fwen=0時，防火牆模式操作保證dout是「0」(即，dout上的確定性輸出)。
第10圖之實施例具有積體閂鎖器，且所以不再需要閂鎖器902及其相關時脈，因為已藉由在前面感測放大器電路本身中的感測放大器致能時脈來限定saout和saout_b信號。在一實施例中，由於saout和saout_b信號已為在感測放大器電路本身中的感測放大器致能時脈之函數，且兩者在讀取操作之前皆為預充電低，因此具有積體閂鎖器的雙輸入位準移位器1000不需要saclk_b(例如，參見第9圖之901)。
有許多第10圖之實施例的非詳盡(非限制)技術效果。第10圖之實施例係用於跨SOC電源軌之挑戰性範圍之輸出用於SRAM(及其他記憶體設計)之讀取資料的穩健方法。例如，SOC電源軌通常會從0.5V-1.3V變化，且VccSram軌的範圍會從0.7V-1.3V。第10圖之實施例提出輸出資料的穩健位準移位操作。例如，雙軌位準移位器1000能將資料從VccSram位準移位(低至高、和高至低兩者)至廣範圍的SOC電源域Vnn。第10圖之實施例減少電路900的複雜性。例如，使用雙軌位準移位器 1000不需要輸出閂鎖時脈來安全地閂鎖輸出讀取資料。 在一實施例中，雙軌位準移位器1000利用被預充電的兩個感測放大器輸出(saout_b和saout)以閂鎖輸出資料本身。雙軌位準移位器1000是有效區域，因為它本身包括位準移位器、防火牆邏輯、及具有最小電晶體數的閂鎖器。
儘管第10圖之實施例被繪示應用於記憶體架構以取代第9圖之實施例，但具有積體閂鎖器的雙輸入位準移位器1000能使用在需要將信號從一個電源供應域位準移位至另一電源供應域的任何電路中。例如，雙輸入位準移位器能使用在輸入-輸出(I/O)緩衝器、計時架構、等等中。
第11A-B圖係根據本揭露之一實施例之關聯於第10圖之具有積體閂鎖器之雙輸入位準移位器的時序圖1100和1120。指出具有與任何其他圖的元件相同之參考數字(或名稱)的第11A-B圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。
第11A繪示當saout具有脈衝且saout_b是邏輯低時的情況，而第11B圖繪示當saout_b具有脈衝且saout是邏輯低時的情況。繪示出節點n1、n0、和dout上的信號轉變。在用於SRAM設計的典型讀取操作期間，字元線被設為高且通常從SRAM參考時脈(高或低)觸發。感測放大器接著感測用於致能列的位元線之間的差異，且之後感測放大器輸出saout或saout_b高以觸發適當的 dout狀態。
第12圖係根據本揭露之一實施例之用於降低動態功率和峰值電流的雙軌寫入輔助電路1200。指出具有與任何其他圖的元件相同之參考數字(或名稱)的第12圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。
如關於第1圖所述，為了克服在存在裝置變化下的寫入操作失敗，目前用以輔助寫入操作的方法係降低在寫入操作期間的記憶胞SramVcc。進行了降低SramVcc以減少記憶胞100內部的Mdn0和Mdn1裝置之鬥爭強度。寫入輔助電路(WRA)之實例係顯示於第2圖中。藉由啟動Mcollapse n型裝置來降低SramVcc軌。能藉由啟動Mpbias0-Mpbias2裝置來編程SramVcc之衰減(或減少)的速度和位準。第2圖之寫入輔助電路消耗額外功率。額外功率主要由經過Mpbias0-Mpbias2裝置和Mcollapse裝置的暫時短路產生。
儘管由於較低的活動率和較少的平行存取(例如，8/64被存取)而可能接受用於如L2(二級快取)之快取的較高動態功率，但這不是針對被設計用於如平板電腦和智慧型裝置(例如，智慧型手機)的手持產品之SOC的情況。在這類SOC設計中，同步地存取記憶體的40-50的子陣列是很常見。例如，在高使用情況期間，視頻播放模式，數個SRAM區塊能具有擴展的平行SRAM存取。這類平行SRAM存取的一個含義是顯著地增加用於 SramVcc軌的平均和峰值功率之兩者，主要是由於始終將位元胞元寫入至此較高電壓軌而造成。
增加SRAM寫入動態功率可涉及整體SOC設計的複雜性和成本。例如，對用於SRAM之電力傳送的要求增加超過單軌為基的子陣列設計解決方法。對SRAM電壓調節器的電流/電力傳送要求由於過度使用晶粒上SRAM而為了效能持續增加，且直接地影響平台成本。由於用於SRAM電壓軌之峰值電流的幅度增加3X-4X，因此SOC設計的複雜性和成本也可能增加，需要昂貴的封裝解決方法(即，多個晶粒側蓋)及對SRAM軌的晶粒上蓋解決方法-這兩種方法增加整合複雜性，且造成晶圓和封裝級成本。由於SramVcc軌(來自寫入輔助)上的電壓下降之幅度可能顯著且可迫使SRAM存取低於用於特定位元胞元之技術的主動Vccmin，因此SOC設計的複雜性和成本也可能增加。於是，可能需要較大的SRAM位元胞元且固定軌的優勢受到損害。
第12圖之實施例藉由降低在寫入程序期間所需的峰值和平均電流來解決上述SRAM電力傳送挑戰。第12圖之實施例類似於第2圖之實施例，在其他差異中，除了寫入輔助脈衝偏壓部1202係操作於Vnn電源供應器上，而產生write_assist_pulse的邏輯1201係操作於不同於Vnn的VccSram上以外。
雙軌寫入輔助電路1200之實施例藉由利用以低於VccSram軌之電壓來操作的SOC「Vnn」軌之可用性 來解決由高寫入功率產生的SOC SRAM電力傳送挑戰。 在一實施例中，藉由雙軌寫入輔助電路1200，位元胞元、感測放大器和預充電電路可置於較高VccSram電壓軌(例如，1.0V-1.05V)上且介面邏輯可置於能以產品最小操作電壓(例如，0.7V)來操作的可變SOC軌(Vnn)上。
根據一實施例，藉由分別將寫入輔助電路分開成VccSram(例如，1.05V)和Vnn(例如，0.7V)電壓域部分1201和1202來解決高功率消耗的寫入輔助問題。在一實施例中，1202的Mpben和Mcollapse裝置係用以致能初始寫入輔助SramVcc下降。在一實施例中，1202之Mpbias0-Mpbias2裝置係在Vnn軌上且判定SramVcc軌下降是哪個電壓位準。
在一實施例中，在初始SramVcc下降之後，關閉Mpben和Mcollapse裝置，啟動Mwake，且SramVcc被上拉至VccSram(例如，1.05V)。在一實施例中，反向器inv2防止只有啟動Mcollapse裝置的情況，其會將SramVcc軌下降得太快超過小延遲視窗。在一實施例中，SramVccWake信號決定SRAM休眠(低功率)或喚醒(正常操作)模式。若在休眠模式下，則SramVcc係連至低於正常操作電壓SramVcc的特定休眠電壓。在一實施例中，LocolVccPulse信號被SRAM控制/計時器(未示出)產生且決定Mcollapse寫入輔助下拉的長度期間。在一實施例中，ColEn信號允許寫入位元組和寫入位元功能(例 如，ColEn對位元設計允許只寫入至64個位元中的8個位元)。
第13圖係顯示根據本揭露之一實施例之與第2圖之寫入輔助電路相比之使用第12圖之雙軌寫入輔助電路來降低峰值電流的圖1300。圖1300顯示了四個波形，其中x軸是時間(以ns為單位)且y軸是電流(以mA為單位)。
圖1300顯示使用第12圖之雙軌寫入輔助電路1200優於第2圖之寫入輔助電路200的優勢。波形1301是第2圖之VccSram電源供應器的峰值電流。波形1302是第12圖之VccSram電源供應器的峰值電流。波形1304是第2圖之Vnn電源供應器的峰值電流。在一實例中，Vnn電源供應器的電流高於Vnn電源供應器之習知技術電流位準的電流。波形1303是第12圖之Vnn電源供應器的峰值電流。波形顯示出雙軌寫入輔助電路1200消耗的功率遠低於第2圖之寫入輔助電路200。
在寫入操作期間，看出峰值電流和動態功率皆降低，例如，其中優勢是降低了約40%的功率。圖1300顯示寫入輔助操作的電流/電力負載如何從VccSram軌傳輸至Vnn軌。在一實施例中，藉由如第12圖所示地將兩個電源域分開成VccSram 1201域和Vnn 1202域來降低VccSram電源軌上的電壓下降。
在上述實施例中，由於分開電壓域，因此VccSram具有遠低於主SOC Vnn軌的電容。如第12圖所 示之分開電壓域的一個技術效果是解決與用於SRAM軌之SRAM電壓調節器關聯的成本(封裝蓋、較大調節器等)。第12圖之實施例也允許當限制電壓下降時整合較小位元胞元以符合SRAM位元胞元的主動Vccmin。
第14圖係根據本揭露之一實施例之具有(第4圖和第5圖之)分段SRAM陣列佈局400、500、(第10圖之)具有積體閂鎖器的雙輸入位準移位器1000、及/或(第12圖之)雙軌寫入輔助電路1200的智慧型裝置1600或電腦系統或SOC。指出具有與任何其他圖的元件相同之參考號碼(或名稱)的第14圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。
第14繪示能使用平坦表面介面連接器之行動裝置的實施例之方塊圖。在一實施例中，計算裝置1600代表行動計算裝置，如計算平板電腦、行動電話或智慧型手機、無線致能的電子閱讀器、或其他無線行動裝置。將了解通常顯示出某些元件，且在計算裝置1600中並非顯示出上述裝置的所有元件。
在一實施例中，根據本文所述之實施例，計算裝置1600包括具有擁有第4圖之分段佈局400之記憶體的第一處理器1610、及具有擁有第4圖之分段佈局400之記憶體的第二處理器1690。具有I/O驅動器之計算裝置的其他方塊也可包括具有第4圖之分段佈局400的記憶體。本揭露之各種實施例也可包含1670內的網路介面(如無線介面)，使得系統實施例可整合至無線裝置(例 如，手機或個人數位助理)中。
在一實施例中，第一處理器1610包括(第10圖之)具有積體閂鎖器的雙輸入位準移位器1000。在一實施例中，第二處理器1690包括(第10圖之)具有積體閂鎖器的雙輸入位準移位器1000。具有I/O驅動器之計算裝置的其他方塊也可包括(第10圖之)具有積體閂鎖器的雙輸入位準移位器1000。
在一實施例中，第一處理器1610包括(第12圖之)雙軌寫入輔助電路1200。在一實施例中，第二處理器1690包括(第12圖之)雙軌寫入輔助電路1200。 具有I/O驅動器之計算裝置的其他方塊也可包括(第12圖之)雙軌寫入輔助電路1200。
在一實施例中，處理器1610能包括一或更多實體裝置，如微處理器、應用程式處理器、微控制器、可編程邏輯裝置、或其他處理工具。由處理器1610進行的處理操作包括執行於其上執行應用程式及/或裝置功能的操作平台或操作系統。處理操作包括有關與人類使用者或與其他裝置之I/O(輸入/輸出)的操作、有關電源管理的操作、及/或有關將計算裝置1600連接至另一裝置的操作。處理操作也可包括有關音頻I/O及/或顯示I/O的操作。
在一實施例中，計算裝置1600包括音頻子系統1620，其代表關聯於將音頻功能提供至計算裝置的硬體(例如，音頻硬體和音頻電路)和軟體(例如，驅動程 式、編解碼器)元件。音頻功能能包括揚聲器及/或耳機輸出、以及麥克風輸入。用於上述功能的裝置能整合至計算裝置1600中、或連接至計算裝置1600。在一實施例中，使用者藉由提供被處理器1610接收和處理的音頻命令來與計算裝置1600互動。
顯示子系統1630代表對使用者提供視覺及/或觸覺顯示以與計算裝置1600互動的硬體(例如，顯示裝置)和軟體(例如，驅動程式)元件。顯示子系統1630包括顯示介面1632，其包括用以對使用者提供顯示的特定螢幕或硬體裝置。在一實施例中，顯示介面1632包括與處理器1610分開的邏輯以進行關於顯示的至少一些處理。在一實施例中，顯示子系統1630包括將輸出和輸入兩者提供至使用者的觸控螢幕(或觸控墊)裝置。
I/O控制器1640代表關於與使用者互動的硬體裝置和軟體元件。I/O控制器1640可操作以管理硬體，其為音頻子系統1620及/或顯示子系統1630的一部分。此外，I/O控制器1640繪示用於額外裝置的連接點，其連接至使用者可藉其與系統互動的計算裝置1600。例如，能附接於計算裝置1600的裝置可包括麥克風裝置、揚聲器或立體聲系統、視頻系統或其他顯示裝置、鍵盤或小鍵盤裝置、或用於與特定應用程式一起使用的其他I/O裝置(如讀卡機或其他裝置)。
如上所述，I/O控制器1640能與音頻子系統1620及/或顯示子系統1630互動。例如，透過麥克風或其 他音頻裝置的輸入能對計算裝置1600之一或更多應用程式或功能提供輸入或命令。此外，能提供音頻輸出來取代顯示輸出，或除了顯示輸出之外能提供音頻輸出。在另一實例中，若顯示子系統1630包括觸控螢幕，則顯示裝置也當作輸入裝置，其能至少部分地被I/O控制器1640管理。在計算裝置1600上也能有額外的按鈕或開關以提供I/O控制器1640所管理的I/O功能。
在一實施例中，I/O控制器1640管理如加速度計、照相機、光感測器或其他環境感測器、或能包括在計算裝置1600中之其他硬體的裝置。輸入會是直接使用者互動的一部分，以及將環境輸入提供至系統以影響其操作(如，過濾雜訊、對亮度偵測調整顯示、應用照相機的閃光燈、或其他特徵)。
在一實施例中，計算裝置1600包括電源管理1650，其管理電池電力使用、電池之充電、及關於省電操作的特徵。記憶體子系統1660包括用於將資訊儲存於計算裝置1600中的記憶體裝置。記憶體能包括非揮發性(若中斷給記憶體裝置的電力，則狀態不改變)及/或揮發性(若中斷給記憶體裝置的電力，則狀態是不確定的)記憶體裝置。記憶體子系統1660能儲存應用資料、使用者資料、音樂、相片、文件、或其他資料、以及關於執行計算裝置1600之應用程式和功能的系統資料(無論長期或暫時)。
實施例之元件也提供作為用於儲存電腦可執 行指令(例如，用以實作本文所述之任何其他程序的指令)的機器可讀媒體(例如，記憶體1660)。機器可讀媒體(例如，記憶體1660)可包括，但不限於快閃記憶體、光碟、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁性或光學卡、相變記憶體(PCM)、或其他類型之適用於儲存電子或電腦可執行指令的機器可讀媒體。例如，本揭露之實施例可被下載為電腦程式(例如，BIOS)，其可藉由經由通訊連結(例如，數據機或網路連線)的資料信號從遠端電腦(例如，伺服器)傳輸至請求電腦(例如，客戶端)。
連接1670包括用以使計算裝置1600能與外部裝置通訊的硬體裝置(例如，無線及/或有線連接器和通訊硬體)和軟體元件(例如，驅動程式、協定堆疊)。 計算裝置1600可以是單獨的裝置，如其他計算裝置、無線存取點或基地台、以及如耳機、印表機、或其他裝置的周邊裝置。
連接1670能包括多個不同類型的連接。概括來說，繪示計算裝置1600具有蜂巢式連接1672和無線連接1674。蜂巢式連接1672通常係指無線載波所提供(如經由GSM(行動通訊全球網路)或變化或衍生、CDMA(分碼多工存取)或變化或衍生、TDM(分時多工)或變化或衍生、或其他蜂巢式服務標準所提供)的蜂巢式網路連接。無線連接(或無線介面)1674係指不是蜂巢式的無線連接，且可包括個人區域網路(如藍芽、近場等)、 區域網路(如Wi-Fi)、及/或廣域網路(如WiMax)、或其他無線通訊。
周邊連接1680包括用以製造周邊連接的硬體介面和連接器、以及軟體元件(例如，驅動程式、協定堆疊)。將了解計算裝置1600可以是連接至其他計算裝置的周邊裝置(「至」1682)、以及具有連接至它的周邊裝置(「從」1684)兩者。為了如管理(例如，下載及/或上載、改變、同步化)計算裝置1600上的內容之目的，計算裝置1600通常具有「對接」連接器來連接至其他計算裝置。此外，對接連接器能使計算裝置1600連接至某些周邊裝置，其使計算裝置1600控制輸出至例如視聽或其他系統的內容。
除了專屬對接連接器或其他專屬連接硬體之外，計算裝置1600還能經由共同或標準為基的連接器來製造周邊連接1680。常見類型能包括通用序列匯流排(USB)連接器(其能包括一些不同的硬體介面之任一者)、包括微型顯示埠(MDP)的顯示埠、高解析度多媒體介面(HDMI)、火線、或其他類型。
在本說明書中提到的「一實施例」、「一個實施例」、「一些實施例」、或「其他實施例」係表示結合實施例所述之特定特徵、結構、或特性係包括在至少一些實施例而不一定是所有實施例中。「一實施例」、「一個實施例」、或「一些實施例」的各種出現不一定係指相同的實施例。若本說明書說明「可」、「可能」、或「可 以」包括元件、特徵、結構、或特性，則不必包括特定元件、特徵、結構、或特性。若本說明書或申請專利範圍提到「一」或「一個」元件，則並不意味著只有其中一個元件。若本說明書或申請專利範圍提到「額外」元件，則並不排除有超過一個額外元件。
再者，在一或多實施例中，可以任何適當方式來結合特定特徵、結構、功能、或特性。例如，第一實施例在關聯於兩個實施例的特定特徵、結構、功能、或特性並非互斥的任何地方可與第二實施例結合。
儘管已結合其具體實施例來說明本揭露，但本領域之那些通常技藝者有鑑於前面說明將清楚明白上述實施例的許多替換、修改及變化。例如，其他記憶體架構(例如，動態RAM(DRAM))可使用所述之實施例。儘管實施例繪示6T SRAM架構，但也可使用其他SRAM架構。例如，4T、5T、8T、16T SRAM架構可與實施例一起使用。本揭露之實施例打算包括所有這樣的替換、修改及變化以落在所附之申請專利範圍的廣範圍內。
另外，為了簡單說明和討論，連接至積體電路(IC)晶片及其他元件的熟知電源/接地連線可能或可能不會顯示於所呈現的圖內，以免模糊本揭露。此外，佈局可以方塊形式來顯示以免模糊本揭露，且亦有鑒於關於上述方塊圖佈局之實作的具體細節會高度依賴於實作本揭露的平台之事實(即，上述具體細節應適宜地在本領域之技藝者的範圍內)。這裡提出了具體細節(例如，電路) 來說明本揭露之示範實施例，本領域之技藝者應清楚明白無需這些具體細節、或具有這些具體細節之變化便能實現本揭露。因此，本說明被視為說明性而不是限制性的。
下面的實例涉及其他實施例。可在一或更多實施例中的任何地方使用實例中的具體細節。也可針對方法或程序實作本文所述之設備的所有可選特徵。
例如，在一實施例中，一種設備包含：共同耦接於一群組中的複數個記憶體陣列、區域寫入輔助邏輯單元、及讀取/寫入區域行多工器，使得在群組中的區域寫入輔助邏輯單元和讀取/寫入區域行多工器所佔據的面積小於當使用全域寫入輔助邏輯單元和讀取/寫入全域行多工器時所將佔據的面積。
在一實施例中，全域寫入輔助邏輯單元和讀取/寫入全域行多工器係耦接至記憶胞的非分段陣列。在一實施例中，記憶胞的非分段陣列之面積大於複數個記憶體陣列之各者。在一實施例中，記憶胞的非分段陣列之面積大於合併之複數個記憶體陣列之各者、區域寫入輔助邏輯單元、及讀取/寫入區域行多工器。
在一實施例中，設備更包含電源金屬線，用於將電源提供至群組中的複數個記憶體陣列。在一實施例中，區域寫入輔助邏輯單元包含寫入輔助p型上拉電晶體，用以調整給電源金屬線的電力，且其中p型上拉電晶體之尺寸小於全域寫入輔助邏輯單元的p型上拉電晶體。在一實施例中，讀取/寫入區域行多工器包含通道閘，用 以提供全域讀取和寫入資料線的電性耦接以產生區域讀取和寫入信號。
在另一實例中，一種用於佈局記憶體的方法包含：將記憶胞的一陣列分成記憶胞的複數個分段陣列；及針對記憶胞的分段陣列，縮小全域寫入輔助邏輯單元的面積以產生複數個區域寫入輔助邏輯單元，其中在複數個區域寫入輔助邏輯單元中的每個區域寫入輔助邏輯單元係耦接至記憶胞的複數個分段陣列之每個記憶胞的分段陣列。
在一實施例中，方法更包含針對記憶胞的分段陣列，縮小全域讀取/寫入行多工器的面積以產生複數個區域讀取/寫入行多工器，其中每個區域讀取/寫入行多工器係耦接至記憶胞的複數個分段陣列之記憶胞的每個分段陣列。在一實施例中，針對記憶胞的分段陣列，縮小全域寫入輔助邏輯單元的面積以產生複數個區域寫入輔助邏輯單元包含減少全域寫入輔助邏輯單元之上拉p型電晶體的尺寸以產生用於區域寫入輔助邏輯單元的區域上拉p型電晶體。
在另一實例中，一種系統包含：一記憶體單元；及一處理器，耦接至記憶體單元，處理器包括快取記憶體，包含：共同耦接於一群組中的複數個記憶體陣列、區域寫入輔助邏輯單元、及讀取/寫入區域行多工器，使得在群組中的區域寫入輔助邏輯單元和讀取/寫入區域行多工器所佔據的面積小於當使用全域寫入輔助邏輯單元和 讀取/寫入全域行多工器時所將佔據的面積。
在一實施例中，系統更包含：一顯示單元；及一無線介面，用以使處理器與其他裝置無線地通訊。在一實施例中，記憶體單元是DRAM。在一實施例中，全域寫入輔助邏輯單元和讀取/寫入全域行多工器係耦接至記憶胞的非分段陣列。在一實施例中，記憶胞的非分段陣列之面積大於複數個記憶體陣列之各者。在一實施例中，記憶胞的非分段陣列之面積大於合併之複數個記憶體陣列之各者、區域寫入輔助邏輯單元、及讀取/寫入區域行多工器。
在一實施例中，處理器更包含電源金屬線，用於將電源提供至群組中的複數個記憶體陣列。在一實施例中，區域寫入輔助邏輯單元包含寫入輔助p型上拉電晶體，用以調整給電源金屬線的電力，且其中p型上拉電晶體之尺寸小於全域寫入輔助邏輯單元的p型上拉電晶體。在一實施例中，讀取/寫入區域行多工器包含通道閘，用以提供全域讀取和寫入資料線的電性耦接以產生區域讀取和寫入信號。
在另一實例中，在一實施例中，提出一種具有電腦可讀指令的電腦可讀儲存媒體，指令當被執行時使一機器進行一種方法，方法包含：將記憶胞的一陣列分成記憶胞的複數個分段陣列；及針對記憶胞的分段陣列，縮小全域寫入輔助邏輯單元的面積以產生複數個區域寫入輔助邏輯單元，其中在複數個區域寫入輔助邏輯單元中的每 個區域寫入輔助邏輯單元係耦接至記憶胞的複數個分段陣列之記憶胞的每個分段陣列。
在一實施例中，電腦可讀儲存具有其他電腦可讀指令，當指令被執行時使機器進行另一種方法，方法包含針對記憶胞的分段陣列，縮小全域讀取/寫入行多工器的面積以產生複數個區域讀取/寫入行多工器，其中每個區域讀取/寫入行多工器係耦接至記憶胞的複數個分段陣列之記憶胞的每個分段陣列。在一實施例中，針對記憶胞的分段陣列，縮小全域寫入輔助邏輯單元的面積以產生複數個區域寫入輔助邏輯單元包含減少全域寫入輔助邏輯單元之上拉p型電晶體的尺寸以產生用於區域寫入輔助邏輯單元的區域上拉p型電晶體。
在另一實例中，在一實施例中，一種位準移位器包含：一第一電源供應器，用以對位準移位器的複數個電晶體提供電力；一第一輸入節點，用以接收由操作於一第二電源供應器上之一電路產生的一第一信號，第二電源供應器與第一電源供應器不同；一第一n型電晶體，用以接收第一信號；一第二輸入節點，用以接收一第二信號，其與第一信號相反，第二信號係由電路產生；及一第二n型電晶體，用以接收第二信號，第一和第二n型電晶體具有交叉耦合至複數個電晶體之一些者的汲極端。
在一實施例中，位準移位器更包含一輸出節點，用以根據第一和第二信號來產生一輸出信號。在一實施例中，位準移位器是非同步的。在一實施例中，位準移 位器係無關於一時脈信號。在一實施例中，位準移位器更包含一第三輸入節點，耦接至複數個電晶體之一些者，第三輸入節點係用以接收第三信號以產生一確定性輸出。在一實施例中，位準移位器更包含一輸出節點，用以根據第一和第二信號或第三信號來產生一輸出信號。
在一實施例中，複數個電晶體之一些者作為一閂鎖器。在一實施例中，第二電源供應器高於第一電源供應器。在一實施例中，第一電源供應器高於第二電源供應器。
在另一實例中，一種記憶體單元包含：一記憶胞陣列；一行多工器，耦接至記憶胞陣列；一感測放大器，耦接至行多工器；及一輸出資料閂鎖器，具有積體位準移位器，包括：一第一電源供應器，用以對位準移位器的複數個電晶體提供電力；一第一輸入節點，用以接收由操作於一第二電源供應器上之一電路產生的一第一信號，第二電源供應器與第一電源供應器不同；一第一n型電晶體，用以接收第一信號；一第二輸入節點，用以接收一第二信號，其與第一信號相反，第二信號係由電路產生；及一第二n型電晶體，用以接收第二信號，第一和第二n型電晶體具有交叉耦合至複數個電晶體之一些者的汲極端。
在一實施例中，記憶胞陣列是一SRAM胞元陣列。在一實施例中，記憶體單元更包含位元線預充電，耦接至行多工器。在一實施例中，記憶體單元更包含一輸出節點，用以根據第一和第二信號來產生一輸出信號。在 一實施例中，具有積體位準移位器的輸出資料閂鎖器是非同步的。在一實施例中，具有積體位準移位器的輸出資料閂鎖器係無關於一時脈信號。
在一實施例中，記憶體單元更包含一第三輸入節點，耦接至複數個電晶體之一些者，第三輸入節點係用以接收第三信號以產生一確定性輸出。在一實施例中，記憶體單元更包含一輸出節點，用以根據第一和第二信號或第三信號來產生一輸出信號。在一實施例中，複數個電晶體之一些者作為一閂鎖器。在一實施例中，第二電源供應器高於第一電源供應器。在一實施例中，第一電源供應器高於第二電源供應器。
在另一實例中，在一實施例中，一種系統包含：一記憶體單元；及一處理器，耦接至記憶體單元，處理器包括一快取單元，具有根據實施例所述之位準移位器的位準移位器。
在另一實例中，一種設備包含：一寫入輔助脈衝產生器，操作於一第一電源供應器上；一或更多上拉裝置，耦接至寫入輔助脈衝產生器，一或更多上拉裝置操作於與第一電源供應器不同的一第二電源供應器上；及一輸出節點，用以將電力提供至一記憶胞。
在一實施例中，記憶胞是一SRAM胞元。在一實施例中，寫入輔助脈衝產生器可操作以產生一寫入輔助脈衝而使一或更多上拉裝置將第二電源供應器耦接至輸出節點。在一實施例中，寫入輔助脈衝產生器可操作以產 生一寫入輔助脈衝而使電源供應器相對於另一電源供應器來調整。在一實施例中，輸出節點係耦接至寫入輔助脈衝產生器。
在一實施例中，輸出節點係回應於一喚醒信號而耦接至第一電源供應器。在一實施例中，輸出節點係回應於一休眠信號而耦接至一第三電源供應器。在一實施例中，第三電源供應器是一休眠電源供應器。
在另一實例中，在一實施例中，一種系統包含：一記憶體單元；及一處理器，耦接至記憶體單元，處理器具有一快取記憶體單元，其包含：一記憶胞陣列，操作於一第一電源供應器上；及一寫入輔助電路，耦接至記憶胞陣列，寫入輔助電路在對記憶胞陣列的寫入操作期間降低第一電源供應器，寫入輔助電路係根據實施例所述之寫入輔助電路。在一實施例中，系統更包含一顯示單元；及一無線介面，用以使處理器與其他裝置無線地通訊。在一實施例中，記憶體單元是DRAM。
提出了摘要，其將使讀者能確定本技術揭露的本質和要旨。了解所提出的摘要將不用來限制申請專利範圍之範圍或含義。下面的申請專利範圍特此被併入詳細說明中，其中主張其本身的每個申請專利範圍係作為單獨的實施例。
400‧‧‧佈局
401a-401d‧‧‧陣列
402a-402d‧‧‧寫入輔助電路
403a-403d‧‧‧RD/WR區域行多工器
404‧‧‧感測放大器和閂鎖器
405‧‧‧寫入驅動器
408a-408d‧‧‧SramVcc

Claims (16)

  1. 一種用於寫入輔助的設備，包含： 共同耦接於一群組中的複數個記憶體陣列、區域寫入輔助邏輯單元、及讀取/寫入區域行多工器，使得在該群組中的該些區域寫入輔助邏輯單元和該些讀取/寫入區域行多工器所佔據的面積小於當使用全域寫入輔助邏輯單元和讀取/寫入全域行多工器時所將佔據的面積。
  2. 如申請專利範圍第1項所述之設備，其中該些全域寫入輔助邏輯單元和該些讀取/寫入全域行多工器係耦接至記憶胞的非分段陣列。
  3. 如申請專利範圍第2項所述之設備，其中記憶胞的該非分段陣列之面積大於該複數個記憶體陣列之各者。
  4. 如申請專利範圍第2項所述之設備，其中記憶胞的該非分段陣列之面積大於合併之該複數個記憶體陣列之各者、區域寫入輔助邏輯單元、及該些讀取/寫入區域行多工器。
  5. 如申請專利範圍第1項所述之設備，更包含電源金屬線，用於將電源提供至該群組中的該複數個記憶體陣列。
  6. 如申請專利範圍第5項所述之設備，其中該些區域寫入輔助邏輯單元包含寫入輔助p型上拉電晶體，用以調整給該電源金屬線的電力，且其中該些p型上拉電晶體之尺寸小於該些全域寫入輔助邏輯單元的p型上拉電晶體。
  7. 如申請專利範圍第1項所述之設備，其中該些讀取/寫入區域行多工器包含通道閘，用以提供全域讀取和寫入資料線的電性耦接以產生區域讀取和寫入信號。
  8. 一種用於記憶體的系統，包含：一記憶體單元，及一處理器，耦接至該記憶體單元，該處理器包括快取記憶體，包含：共同耦接於一群組中的複數個記憶體陣列、區域寫入輔助邏輯單元、及讀取/寫入區域行多工器，使得在該群組中的該些區域寫入輔助邏輯單元和該些讀取/寫入區域行多工器所佔據的面積小於當使用全域寫入輔助邏輯單元和讀取/寫入全域行多工器時所將佔據的面積。
  9. 如申請專利範圍第8項所述之系統，更包含：一顯示單元，及一無線介面，用以使該處理器與其他裝置無線地通訊。
  10. 如申請專利範圍第8項所述之系統，其中該記憶體單元是一DRAM。
  11. 如申請專利範圍第8項所述之系統，其中該些全域寫入輔助邏輯單元和該些讀取/寫入全域行多工器係耦接至記憶胞的非分段陣列。
  12. 如申請專利範圍第11項所述之系統，其中記憶胞的該非分段陣列之面積大於該複數個記憶體陣列之各者。
  13. 如申請專利範圍第11項所述之系統，其中記憶胞的該非分段陣列之面積大於合併之該複數個記憶體陣列之各者、區域寫入輔助邏輯單元、及該些讀取/寫入區域行多工器。
  14. 如申請專利範圍第8項所述之系統，其中該處理器更包含電源金屬線，用於將電源提供至該群組中的該複數個記憶體陣列。
  15. 如申請專利範圍第14項所述之系統，其中該些區域寫入輔助邏輯單元包含寫入輔助p型上拉電晶體，用以調整給該電源金屬線的電力，且其中該些p型上拉電晶體之尺寸小於該些全域寫入輔助邏輯單元的p型上拉電晶體。
  16. 如申請專利範圍第8項所述之系統，其中該些讀取/寫入區域行多工器包含通道閘，用以提供全域讀取和寫入資料線的電性耦接以產生區域讀取和寫入信號。
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