JP2011204339A - 差動増幅型センスアンプ回路及びその駆動方法、並びに、半導体記憶装置及びその評価手法 - Google Patents

Abstract

【課題】ＳＲＡＭの検査において、メモリセル領域の面積増加なく、結晶欠陥等によるメモリセルの特性マージン不良を初期検査で検出するための差動増幅型センスアンプ回路を提供する。
【解決手段】差動増幅型センスアンプ回路において、ＰＭＯＳＦＥＴ３０１及びＮＭＯＳＦＥＴ３０３と、ＰＭＯＳＦＥＴ３０２及びＮＭＯＳＦＥＴ３０４とが相補的に接続されている。ＰＭＯＳＦＥＴ３０１が制御用ＰＭＯＳＦＥＴ３０５を介して電源電圧に接続され、ＰＭＯＳＦＥＴ３０３が制御用ＰＭＯＳＦＥＴ３０７を介して電源電圧に接続され、ＮＭＯＳＦＥＴ３０２が制御ＮＭＯＳＦＥＴ３０６を介して接地電圧に接続され、ＮＭＯＳＦＥＴ３０４が制御用ＮＭＯＳＦＥＴ３０８を介して接地電圧に接続されている。
【選択図】図３

Description

本発明に開示の技術は、差動増幅型センスアンプ回路及びその駆動方法、並びに、半導体記憶装置及びその評価手法に関し、特に、メモリセルの特性マージン不良をスクリーニングする際に用いる半導体記憶装置及びその評価手法に関する。

近年、半導体集積回路装置の高機能化に伴い、スタティックランダムアクセスメモリ(以下、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と称す)においても微細化による低電圧化及び高速化が進んでいる。

ところが、ＳＲＡＭのメモリセルを構成するトランジスタの特性が、製造工程で発生する汚染や結晶欠陥によって所望の特性を実現しない場合、ＳＲＡＭのメモリセルとしても所望の特性が得られず不良となる。特に、微細化や高集積化が進むにつれて、これらの欠陥や汚染に基づく課題が重大なものとなっている。

そこで、このような不良素子を含んだ製品を出荷しないために、通常、検査によるスクリーニングを実施する。

しかし、上記のような欠陥や汚染によるメモリセルの特性不良には、出荷時の検査においてマージンが少ないものの正常動作して良品判定されるものがある。こういった特性マージンの不良については、出荷後の実使用下で徐々に特性が劣化して、やがて不良動作に至る結果、市場での不良を引き起こすものがある。このような不良は、特に出荷後の製品中に起こるためその不具合の影響は大きい。このため、これらの市場不良を発生させないことが非常に重要である。

そこで、従来、市場不良率を低減するために様々なスクリーニング技術が提案されている。以下、図１６〜図１９を参照しながら、ＳＲＡＭメモリセルの読み出し電位のマージン不足が発生した場合におけるスクリーニング方法の一例について説明する（例えば、特許文献１参照）。

図１６は、簡易的にＳＲＡＭのメモリセル及び周辺回路の構成例を示している。

図１６に示すように、メモリセルは６つのトランジスタ１６０１〜１６０６から構成され、信号線ＷＬで制御されるトランジスタ１６０５及びトランジスタ１６０６を介して相補的なビット線ＢＬ及びＸＢＬに接続されている。各ビット線には、信号線ＰＲＣＥで制御されるプリチャージ回路と、各ビット線に出力されるメモリセルからの読み出し電位を増幅する差動増幅型のセンスアンプとが接続されている。

図１７は、図１６の回路構成例における主要信号の動作波形とそのタイミングの一例とを示している。

図１７に示すように、まず、ＰＲＣＥ信号がＬ状態となってビット線ＢＬ及びＸＢＬがＨ状態にプリチャージされた後、ＰＲＣＥ信号をＨ状態にする。次に、ＷＬ信号がＨ状態になることで、メモリセル内の保持データに応じてプリチャージされたＢＬ及びＸＢＬの電荷が引き抜かれる。ここで、図１７では、データ“０”出力、即ちメモリセルがビット線ＢＬ側ではＬ側への出力をし、ビット線ＸＢＬ側ではＨ側の出力をする場合におけるビット線の電位の推移を示している。ＷＬ信号がＨ状態になり、メモリセルからのビット線ＢＬとビット線ＸＢＬの読み出し電位差がセンスアンプの読み出し可能レベルに達したタイミングで、ＳＡＮ信号及びＳＡＰ信号を、それぞれＳＡＮ信号をＨ状態、ＳＡＰ信号をＬ状態にしてセンスアンプを起動する。これにより、ビット線ＢＬ及びＸＢＬの電位がそれぞれ増幅され、データ“０”出力が確定される。

図１８は、図１６の構成からなるＳＲＡＭのＮＭＯＳＦＥＴ１８０４に、結晶欠陥によるリークが生じた場合における等価回路図を示している。ここで、抵抗素子１８０７がそのリーク源を表している。

図１９（ａ）は、図１８の構成での動作時における主要信号の動作波形を示しており、また、図１９（ｂ）は、図１９（ａ）の破線で囲まれた部分を拡大して示している。

リーク源の抵抗素子１８０７に起因するリークによって、図１９（ｂ）に示されるように、ビット線ＸＢＬの出力電位は正常時に比べると低い側に推移する。しかし、従来のセンスアンプの起動タイミングＴ０でセンスアンプを起動した際には、上記のような欠陥によるリークが発生している状態でも、センスアンプの読み出し可能レベルに到達しているため、見かけ上、正常に読み出されてしまう。したがって、このメモリセルは異常セルであるにもかかわらず、通常の検査ではスクリーニングすることができない。

このような結晶欠陥による不良は、繰り返しメモリセルが動作することによる電界ストレス等の影響で徐々に劣化が進行することが多い。出荷時の検査では上記のように正常動作していたものが実使用下においてやがて動作不良に至ることになる。このような異常セルは、極力初期のうちから検査によってスクリーニングすることが望ましい。

この問題を解決するために、例えば特許文献１では、図１９（ｂ）に示すように、正常ビットの読み出し電位はセンスアンプの読み出し可能レベルに到達しているが、異常ビットの読み出し電位はセンスアンプの読み出し可能レベルに到達していないタイミングＴ１で、センスアンプを起動する。これにより、リークに起因する読み出し特性マージン不良をスクリーニングしている。

また、別の観点から、例えば特許文献２では、相補的なビット線と補ビット線との間でビット線のプリチャージ能力にアンバランスを設けることにより、このような特性不良のスクリーニングを実現している。さらに、例えば特許文献３では、ＮＭＯＳＦＥＴを介して選択的にビット線又は補ビット線をＧＮＤに接続することでアンバランスを設けることにより、このような特性不良のスクリーニングを実現している。

特開平２−２０６０８７号公報 特開２００７―１０２９０２号公報 特開２００７―０６６３９２号公報

しかしながら、近年のＳＲＡＭの微細化及び高集積度化の進展においては、メモリセルの特性マージンそのものが非常に小さくなっている。それに伴って、上記のような欠陥や汚染によるトランジスタの特性異常が及ぼす影響がますます大きくなる傾向にある。

前述したように、このような特性不良は初期の検査によってスクリーニングすることが望ましく、前述した特許文献１の手法では、センスアンプの起動タイミングを早めることにより、上記のような特性マージン不良のスクリーニングを行っている。しかしながら、半導体素子の低電圧化及び高速化に伴い、センスアンプの動作タイミングにおけるマージンも無くなってきているため、この手法のようなセンスアンプの起動タイミングを早めて対策するということはほぼ不可能な状態にある。

また、前述した特許文献２及び特許文献３の手法では、相補的なビット線と補ビット線との間でビット線のプリチャージ能力にアンバランスを生じさせるための回路をビット線ごとに備える必要がある。メモリセルの微細化及び高集積化に伴い、ビット線対の素子数も必然的に増大する。このため、ビット線ごとにテスト用回路を必要とするこれらの評価手法を実施しようとすると、これらのテスト用回路の素子数も増大させざるを得ない。素子数の増大は歩留りを低下させる要因となり、これらの手法は今後実現が困難になる。

前記に鑑み、本発明の目的は、上記従来の技術による問題を解決可能な構成を有する差動増幅型センスアンプ回路及びその駆動方法、並びに、該差動増幅型センスアンプ回路を備えた半導体記憶装置及びその評価手法を提供することである。

上記の課題を解決するために、本発明の一側面の差動増幅型センスアンプ回路は、互いに直列に接続された第１のＰＭＯＳＦＥＴ及び第１のＮＭＯＳＦＥＴと、互いに直列に接続された第２のＰＭＯＳＦＥＴ及び第２のＮＭＯＳＦＥＴとが、相補的に接続された差動増幅型センスアンプ回路であって、第１のＰＭＯＳＦＥＴが、第１の制御用ＰＭＯＳＦＥＴを介して電源電圧に接続されており、第２のＰＭＯＳＦＥＴが、第１の制御用ＰＭＯＳＦＥＴとは異なる第２の制御用ＰＭＯＳＦＥＴを介して電源電圧に接続されており、第１のＮＭＯＳＦＥＴが、第１の制御用ＮＭＯＳＦＥＴを介して接地電圧に接続されており、第２のＮＭＯＳＦＥＴが、第１の制御用ＮＭＯＳＦＥＴとは異なる第２の制御用ＮＭＯＳＦＥＴを介して接地電圧に接続されている。

また、本発明の一側面の差動増幅型センスアンプ回路において、第１のＰＭＯＳＦＥＴのソース側端子と第２のＰＭＯＳＦＥＴのソース側端子とが、ゲート制御で導通可能なイコライズ用ＰＭＯＳＦＥＴに接続されており、第１のＮＭＯＳＦＥＴのソース側端子と第２のＮＭＯＳＦＥＴのソース側端子とが、ゲート制御で導通可能なイコライズ用ＮＭＯＳＦＥＴに接続されていることが好ましい。

また、本発明の一側面の差動増幅型センスアンプ回路の第１の駆動方法は、上記差動増幅型センスアンプ回路において、第１の制御用ＮＭＯＳＦＥＴのゲート端子を第１の電圧からなる第１の活性化信号で活性化する工程（ａ）と、第２の制御用ＮＭＯＳＦＥＴのゲート端子を第１の電圧とは大きさの異なる第２の電圧からなる第２の活性化信号で活性化する工程（ｂ）と、工程（ａ）及び（ｂ）よりも後に、第１の制御用ＰＭＯＳＦＥＴのゲート端子及び第２の制御用ＰＭＯＳＦＥＴのゲート端子を第３の電圧からなる第３の活性化信号で活性化する工程（ｃ）とを備え、工程（ａ）〜（ｃ）を実行することにより、第１のＮＭＯＳＦＥＴの接地電圧への増幅能力と第２のＮＭＯＳＦＥＴの接地電圧への増幅能力とを独立に制御する。

また、本発明の一側面の差動増幅型センスアンプ回路の第２の駆動方法は、上記差動増幅型センスアンプ回路において、第１の制御用ＮＭＯＳＦＥＴのゲート端子を第１の電圧からなる第１の活性化信号で活性化する工程（ａ）と、工程（ａ）よりも後に、第２の制御用ＮＭＯＳＦＥＴのゲート端子を第１の電圧からなる第２の活性化信号で活性化する工程（ｂ）と、工程（ｂ）よりも後に、第１の制御用ＰＭＯＳＦＥＴのゲート端子及び第２の制御用ＰＭＯＳＦＥＴのゲート端子を第３の電圧からなる第３の活性化信号で活性化する工程（ｃ）とを備え、工程（ａ）〜（ｃ）を実行することにより、第１のＮＭＯＳＦＥＴの接地電圧への増幅能力と第２のＮＭＯＳＦＥＴの接地電圧への増幅能力とを独立に制御する。

また、本発明の一側面の差動増幅型センスアンプ回路の第３の駆動方法は、上記差動増幅型センスアンプ回路において、イコライズ用ＮＭＯＳＦＥＴのゲート端子を第１の電圧からなる第１の活性化信号で不活性化する工程（ａ）と、イコライズ用ＰＭＯＳＦＥＴのゲート端子を第２の電圧からなる第２の活性化信号で活性化する工程（ｂ）と、工程（ａ）及び（ｂ）よりも後に、第１の制御用ＮＭＯＳＦＥＴのゲート端子を第３の電圧からなる第３の活性化信号で活性化する工程（ｃ）と、工程（ａ）及び（ｂ）よりも後に、第２の制御用ＮＭＯＳＦＥＴのゲート端子を第３の電圧とは大きさの異なる第４の電圧からなる第４の活性化信号で活性化する工程（ｄ）と、工程（ｃ）及び（ｄ）よりも後に、第１の制御用ＰＭＯＳＦＥＴのゲート端子及び第２の制御用ＰＭＯＳＦＥＴのゲート端子を第５の電圧からなる第５の活性化信号で活性化する工程（ｅ）とを備え、工程（ａ）〜（ｅ）を実行することにより、第１のＮＭＯＳＦＥＴの接地電圧への増幅能力と第２のＮＭＯＳＦＥＴの接地電圧への増幅能力とを独立に制御する一方で、第１のＰＭＯＳＦＥＴの電源電圧への増幅能力と第２のＰＭＯＳＦＥＴの電源電圧への増幅能力とをイコライズする。

また、本発明の一側面の差動増幅型センスアンプ回路の第４の駆動方法は、上記差動増幅型センスアンプ回路において、イコライズ用ＮＭＯＳＦＥＴのゲート端子を第１の電圧からなる第１の活性化信号で不活性化する工程（ａ）と、イコライズ用ＰＭＯＳＦＥＴのゲート端子を第２の電圧からなる第２の活性化信号で活性化する工程（ｂ）と、工程（ａ）及び（ｂ）よりも後に、第１の制御用ＮＭＯＳＦＥＴのゲート端子を第３の電圧からなる第３の活性化信号で活性化する工程（ｃ）と、工程（ａ）及び（ｂ）よりも後に、第２の制御用ＮＭＯＳＦＥＴのゲート端子を第３の電圧からなる第４の活性化信号で活性化する工程（ｄ）と、工程（ｃ）及び（ｄ）よりも後に、第１の制御用ＰＭＯＳＦＥＴのゲート端子及び第２の制御用ＰＭＯＳＦＥＴのゲート端子を第４の電圧からなる第５の活性化信号で活性化する工程（ｅ）とを備え、工程（ａ）〜（ｅ）を実行することにより、第１のＮＭＯＳＦＥＴの接地電圧への増幅能力と第２のＮＭＯＳＦＥＴの接地電圧への増幅能力とを独立に制御する一方で、第１のＰＭＯＳＦＥＴの電源電圧への増幅能力と第２のＰＭＯＳＦＥＴの電源電圧への増幅能力とをイコライズする。

また、本発明の一側面の第１の半導体記憶装置は、上記差動増幅型センスアンプ回路を備えたＳＲＡＭを搭載した半導体記憶装置であって、第１のＰＭＯＳＦＥＴと第１のＮＭＯＳＦＥＴとの接続点である第１の入力端子が、ＳＲＡＭのビット線対の一方に接続されており、第２のＰＭＯＳＦＥＴと第２のＮＭＯＳＦＥＴとの接続点である第２の入力端子が、ＳＲＡＭのビット線対の他方に接続されている。

また、本発明の一側面の第２の半導体記憶装置は、上記差動増幅型センスアンプ回路を備えたＳＲＡＭを搭載した半導体記憶装置であって、第１のＰＭＯＳＦＥＴと第１のＮＭＯＳＦＥＴとの接続点である第１の入力端子が、ＳＲＡＭのビット線対の一方に接続されており、第２のＰＭＯＳＦＥＴと第２のＮＭＯＳＦＥＴとの接続点である第２の入力端子が、ＳＲＡＭのビット線対の他方に接続されている。

また、本発明の一側面の第１の半導体記憶装置の評価方法は、上記第１の半導体記憶装置において、ビット線対の両方を電源電圧にプリチャージし、ＳＲＡＭの選択されたメモリセルに記憶されたデータをビット線対の各々に読み出す工程（ａ）と、工程（ａ）よりも後に、第１の制御用ＮＭＯＳＦＥＴのゲート端子を電源電圧からなる第１の活性化信号で活性化する工程（ｂ）と、工程（ａ）よりも後に、第２の制御用ＮＭＯＳＦＥＴのゲート端子を電源電圧よりも小さい電圧からなる第２の活性化信号で活性化する工程（ｃ）と、工程（ｂ）及び（ｃ）よりも後に、第１の制御用ＰＭＯＳＦＥＴのゲート端子及び第２の制御用ＰＭＯＳＦＥＴのゲート端子を第１の電圧からなる第３の活性化信号で活性化する工程（ｄ）とを備え、工程（ｂ）〜（ｄ）を実行して、第１のＮＭＯＳＦＥＴの接地電圧への増幅能力と第２のＮＭＯＳＦＥＴの接地電圧への増幅能力とを独立に制御することにより、メモリセルに記憶されたデータの読み出し特性マージンを評価する。

また、本発明の一側面の第２の半導体記憶装置の評価方法は、上記第２の半導体記憶装置において、ビット線対の両方を電源電圧にプリチャージし、ＳＲＡＭの選択されたメモリセルに記憶されたデータをビット線対の各々に読み出す工程（ａ）と、工程（ａ）よりも後に、イコライズ用ＮＭＯＳＦＥＴのゲート端子を第１の電圧からなる第１の活性化信号で不活性化する工程（ｂ）と、工程（ａ）よりも後に、イコライズ用ＰＭＯＳＦＥＴのゲート端子を第２の電圧からなる第２の活性化信号で活性化する工程（ｃ）と、工程（ｂ）及び（ｃ）よりも後に、第１の制御用ＮＭＯＳＦＥＴのゲート端子を電源電圧からなる第３の活性化信号で活性化する工程（ｄ）と、工程（ｂ）及び（ｃ）よりも後に、第２の制御用ＮＭＯＳＦＥＴのゲート端子を電源電圧よりも小さい電圧からなる第４の活性化信号で活性化する工程（ｅ）と、工程（ｄ）及び（ｅ）よりも後に、第１の制御用ＰＭＯＳＦＥＴのゲート端子及び第２の制御用ＰＭＯＳＦＥＴのゲート端子を第３の電圧からなる第５の活性化信号で活性化する工程（ｆ）とを備え、工程（ａ）〜（ｆ）を実行して、第１のＮＭＯＳＦＥＴの接地電圧への増幅能力と第２のＮＭＯＳＦＥＴの接地電圧への増幅能力とを独立に制御する一方で、第１のＰＭＯＳＦＥＴの電源電圧への増幅能力と第２のＰＭＯＳＦＥＴの電源電圧への増幅能力とをイコライズすることにより、メモリセルに記憶されたデータの読み出し特性マージンを評価する。

また、本発明の一側面の第３の半導体記憶装置の評価方法は、上記第２の半導体記憶装置において、ビット線対の両方を電源電圧にプリチャージし、ＳＲＡＭの選択されたメモリセルに記憶されたデータをビット線対の各々に読み出す工程（ａ）と、工程（ａ）よりも後に、イコライズ用ＮＭＯＳＦＥＴのゲート端子を第１の電圧からなる第１の活性化信号で活性化する工程（ｂ）と、工程（ａ）よりも後に、イコライズ用ＰＭＯＳＦＥＴのゲート端子を第２の電圧からなる第２の活性化信号で活性化する工程（ｃ）と、工程（ｂ）及び（ｃ）よりも後に、第１の制御用ＮＭＯＳＦＥＴ及び第２の制御用ＮＭＯＳＦＥＴのゲート端子を電源電圧からなる第３の活性化信号で活性化する工程（ｄ）と、工程（ｄ）よりも後に、第１の制御用ＰＭＯＳＦＥＴのゲート端子及び第２の制御用ＰＭＯＳＦＥＴのゲート端子を第３の電圧からなる第４の活性化信号で活性化する工程（ｅ）とを備え、工程（ａ）〜（ｅ）を実行して、第１のＮＭＯＳＦＥＴの接地電圧への増幅能力と第２のＮＭＯＳＦＥＴの接地電圧への増幅能力とをイコライズすると共に、第１のＰＭＯＳＦＥＴの電源電圧への増幅能力と第２のＰＭＯＳＦＥＴの電源電圧への増幅能力とをイコライズすることにより、メモリセルに記憶されたデータの読み出し特性マージンを評価する。

また、本発明の一側面の第３の半導体記憶装置は、上記差動増幅型センスアンプ回路を備えたＦｅＲＡＭを搭載した半導体記憶装置であって、第１のＰＭＯＳＦＥＴと第１のＮＭＯＳＦＥＴとの接続点である第１の入力端子がＦｅＲＡＭのビット線対の一方に接続されており、第２のＰＭＯＳＦＥＴと第２のＮＭＯＳＦＥＴとの接続点である第２の入力端子がＦｅＲＡＭのビット線対の他方に接続されている。

また、本発明の一側面の第４の半導体記憶装置は、上記差動増幅型センスアンプ回路を備えたＦｅＲＡＭを搭載した半導体記憶装置であって、第１のＰＭＯＳＦＥＴと第１のＮＭＯＳＦＥＴとの接続点である第１の入力端子がＦｅＲＡＭのビット線対の一方に接続され、第２のＰＭＯＳＦＥＴと第２のＮＭＯＳＦＥＴとの接続点である第２の入力端子がＦｅＲＡＭのビット線対の他方に接続されている。

また、本発明の一側面の第４の半導体記憶装置の評価方法は、上記第３の半導体記憶装置において、ビット線対の両方を接地電圧にプリチャージし、ＦｅＲＡＭの選択されたメモリセルに記憶されたデータをビット線対の各々に読み出す工程（ａ）と、工程（ａ）よりも後に、第１の制御用ＰＭＯＳＦＥＴのゲート端子を接地電圧からなる第１の活性化信号で活性化する工程（ｂ）と、工程（ａ）よりも後に、第２の制御用ＰＭＯＳＦＥＴのゲート端子を接地電圧よりも大きい電圧からなる第２の活性化信号で活性化する工程（ｃ）と、工程（ｂ）及び（ｃ）よりも後に、第１の制御用ＮＭＯＳＦＥＴのゲート端子及び第２の制御用ＮＭＯＳＦＥＴのゲート端子を第１の電圧からなる第３の活性化信号で活性化する工程（ｄ）とを備え、工程（ａ）〜（ｄ）を実行して、第１のＰＭＯＳＦＥＴの電源電圧への増幅能力と第２のＰＭＯＳＦＥＴの電源電圧への増幅能力とを独立に制御することにより、メモリセルに記憶されたデータの読み出し特性マージンを評価する。

また、本発明の一側面の第５の半導体記憶装置の評価方法は、上記第４の半導体記憶装置において、ビット線対の両方を接地電圧にプリチャージし、ＦｅＲＡＭの選択されたメモリセルに記憶されたデータをビット線対の各々に読み出す工程（ａ）と、工程（ａ）よりも後に、イコライズ用ＮＭＯＳＦＥＴのゲート端子を第１の電圧からなる第１の活性化信号で活性化する工程（ｂ）と、工程（ａ）よりも後に、イコライズ用ＰＭＯＳＦＥＴのゲート端子を第２の電圧からなる第２の活性化信号で不活性化する工程（ｃ）と、工程（ｂ）及び（ｃ）よりも後に、第１の制御用ＰＭＯＳＦＥＴのゲート端子を接地電圧からなる第３の活性化信号で活性化する工程（ｄ）と、工程（ｂ）及び（ｃ）よりも後に、第２の制御用ＰＭＯＳＦＥＴのゲート端子を接地電圧よりも大きい電圧からなる第４の活性化信号で活性化する工程（ｅ）と、工程（ｄ）及び（ｅ）よりも後に、第１の制御用ＮＭＯＳＦＥＴのゲート端子及び第２の制御用ＮＭＯＳＦＥＴのゲート端子を第３の電圧からなる第５の活性化信号で活性化する工程（ｆ）とを備え、工程（ａ）〜（ｆ）を実行して、第１のＰＭＯＳＦＥＴの電源電圧への増幅能力と第２のＰＭＯＳＦＥＴの電源電圧への増幅能力とを独立に制御する一方で、第１のＮＭＯＳＦＥＴの接地電圧への増幅能力と第２のＮＭＯＳＦＥＴの接地電圧への増幅能力とをイコライズすることにより、メモリセルに記憶されたデータの読み出し特性マージンを評価する。

また、本発明の一側面の第６の半導体記憶装置の評価方法は、上記第４の半導体記憶装置において、ビット線対の両方を接地電圧にプリチャージし、ＦｅＲＡＭの選択されたメモリセルに記憶されたデータをビット線対の各々に読み出す工程（ａ）と、工程（ａ）よりも後に、イコライズ用ＮＭＯＳＦＥＴのゲート端子を第１の電圧からなる第１の活性化信号で活性化する工程（ｂ）と、工程（ａ）よりも後に、イコライズ用ＰＭＯＳＦＥＴのゲート端子を第２の電圧からなる第２の活性化信号で活性化する工程（ｃ）と、工程（ｂ）及び（ｃ）よりも後に、第１の制御用ＰＭＯＳＦＥＴ及び第２の制御用ＰＭＯＳＦＥＴのゲート端子を接地電圧からなる第３の活性化信号で活性化する工程（ｄ）と、工程（ｄ）よりも後に、第１の制御用ＮＭＯＳＦＥＴのゲート端子及び第２の制御用ＮＭＯＳＦＥＴのゲート端子を第３の電圧からなる第４の活性化信号で活性化する工程（ｅ）とを備え、工程（ａ）〜（ｅ）を実行して、第１のＰＭＯＳＦＥＴの電源電圧への増幅能力と第２のＰＭＯＳＦＥＴの電源電圧への増幅能力とをイコライズすると共に、第１のＮＭＯＳＦＥＴの接地電圧への増幅能力と第２のＮＭＯＳＦＥＴの接地電圧への増幅能力とをイコライズすることにより、メモリセルに記憶されたデータの読み出し特性マージンを評価する。

前述した本発明に係る差動増幅型センスアンプ回路及びその駆動方法、並びに、該差動増幅型センスアンプ回路を備えた半導体記憶装置及びその評価手法よると、半導体記憶装置の評価に際して、センスアンプの起動タイミングを早めることなく、また、相補的なビット線と補ビット線との間でビット線のプリチャージ能力にアンバランスを生じさせるための回路をビット線ごとに備える必要がなく、通常動作ではスクリーニングできない、工程不良等による特性マージン不良の初期検査でのスクリーニングを行うことが可能となる。

図１は、従来の代表的な作動増幅型センスアンプの回路構成図である。 図２は、本発明の第１の実施形態に係る半導体記憶装置の回路構成図である。 図３は、本発明の第１の実施形態に係る半導体記憶装置の回路構成図である。 図４は、本発明の第１及び第２の実施形態に係る半導体記憶装置の回路構成図である。 図５は、本発明の第１の実施形態に係る半導体記憶装置の回路におけるＳＲＡＭ回路の主要信号及び端子のタイミングチャートである。 図６は、本発明の第１の実施形態に係る半導体記憶装置の回路におけるＳＲＡＭ回路の主要信号及び端子のタイミングチャートである。 図７は、本発明の第１の実施形態に係る半導体記憶装置の回路におけるＳＲＡＭ回路の主要信号及び端子のタイミングチャートである。 図８は、本発明の第２の実施形態に係る半導体記憶装置の回路におけるＳＲＡＭ回路の主要信号及び端子のタイミングチャートである。 図９は、本発明の第２の実施形態に係る半導体記憶装置の回路におけるＳＲＡＭ回路の主要信号及び端子のタイミングチャートである。 図１０は、本発明の第３の実施形態に係る半導体記憶装置の回路構成図である。 図１１は、従来技術における半導体記憶装置の回路構成図である。 図１２は、本発明の第４の実施形態に係る半導体記憶装置の回路構成図である。 図１３は、本発明の第４の実施形態に係る半導体記憶装置の回路におけるＦｅＲＡＭ回路の主要信号及び端子のタイミングチャートである。 図１４は、本発明の第４の実施形態に係る半導体記憶装置の回路におけるＦｅＲＡＭ回路の主要信号及び端子のタイミングチャートである。 図１５は、本発明の第４の実施形態に係る半導体記憶装置の回路におけるＦｅＲＡＭ回路の主要信号及び端子のタイミングチャートである。 図１６は、従来の一般的なＳＲＡＭ回路の回路構成図である。 図１７は、従来のＳＲＡＭ回路における主要信号及び端子のタイミングチャートである。 図１８は、従来の一般的なＳＲＡＭ回路の回路構成図に、不良リーク源を付加した回路構成図である。 図１９（ａ）及び（ｂ）は、不良リーク源を付加した従来のＳＲＡＭ回路における主要信号及び端子のタイミングチャートである。

以下、本発明の各実施形態について図面を参照しながら説明する。なお、以下では、図面及び詳細な説明をもって本発明の技術的思想を明確に説明するものであり、当該技術分野におけるいずれの当業者であれば、本発明の好ましい実施例を理解した後に、本発明が開示する技術により、変更及び付加を加えることが可能であり、これは本発明の技術的思想及び範囲を逸脱するものではない。

なお、以下の説明においては、説明の便宜上、各ＰＭＯＳＦＥＴ及び各ＮＭＯＳＦＥＴを総称してＭＯＳＦＥＴと略記する場合がある。

（第１の実施形態）
以下、本発明の第１の実施形態における半導体記憶装置及びその評価方法について、図面を参照しながら説明する。

図３は、本実施形態に係る半導体記憶装置の一例を示しており、以下、図１及び図２を参照しながら詳細に説明する。

まず、図１は、従来の代表的な作動増幅型センスアンプの回路構成図を示している。

図１に示すように、このセンスアンプに対して入力端子となるビット線及び補ビット線がそれぞれビット線ＢＬ及び補ビット線ＸＢＬであり、ビット線ＢＬと補ビット線ＸＢＬのそれぞれをＶＤＤ側に増幅するＰＭＯＳＦＥＴとＧＮＤ側へ増幅するＮＭＯＳＦＥＴが接続されている。ビット線ＢＬに対してはＰＭＯＳＦＥＴ１０１がＶＤＤ側に、ＮＭＯＳＦＥＴ０１０２がＧＮＤ側にそれぞれ増幅し、補ビット線ＸＢＬに対してはＰＭＯＳＦＥＴ０１０３がＶＤＤ側に、ＮＭＯＳＦＥＴ１０４がＧＮＤ側にそれぞれ増幅する。

また、ＭＯＳＦＥＴ１０１〜０１０４は各ゲート端子が相補側の入力端子に接続されており、入力端子の電位の差分に応じて各ＭＯＳＦＥＴ１０１〜１０４の電流能力が過渡的に変化するため、例えばビット線ＢＬがＧＮＤ側に増幅され始めると、補ビット線ＸＢＬ側はＶＤＤ側への増幅能力が増大し、その相互作用でビット線ＢＬ及び補ビット線ＸＢＬの電位をそれぞれＧＮＤ及びＶＤＤに確定する。また、通常は、ＰＭＯＳＦＥＴ０１０５（ＳＡＰ）及びＮＭＯＳＦＥＴ０１０６（ＳＡＮ）をオン状態にすることでセンスアンプとして起動するため、センスアンプの起動のタイミング制御をＰＭＯＳＦＥＴ０１０５及びＮＭＯＳＦＥＴ０１０６によって行う。

図２は、本実施形態に係るセンスアンプの回路構成図を示している。

図２に示すように、ビット線対ＢＬ及びＸＢＬを入力端子として、それぞれをＶＤＤ側及びＧＮＤ側に増幅するためのＭＯＳＦＥＴ２０１〜２０４は、図１におけるＭＯＳＦＥＴ１０１〜１０４と同様に接続されている。本実施形態の半導体記憶装置では、これら４つのＭＯＳＦＥＴの起動を制御するためのＭＯＳＦＥＴとして、ビット線ＢＬ側では、ＰＭＯＳＦＥＴ２０５（ＳＡＰＴ）及びＮＭＯＳＦＥＴ２０６（ＳＡＮＴ）がそれぞれＰＭＯＳＦＥＴ２０１のソース側端子及びＮＭＯＳＦＥＴ２０２のソース側端子に接続されており、ＰＭＯＳＦＥＴ２０５は電源電圧に接続されており、ＮＭＯＳＦＥＴ２０６は接地電圧に接続されている。また同様に、補ビット線ＸＢＬ側では、ＰＭＯＳＦＥＴ２０７（ＳＡＰＢ）及びＮＭＯＳＦＥＴ２０８（ＳＡＮＢ）がそれぞれＰＭＯＳＦＥＴ２０３のソース側端子及びＮＭＯＳＦＥＴ２０４のソース側端子に接続されており、ＰＭＯＳＦＥＴ２０７は電源電圧に接続されており、ＮＭＯＳＦＥＴ２０８は接地電圧に接続されている。

つまり、本実施形態では、図１に示す従来例で対応する２つのＰＭＯＳＦＥＴ１０１、１０３に共通に接続されていたＰＭＯＳＦＥＴ１０５が、ＰＭＯＳＦＥＴ２０１のみと接続するＰＭＯＳＦＥＴ２０５及びＰＭＯＳＦＥＴ２０３のみと接続するＰＭＯＳＦＥＴ２０７とに分離し、個別に制御する構成となっている。また、図１に示す従来例で対応する２つのＮＭＯＳＦＥＴ１０２及び１０４に共通に接続されていたＮＭＯＳＦＥＴ０１０６が、ＮＭＯＳＦＥＴ２０２のみと接続するＮＭＯＳＦＥＴ２０６及びＮＭＯＳＦＥＴ２０４のみと接続するＮＭＯＳＦＥＴ２０８とに分離し、個別に制御する構成となっている。このような構成により、ＭＯＳＦＥＴ２０５、２０６、２０７、及び２０８の電流能力はそれぞれ独立してＳＡＰＴ信号、ＳＡＮＴ信号、ＳＡＰＢ信号、及びＳＡＮＢ信号で制御される。

図３は、図２のセンスアンプ回路に対して付加的に構成される部分を含めたセンスアンプ回路全体の回路構成図を示している。

図３に示すように、ＭＯＳＦＥＴ３０１〜３０４で示される各ＶＤＤ側への増幅用ＰＭＯＳＦＥＴ及びＧＮＤ側への増幅用ＮＭＯＳＦＥＴと、ＭＯＳＦＥＴ３０５〜３０８で示される、ＭＯＳＦＥＴ３０１〜０３０４の起動を独立に制御するためのＭＯＳＦＥＴとに加えて、次のＭＯＳＴＦＥＴが付加されている。つまり、制御用のＰＭＯＳＦＥＴ３０５及びＰＭＯＳＦＥＴ３０７の電流能力をイコライズするためのＰＭＯＳＦＥＴ３０９と、制御用のＮＭＯＳＦＥＴ３０６及びＮＭＯＳＦＥＴ３０８の電流能力をイコライズするためのＮＭＯＳＦＥＴ３１０とが付加されている。ＰＭＯＳＦＥＴ３０１のソース側端子とＰＭＯＳＦＥＴ３０３のソース側端子とがゲート制御で導通可能なＰＭＯＳＦＥＴ３０９に接続されており、ＮＭＯＳＦＥＴ３０２のソース側端子とＮＭＯＳＦＥＴ３０４のソース側端子とがゲート制御で導通可能なＮＭＯＳＦＥＴ３１０に接続されている。これらのイコライズ用のＰＭＯＳＦＥＴ３０９及びＮＭＯＳＦＥＴ３１０をそれぞれＳＡＰＥ信号及びＳＡＮＥ信号で制御すると共に、各増幅用ＭＯＳＦＥＴを独立したＳＡＰＴ信号、ＳＡＮＴ信号、ＳＡＰＢ信号、及びＳＡＮＢ信号で制御することにより、特性不良のスクリーニングを実現する。

図４は、図３のセンスアンプ回路を用いたＳＲＡＭ及びその周辺回路の回路構成図を示している。ここで、図４に示す半導体記憶装置では、リーク源４０７が存在している場合を想定している。

図４に示すように、メモリセルはトランジスタ４０１〜４０６の６素子のトランジスタからなり、特に補ビット線ＸＢＬ側のドライブトランジスタＮＭＯＳＦＥＴ４０４に特性不良の原因となるリーク源４０７が存在している。メモリセルからの読み出しはワード線信号ＷＬによってアクセストランジスタＮＭＯＳＦＥＴ４０５及びＮＭＯＳＦＥＴ４０６をオン状態にすることで行われる。ビット線ＢＬ及び補ビット線ＸＢＬにはＰＲＣＥ信号で制御されるプリチャージ回路がそれぞれ接続され、ビット線ＢＬ及び補ビット線ＸＢＬがセンスアンプ回路の入力信号となるように接続されている。

次に、図４の回路構成における各制御信号の動作、すなわち、メモリセルの特性不良をスクリーニングする方法について、図５〜図７に示す各制御信号のタイミングチャートを参照しながら説明する。なお、以下では、特に断らない限りにおいて、信号線の電位状態を“Ｈ”状態と記載した際にはＶＤＤが印加され、“Ｌ”状態と記載した際にはＧＮＤが印加されるものとする。また、本実施形態においては、電源電圧の一例として１．２Ｖ系での使用を想定した例について説明するものである。

まず、図４の回路構成における信号制御の全体について、図５を参照しながら説明する。

図５に示すように、読み出しサイクルは、ＰＲＣＥ信号がＬ状態でビット線がＶＤＤにプリチャージされた状態から、ＰＲＣＥ信号にＨ印加されビット線が高インピーダンス状態になり、メモリセルからの読み出しが終わり、再びＰＲＣＥ信号がＬ状態になるまでの時間からなる。

読み出しサイクルの初期状態では、ＳＡＮＥ信号及びＳＡＰＥ信号は共にＬ状態が印加されている。これによって、センスアンプの増幅用ＭＯＳＦＥＴのうち、ＧＮＤ側への増幅用であるＮＭＯＳＦＥＴ４０９及びＮＭＯＳＦＥＴ４１１は、イコライズ用ＮＭＯＳＦＥＴ４１７が非活性のため独立に制御される。その一方で、ＶＤＤ側への増幅用であるＰＭＯＳＦＥＴ４０８及びＰＭＯＳＦＥＴ４１０は、イコライズ用ＰＭＯＳＦＥＴ４１６がオン状態であるため、その電流能力はイコライズされている。

また、図５の領域６Ｒの部分を拡大した図６においては、メモリセルにデータ“０”、すなわち、図４のメモリセルにおいて、ビット線ＢＬ側のドライブトランジスタＮＭＯＳＦＥＴ４０３及び補ビット線ＸＢＬ側のロードトランジスタＰＭＯＳＦＥＴ４０２がそれぞれオン状態のメモリセルを読み出した際の動作について説明する。図６に示すように、選択されたセルのワード線信号ＷＬがＨ状態になり、メモリセルから保持されているデータに応じた出力が、それぞれビット線ＢＬ及び補ビット線ＸＢＬに現れる。

さらに、図７は、読み出しに対する主要な信号とビット線の挙動の詳細を示している。

図７に示すように、タイミングＴｗでワード線が活性化され、Ｈ状態にプリチャージされたビット線から電荷が引き抜かれる。その際、メモリセルに保持されていたデータ状態に従って、ビット線ＢＬ側の方が補ビット線ＸＢＬ側よりもより速く、ＧＮＤ側へ電荷が引き抜かれる。ただし、図４に示すように、補ビット線ＸＢＬ側のドライブトランジスタにリーク源がある場合には、電荷がリーク源を通じて放電されるため、正常なものに比べて補ビット線ＸＢＬ側の電位は低下している。

本実施形態におけるセンスアンプの制御方法では、まず、ＧＮＤへの増幅のみを先行して行う。具体的には、図６におけるタイミングＴｎでＳＡＮＴ信号及びＳＡＮＢ信号をそれぞれＶＤＤ側へ活性化することにより、センスアンプのＧＮＤ側への増幅用ＭＯＳＦＥＴが活性化する。その際、ＳＡＮＴ信号に対しては、通常のＶＤＤではなく、それよりも低い電圧Ｖ１を印加し、ＳＡＮＢ信号に対しては、Ｖ２（＝ＶＤＤ）を印加する。これにより、センスアンプのＧＮＤへの増幅用ＮＭＯＳＦＥＴのうち、ビット線ＢＬに接続されるＮＭＯＳＦＥＴ４０９の電流能力は、補ビット線ＸＢＬに接続される増幅用ＮＭＯＳＦＥＴ４１１の電流能力に比べて小さくなる。このようにして電流能力にアンバランスを設けることにより、ビット線ＢＬ及び補ビット線ＸＢＬのＧＮＤへの放電速度に差が生じる。

図６におけるタイミングＴｐでは、電流能力差によって生じた放電速度の差により、正常セルのビット線ＢＬと正常セルの補ビット線ＸＢＬとの電位の大小関係は変わらないまま、異常セルのビット線ＢＬと異常セルの補ビット線ＸＢＬの電位の大小関係は逆転している。このタイミングで、ＳＡＰＴ信号及びＳＡＰＢ信号にＬ印加することにより、電位の高い方のビット線がＶＤＤに増幅され、データが確定する。特に、正常セルについては正しくもとのデータが読み出され、異常セルのみが反転したデータが読み出される。このようにして、特性マージン不良のスクリーニングが可能となる。

特に本実施形態において、不良を検出するためにＳＡＮＴ信号に印加する電圧は、検出するべきリーク源の抵抗値に応じて設定されることが必要である。ＮＭＯＳＦＥＴの特性として、ソース端子及び基板端子がＧＮＤに固定されて接続されている場合、ドレイン端子の電流能力はゲート端子に印加する電圧によってコントロールされる。この特性を利用して、増幅用のＮＭＯＳＦＥＴと制御用のＮＭＯＳＦＥＴとの直列接続による、ビット線のＧＮＤへの増幅能力をＳＡＮＴ信号に印加する電圧で制御している。そのため、ＳＡＰＴ信号及びＳＡＰＢ信号を活性化するタイミングまでの間に、リーク源による放電で加速している補ビット線ＸＢＬの放電速度がＳＡＮＴ信号によって能力を抑えられて遅くなっているビット線ＢＬの放電速度を上回るように、ＳＡＮＴ信号に印加する電圧が設定されていることが望ましい。なお、このＳＡＮＴ信号に印加する電圧設定については、メモリセルの電流能力及びそれに対応して規定のサイクル内で読み出し動作を実現させるために必要なセンスアンプの電流能力及び動作タイミングを考慮して、上記の動作原理に基づいてシミュレーション等によって設定すれば良い。

本実施形態によると、通常の検査では不良と判定されない特性マージン不足のメモリセルをスクリーングすることが可能となる。このため、かかる検査を行った半導体記憶装置の市場での信頼性を向上することができる。

なお、本実施形態のセンスアンプを用いた半導体記憶装置において、上記したスクリーニングではなく通常の検査を実施する場合には、図７に示すような設定とすればよい。まず、図４に示されるメモリセル及びセンスアンプの回路構成において、ＳＡＮＴ信号及びＳＡＮＢ信号に同じ大きさの電圧を同時に印加すると共に、ＳＡＰＴ信号及びＳＡＰＢ信号をＳＡＮＴ信号及びＳＡＮＢ信号と同じタイミングで起動する。この時、さらにＳＡＮＥ信号にＨを印加し、ＳＡＰＥ信号にＬを印加することにより、制御用ＭＯＳＦＥＴの電流能力はそれぞれイコライズされる。その結果、例えばトランジスタの出来栄え等により、制御用ＭＯＳＦＥＴの能力にビット線ＢＬ側と補ビット線ＸＢＬ側にバラつきが生じ、ＳＡＮＴ信号及びＳＡＮＢ信号に同じ大きさの電圧を印加しているにもかかわらず、増幅能力に差が生じてしまう場合でも、制御用に付加したＭＯＳＦＥＴの能力バラつきが通常検査に及ぼす影響を低減することができる。

（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶装置の評価方法ついて、図面を参照しながら説明する。なお、本実施形態における半導体記憶装置は、リーク源を含めて前述の図４に示した構成と同一であって説明した通りであるため、その構成に関する繰り返しの説明は省略する。

第１の実施形態では、図４の構成において、センスアンプの制御用ＮＭＯＳＦＥＴのゲート端子に印加する電圧にアンバランスを設けることで特性不良の検出を実現したが、本実施形態においては、各信号のタイミング制御のみで特性不良の検出を実現する評価手法について説明する。

前述した図４の回路構成における各制御信号の動作、すなわち、メモリセルの特性不良をスクリーニングする方法について、図８及び図９に示す各制御信号のタイミングチャートを参照しながら説明する。

図８は、本実施形態のタイミングチャートを示している。ここで、プリチャージ信号ＰＲＣＥ、ワード線信号ＷＬ、センスアンプのイコライズ制御用信号ＳＡＮＥ、及びＳＡＰＥについては、第１の実施形態で説明した制御と同様であるため、その説明は省略する。

図９は、図８の領域９Ｒの部分を拡大した図であり、本実施形態におけるメモリセルに保持されたデータの読み出しに対する主要な信号とビット線の挙動の詳細を示している。

まず、タイミングＴｗでワード線が活性化され、メモリセルから保持データに応じて、プリチャージされていたビット線ＢＬ及び補ビット線ＸＢＬが放電される。ここで、本実施形態においては、図４におけるリーク源による電流能力の低下を、センスアンプのＧＮＤへの増幅用ＮＭＯＳＦＥＴを起動するタイミングをビット線ＢＬと補ビット線ＸＢＬとでずらすことで検出する。具体的には、図９において、正規のタイミングＴｂでＳＡＮＢ信号のみを活性化することにより、補ビット線ＸＢＬ側のみをＧＮＤへ増幅する。次に、タイミングＴｂよりも遅いタイミングＴｔでＳＡＮＴ信号を活性化することにより、ビット線ＢＬ側のＧＮＤへの増幅を補ビット線ＸＢＬに対して遅れた状態で行う。これにより、ＳＡＮＴ信号が活性化されるまでの間に、異常セルのビット線ＢＬと補ビット線ＸＢＬとの電位の大小関係を逆転し、正常セルの大小関係は保つことができる。その後、タイミングＴｐでＳＡＰＴ信号及びＳＡＰＢ信号を活性化することにより、電位の高い側のビット線がＶＤＤに増幅され、データが確定する。これにより、正常セルについては正しくもとのデータが読み出され、異常セルのみが反転したデータが読み出される。このようにして、特性マージン不良のスクリーニングが可能となる。

本実施形態におけるタイミング設定についても、検出したいリーク源の抵抗値に応じたタイミングでＳＡＮＢ信号及びＳＡＮＴ信号を起動する必要がある。補ビット線ＸＢＬのみがセンスアンプの増幅用ＮＭＯＳＦＥＴによって放電される間の電荷量と、その間にリーク源から放電される電荷量の合算による電圧降下が、同時間帯のビット線ＢＬ側のドライブトランジスタの電流能力による電圧降下を上回るようにタイミングを設定する。特に、リーク源の抵抗値が微小になるほどタイミングＴｔは遅く起動する必要があるが、その際に正常セルは正常に読み出せる範囲内で設定されることが望ましい。このタイミング設定についても、メモリセルの電流能力及びそれに対応して規定のサイクル内で読み出し動作を実現させるために必要なセンスアンプの電流能力と動作タイミングとを考慮して、上記の動作原理に基づいてシミュレーション等によって設定すれば良い。

本実施形態によると、第１の実施形態と同様に、通常の検査では不良と判定されない特性マージン不足のメモリセルをスクリーングすることが可能となる。特に、これらをタイミング制御で実施することができ、第１の実施形態に比べて複数の電源系を要せず、センスアンプが１系統の電源系で実現できるという特徴がある。

また、通常ＳＲＡＭのような能動デバイスは、動作サイクルを長時間化すればするほどメモリセルからの出力によるビット線と捕ビット線との電位差は大きくなるため、特性マージンが増加していく方向となる。したがって、特許文献１の手法のようにタイミングを遅らせるという手法では、特性マージン不足のセルをスクリーニングすることは動作サイクルの長時間化と共に困難になる。

一方、本実施形態によれば、ビット線及び捕ビット線のうちの一方のみを選択的にその動作タイミングを遅らせることになるため、タイミングを遅らせるという手法を取っても、特性不良のスクリーニングを実現することができる。

（第３の実施形態）
以下、本発明の第３の実施形態における半導体記憶装置について、図面を参照しながら説明する。

図１０は、本実施形態に係る半導体記憶装置の一例であり、第１の実施形態又は第２の実施形態に示したセンスアンプを、多数のメモリセルをアレイ状に配置したメモリセルアレイに接続したものである。ここで、同一列に並ぶ複数のメモリセルはビット線対を共有する形で接続されている。また、行方向（紙面に向かって水平方向）にはｎ個のビット線対が並んでいる。ここで、ビット線ＢＬ１及び補ビット線ＸＢＬ１が第１のビット線対を表し、ビット線ＢＬ２及び補ビット線ＸＢＬ２が第２のビット線対を表し、以下同様にして、ビット線ＢＬｎ及び補ビット線ＸＢＬｎが第ｎのビット線対を表している。

これらｎ個のビット線対がカラムセレクタ回路を介して、センスアンプに接続されている。この構成により、データを読み出そうとする任意のメモリセルに対して、センスアンプを選択的に接続することができる。

図１１は、本実施形態の比較対象として、従来技術のビット線にアンバランスを設けるための検査用回路がビット線対ごとに接続されている構成を示している。図１１に示すように、従来技術では、ｎ個のビット線対のそれぞれに対して検査用のアンバランス回路ＣＫＴ１、ＣＫＴ２、ＣＫＴｎを接続する必要がある。このため、メモリセル数の増大に伴って検査用のアンバランス回路の素子数も増大する結果、メモリセルアレイ領域の面積が大きくなってしまう。

一方、図１０に示した本実施形態の構成においては、メモリセル数が増大しても、それらをセンスアンプに選択的に接続することができる。このため、新たな回路を付加することなく、チップ面積の増大及び素子数の増大による歩留りの低下を防止することができる。

なお、本実施形態に係る半導体記憶装置における特性マージン不足に基づくメモリセルのスクリーング方法については、第１の実施形態又は第２の実施形態で示した評価方法と同一であるから、ここでの繰り返しの説明は省略する。

（第４の実施形態）
以下、本発明の第４の実施形態における半導体記憶装置及びその評価方法について、図面を参照しながら説明する。

ここで、第１の実施形態においては、ＳＲＡＭのメモリセルに関する実施例を示したが、本実施形態は、ＳＲＡＭに限定される実施例ではなく、フラッシュメモリ又はＲｅＲＡＭ（抵抗変化型メモリ）等の能動素子型のメモリに対しても有効な実施例である。

本実施形態においては、受動素子型のメモリについての一実施例として強誘電体不揮発性メモリ（以下、ＦｅＲＡＭ（Ｆｅｒｒｏ Ｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））に適用した実施例を図１２に示している。

ＦｅＲＡＭのメモリセルの読み出しは、アクセストランジスタをＯＮ状態にすることにより、ＧＮＤにプリチャージされたビット線と強誘電体キャパシタの電極の一方とを接続すると共に、その状態で、強誘電体キャパシタの電極の他方にＶＤＤを印加することで行われる。これにより、ＧＮＤにプリチャージされたビット線にメモリセルから電荷が供給され、ビット線の電位が上昇する。この時、あらかじめ書き込まれている強誘電体キャパシタの分極状態の違いによって、ビット線に供給される電荷量が変化する。ビット線側のキャパシタと捕ビット線側のキャパシタとにそれぞれ相補的にデータを書き込み、読み出し時にはそれらのビット線への出力電位の大小関係によってデータを確定する。

このような構成においては、メモリセルの特性は２つの強誘電体キャパシタからの出力電位の差が大きいほど動作として安定する。また、ＦｅＲＡＭの不揮発性についても、この電位差が大きいほど保持特性が優れていることが知られており、信頼性の観点からも、初期特性の低いメモリセルを初期検査でスクリーニングすることは非常に効果的である。

図１２は、第４の実施形態に係る半導体記憶装置の一例として、強誘電体キャパシタと第１の実施形態で説明したセンスアンプと組み合わせたＦｅＲＡＭの回路構成を示している。

図１２に示すように、１つのメモリセルは、２つの強誘電体キャパシタ１２０３及び１２０４と、それぞれをビット線に接続するアクセストランジスタＮＭＯＳＦＥＴ１２０１及びＮＭＯＳＦＥＴ１２０２とからなる。各キャパシタでは、一方の電極がアクセストランジスタを介してビット線に接続されており、他方の電極が共通の電極ＣＰに接続されている。また、プリチャージ回路は、本実施形態においてはビット線をＧＮＤにプリチャージする構成となっている。メモリセルとセンスアンプとの接続は、第１の実施形態と同様のため、その繰り返しの説明は省略する。

図１３及び図１４は、図１２に示したＦｅＲＡＭの回路構成におけるタイミングチャートを示している。

ＦｅＲＡＭの読み出し動作においては、ビット線をＰＲＣＥ信号によってＧＮＤにプリチャージした後、ＷＬ信号を活性化した状態でＣＰ信号を活性化することにより、強誘電体キャパシタの分極による電荷量を読み出すことができる。図１３においては、ビット線側のキャパシタをＬ側に分極させたデータ“０“の状態での読み出しが示されている。すなわち、ＣＰ信号が活性化されるタイミングＴｃで、セルからの出力によってビット線の電位が上昇し、特にビット線ＢＬ側のビット線電位よりもビット線ＸＢＬ側のビット線電位の方が大きく出力される。

図１４は、図１３の領域１４Ｒの部分を拡大したその詳細な波形図を示している。

タイミングＴｃでＣＰ信号が活性化されると、ビット線ＢＬ及び補ビット線ＸＢＬの電位は上昇する。この時、ＦｅＲＡＭは受動素子型のメモリであるため、ある一定の時間が経過すると、それ以上の電位の上昇は見られなくなる。したがって、従来技術で説明したセンスアンプの起動タイミングを速めることによるスクリーニングは、本実施形態では実現困難である。

ＦｅＲＡＭのメモリセルの特性マージン不足として、例えば強誘電体の焼結不足による分極低下等が考えられるが、その場合、特にＨ側の出力が低下する。図１４におけるタイミングチャートを用いて、そのようなＨ側の出力低下を持つ異常セルのスクリーニングに関する評価方法について説明する。

タイミングＴｃでＣＰ信号が活性化された後、タイミングＴｐにおいてＳＡＰＴ信号及びＳＡＰＢ信号を起動する。この時、補ビット線ＸＢＬに接続されたキャパシタの特性劣化を検出するために、ＳＡＰＴ信号にはＬを印加するが、ＳＡＰＢ信号にはＬよりも高い電位を印加する。これにより、補ビット線ＸＢＬ側のセンスアンプの増幅用ＰＭＯＳＦＥＴ１２０７の増幅能力が、制御用ＰＭＯＳＦＥＴ１２１１を介してビット線ＢＬ側に対して相対的に低減される。正常セルは、補ビット線ＸＢＬ側のセンスアンプの増幅能力の低下に対してもメモリセルのマージンがあることから、ＳＡＮＴ信号及びＳＡＮＢ信号が起動されるタイミングＴｎの時点においても、補ビット線ＸＢＬとビット線ＢＬとの電位の大小関係が逆転しないため、正常な読み出しが可能となる。一方、異常セルは、このセンスアンプの増幅能力のアンバランスによって、タイミングＴｎの時点において、ビット線ＢＬとビット線ＸＢＬとの電位の大小関係が逆転している。このため、結果的に逆のデータが読み出されるので、検査において異常セルのみを検出することができる。

特に本実施形態において、不良を検出するためにＳＡＰＢ信号に印加する電圧は、スクリーニングを要する、メモリセルから出力されるＨ側とＬ側の電位差に応じて設定されることが必要である。ＦｅＲＡＭは受動素子であるから、メモリセルからデータが一度出力されてしまった後は、ビット線の電位はそれぞれ保持される。ＳＡＮＴ信号とＳＡＮＢ信号とを活性化するタイミングまでの間に、ＳＡＰＴ信号にＬが印加されて、ＳＡＰＢ信号によって能力を抑えられた増幅用ＰＭＯＳＦＥＴによる補ビット線ＸＢＬのＶＤＤ側への増幅に対して、本来の増幅能力で駆動するビット線ＢＬのＶＤＤ側への増幅が上回ることで、検出したい電位差以下の特性をもつメモリセルに対してビット線と捕ビット線との電位の大小関係が逆転するように、ＳＡＰＢ信号に印加する電圧が設定されていることが望ましい。なお、このＳＡＰＢ信号に印加する電圧設定についても、メモリセルの出力電位及びそれに対応して規定のサイクル内で読み出し動作を実現させるために必要なセンスアンプの電流能力と動作タイミングとを考慮して、上記の動作原理に基づいてシミュレーション等によって設定すれば良い。

本実施形態によると、受動型素子の特性マージン不足のメモリセルをスクリーングすることが可能となる、また、他のＧＮＤにプリチャージする構成の半導体記憶装置においても同様にしてスクリーニングすることが可能となる。

なお、本実施形態のセンスアンプを用いた半導体記憶装置においても、上述したスクリーニングではなく通常の検査を実施する場合には、図１５に示すような設定とすればよい。すなわち、ＦｅＲＡＭ又はＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）では、センスアンプの動作方式として、まず、増幅用ＰＭＯＳＦＥＴを動作させた後、増幅用ＮＭＯＳＦＥＴを動作させる方式を用いることは広く知られた手法であり、これに準ずる検査でのタイミングチャートを図１５についても示している。つまり、ＳＡＰＴ信号及びＳＡＰＢ信号をまず同じタイミング、同じ印加電圧で起動した後、ＳＡＮＴ信号及びＳＡＮＢ信号を同じタイミング、同じ印加電圧で起動する。この時、さらに、ＳＡＮＥ信号にＨを印加すると共にＳＡＰＥ信号にＬを印加することにより、制御用ＭＯＳＦＥＴの電流能力はそれぞれイコライズされ、第１の実施形態と同様に、本実施形態においても制御用に付加したＭＯＳＦＥＴの能力バラつきが通常検査に及ぼす影響を低減することができる。

以上説明したように、本発明の差動増幅型センスアンプ回路及びその駆動方法、並びに半導体記憶装置及びその評価手法は、通常動作ではスクリーニングできない、欠陥起因等による特性マージン不足による信頼性不良を初期検査でスクリーニングすることができるものであり、特に、ＳＲＡＭ素子又は受動型素子からなる半導体記憶装置の評価において有用である。

ＢＬ ビット線
ＸＢＬ 補ビット線
ＳＡＰ ＶＤＤ側センスアンプ制御信号
ＳＡＮ ＧＮＤ側センスアンプ制御信号
ＳＡＰＴ ＢＬ側のＶＤＤ側センスアンプ制御信号
ＳＡＰＢ ＸＢＬ側のＶＤＤ側センスアンプ制御信号
ＳＡＮＴ ＢＬ側のＧＮＤ側センスアンプ制御信号
ＳＡＮＢ ＸＢＬ側のＧＮＤ側センスアンプ制御信号
ＳＡＮＥ ＧＮＤ側の増幅用トランジスタのイコライズ信号
ＳＡＰＥ ＶＤＤ側の増幅用トランジスタのイコライズ信号
ＷＬ ワード線起動信号
ＰＲＣＥ プリチャージ起動信号
ＣＰ ＦｅＲＡＭ読み出し用電極起動信号
１０１ ＢＬ側のＶＤＤへの増幅用ＰＭＯＳＦＥＴ
１０２ ＢＬ側のＧＮＤへの増幅用ＮＭＯＳＦＥＴ
１０３ ＸＢＬ側のＶＤＤへの増幅用ＰＭＯＳＦＥＴ
１０４ ＸＢＬ側のＧＮＤへの増幅用ＮＭＯＳＦＥＴ
１０５ ＶＤＤ側センスアンプ制御用ＰＭＯＳＦＥＴ
１０６ ＧＮＤ側センスアンプ制御用ＮＭＯＳＦＥＴ
２０１ ＢＬ側のＶＤＤへの増幅用ＰＭＯＳＦＥＴ
２０２ ＢＬ側のＧＮＤへの増幅用ＮＭＯＳＦＥＴ
２０３ ＸＢＬ側のＶＤＤへの増幅用ＰＭＯＳＦＥＴ
２０４ ＸＢＬ側のＧＮＤへの増幅用ＮＭＯＳＦＥＴ
２０５ ＢＬ側のＶＤＤ側センスアンプ制御用ＰＭＯＳＦＥＴ
２０６ ＢＬ側のＧＮＤ側センスアンプ制御用ＮＭＯＳＦＥＴ
２０７ ＸＢＬ側のＶＤＤ側センスアンプ制御用ＰＭＯＳＦＥＴ
２０８ ＸＢＬ側のＧＮＤ側センスアンプ制御用ＮＭＯＳＦＥＴ
３０１ ＢＬ側のＶＤＤへの増幅用ＰＭＯＳＦＥＴ
３０２ ＢＬ側のＧＮＤへの増幅用ＮＭＯＳＦＥＴ
３０３ ＸＢＬ側のＶＤＤへの増幅用ＰＭＯＳＦＥＴ
３０４ ＸＢＬ側のＧＮＤへの増幅用ＮＭＯＳＦＥＴ
３０５ ＢＬ側のＶＤＤ側センスアンプ制御用ＰＭＯＳＦＥＴ
３０６ ＢＬ側のＧＮＤ側センスアンプ制御用ＮＭＯＳＦＥＴ
３０７ ＸＢＬ側のＶＤＤ側センスアンプ制御用ＰＭＯＳＦＥＴ
３０８ ＸＢＬ側のＧＮＤ側センスアンプ制御用ＮＭＯＳＦＥＴ
３０９ ＶＤＤ側の増幅用トランジスタのイコライズ用ＰＭＯＳＦＥＴ
３１０ ＧＮＤ側の増幅用トランジスタのイコライズ用ＮＭＯＳＦＥＴ
４０１ ＳＲＡＭメモリセルのＢＬ側ロードＰＭＯＳＦＥＴ
４０２ ＳＲＡＭメモリセルのＸＢＬ側ロードＰＭＯＳＦＥＴ
４０３ ＳＲＡＭメモリセルのＢＬ側ドライブＮＭＯＳＦＥＴ
４０４ ＳＲＡＭメモリセルのＸＢＬ側ドライブＮＭＯＳＦＥＴ
４０５ ＳＲＡＭメモリセルのＢＬ側アクセスＮＭＯＳＦＥＴ
４０６ ＳＲＡＭメモリセルのＸＢＬ側アクセスＰＭＯＳＦＥＴ
４０７ 不良リーク源を等価的にあらわす抵抗素子
４０８ ＢＬ側のＶＤＤへの増幅用ＰＭＯＳＦＥＴ
４０９ ＢＬ側のＧＮＤへの増幅用ＮＭＯＳＦＥＴ
４１０ ＸＢＬ側のＶＤＤへの増幅用ＰＭＯＳＦＥＴ
４１１ ＸＢＬ側のＧＮＤへの増幅用ＮＭＯＳＦＥＴ
４１２ ＢＬ側のＶＤＤ側センスアンプ制御用ＰＭＯＳＦＥＴ
４１３ ＢＬ側のＧＮＤ側センスアンプ制御用ＮＭＯＳＦＥＴ
４１４ ＸＢＬ側のＶＤＤ側センスアンプ制御用ＰＭＯＳＦＥＴ
４１５ ＸＢＬ側のＧＮＤ側センスアンプ制御用ＮＭＯＳＦＥＴ
４１６ ＶＤＤ側の増幅用トランジスタのイコライズ用ＰＭＯＳＦＥＴ
４１７ ＧＮＤ側の増幅用トランジスタのイコライズ用ＮＭＯＳＦＥＴ
１２０１ ＦｅＲＡＭメモリセルのＢＬ側アクセスＮＭＯＳＦＥＴ
１２０２ ＦｅＲＡＭメモリセルのＸＢＬ側アクセスＮＭＯＳＦＥＴ
１２０３ ＦｅＲＡＭメモリセルのＢＬ側強誘電体キャパシタ
１２０４ ＦｅＲＡＭメモリセルのＢＬ側強誘電体キャパシタ
１２０５ ＢＬ側のＶＤＤへの増幅用ＰＭＯＳＦＥＴ
１２０６ ＢＬ側のＧＮＤへの増幅用ＮＭＯＳＦＥＴ
１２０７ ＸＢＬ側のＶＤＤへの増幅用ＰＭＯＳＦＥＴ
１２０８ ＸＢＬ側のＧＮＤへの増幅用ＮＭＯＳＦＥＴ
１２０９ ＢＬ側のＶＤＤ側センスアンプ制御用ＰＭＯＳＦＥＴ
１２１０ ＢＬ側のＧＮＤ側センスアンプ制御用ＮＭＯＳＦＥＴ
１２１１ ＸＢＬ側のＶＤＤ側センスアンプ制御用ＰＭＯＳＦＥＴ
１２１２ ＸＢＬ側のＧＮＤ側センスアンプ制御用ＮＭＯＳＦＥＴ
１２１３ ＶＤＤ側の増幅用トランジスタのイコライズ用ＰＭＯＳＦＥＴ
１２１４ ＧＮＤ側の増幅用トランジスタのイコライズ用ＮＭＯＳＦＥＴ
１６０１ ＳＲＡＭメモリセルのＢＬ側ロードＰＭＯＳＦＥＴ
１６０２ ＳＲＡＭメモリセルのＸＢＬ側ロードＰＭＯＳＦＥＴ
１６０３ ＳＲＡＭメモリセルのＢＬ側ドライブＮＭＯＳＦＥＴ
１６０４ ＳＲＡＭメモリセルのＸＢＬ側ドライブＮＭＯＳＦＥＴ
１６０５ ＳＲＡＭメモリセルのＢＬ側アクセスＮＭＯＳＦＥＴ
１６０６ ＳＲＡＭメモリセルのＸＢＬ側アクセスＰＭＯＳＦＥＴ
１８０１ ＳＲＡＭメモリセルのＢＬ側ロードＰＭＯＳＦＥＴ
１８０２ ＳＲＡＭメモリセルのＸＢＬ側ロードＰＭＯＳＦＥＴ
１８０３ ＳＲＡＭメモリセルのＢＬ側ドライブＮＭＯＳＦＥＴ
１８０４ ＳＲＡＭメモリセルのＸＢＬ側ドライブＮＭＯＳＦＥＴ
１８０５ ＳＲＡＭメモリセルのＢＬ側アクセスＮＭＯＳＦＥＴ
１８０６ ＳＲＡＭメモリセルのＸＢＬ側アクセスＰＭＯＳＦＥＴ
１８０７ 不良リーク源を等価的にあらわす抵抗素子
ＢＬ１、ＢＬ２、ＢＬｎ アレイ構成におけるビット線
ＸＢＬ１、ＸＢＬ２、ＸＢＬｎ アレイ構成における補ビット線
ＣＫＴ１、ＣＫＴ２、ＣＫＴｎ アレイ構成における従来検査回路

Claims (16)

1. 互いに直列に接続された第１のＰＭＯＳＦＥＴ及び第１のＮＭＯＳＦＥＴと、互いに直列に接続された第２のＰＭＯＳＦＥＴ及び第２のＮＭＯＳＦＥＴとが、相補的に接続された差動増幅型センスアンプ回路であって、
   前記第１のＰＭＯＳＦＥＴが、第１の制御用ＰＭＯＳＦＥＴを介して電源電圧に接続されており、
   前記第２のＰＭＯＳＦＥＴが、前記第１の制御用ＰＭＯＳＦＥＴとは異なる第２の制御用ＰＭＯＳＦＥＴを介して前記電源電圧に接続されており、
   前記第１のＮＭＯＳＦＥＴが、第１の制御用ＮＭＯＳＦＥＴを介して接地電圧に接続されており、
   前記第２のＮＭＯＳＦＥＴが、前記第１の制御用ＮＭＯＳＦＥＴとは異なる第２の制御用ＮＭＯＳＦＥＴを介して接地電圧に接続されている、差動増幅型センスアンプ回路。
2. 請求項１に記載の差動増幅型センスアンプ回路において、
   前記第１のＰＭＯＳＦＥＴのソース側端子と前記第２のＰＭＯＳＦＥＴのソース側端子とが、ゲート制御で導通可能なイコライズ用ＰＭＯＳＦＥＴに接続されており、
   前記第１のＮＭＯＳＦＥＴのソース側端子と前記第２のＮＭＯＳＦＥＴのソース側端子とが、ゲート制御で導通可能なイコライズ用ＮＭＯＳＦＥＴに接続されている、差動増幅型センスアンプ回路。
3. 差動増幅型センスアンプ回路を駆動するための差動増幅型センスアンプ回路の駆動方法であって、
   前記差動増幅型センスアンプ回路は、請求項１に記載の差動増幅型センスアンプ回路であり、
   前記第１の制御用ＮＭＯＳＦＥＴのゲート端子を第１の電圧からなる第１の活性化信号で活性化する工程（ａ）と、
   前記第２の制御用ＮＭＯＳＦＥＴのゲート端子を前記第１の電圧とは大きさの異なる第２の電圧からなる第２の活性化信号で活性化する工程（ｂ）と、
   前記工程（ａ）及び（ｂ）よりも後に、前記第１の制御用ＰＭＯＳＦＥＴのゲート端子及び前記第２の制御用ＰＭＯＳＦＥＴのゲート端子を第３の電圧からなる第３の活性化信号で活性化する工程（ｃ）とを備え、
   前記工程（ａ）〜（ｃ）を実行することにより、前記第１のＮＭＯＳＦＥＴの接地電圧への増幅能力と前記第２のＮＭＯＳＦＥＴの接地電圧への増幅能力とを独立に制御する、差動増幅型センスアンプ回路の駆動方法。
4. 差動増幅型センスアンプ回路を駆動するための差動増幅型センスアンプ回路の駆動方法であって、
   前記差動増幅型センスアンプ回路は、請求項１に記載の差動増幅型センスアンプ回路であり、
   前記第１の制御用ＮＭＯＳＦＥＴのゲート端子を第１の電圧からなる第１の活性化信号で活性化する工程（ａ）と、
   前記工程（ａ）よりも後に、前記第２の制御用ＮＭＯＳＦＥＴのゲート端子を前記第１の電圧からなる第２の活性化信号で活性化する工程（ｂ）と、
   前記工程（ｂ）よりも後に、前記第１の制御用ＰＭＯＳＦＥＴのゲート端子及び前記第２の制御用ＰＭＯＳＦＥＴのゲート端子を第３の電圧からなる第３の活性化信号で活性化する工程（ｃ）とを備え、
   前記工程（ａ）〜（ｃ）を実行することにより、前記第１のＮＭＯＳＦＥＴの接地電圧への増幅能力と前記第２のＮＭＯＳＦＥＴの接地電圧への増幅能力とを独立に制御する、差動増幅型センスアンプ回路の駆動方法。
5. 差動増幅型センスアンプ回路を駆動するための差動増幅型センスアンプ回路の駆動方法であって、
   前記差動増幅型センスアンプ回路は、請求項２に記載の差動増幅型センスアンプ回路であり、
   前記イコライズ用ＮＭＯＳＦＥＴのゲート端子を第１の電圧からなる第１の活性化信号で不活性化する工程（ａ）と、
   前記イコライズ用ＰＭＯＳＦＥＴのゲート端子を第２の電圧からなる第２の活性化信号で活性化する工程（ｂ）と、
   前記工程（ａ）及び（ｂ）よりも後に、前記第１の制御用ＮＭＯＳＦＥＴのゲート端子を第３の電圧からなる第３の活性化信号で活性化する工程（ｃ）と、
   前記工程（ａ）及び（ｂ）よりも後に、前記第２の制御用ＮＭＯＳＦＥＴのゲート端子を前記第３の電圧とは大きさの異なる第４の電圧からなる第４の活性化信号で活性化する工程（ｄ）と、
   前記工程（ｃ）及び（ｄ）よりも後に、前記第１の制御用ＰＭＯＳＦＥＴのゲート端子及び前記第２の制御用ＰＭＯＳＦＥＴのゲート端子を第５の電圧からなる第５の活性化信号で活性化する工程（ｅ）とを備え、
   前記工程（ａ）〜（ｅ）を実行することにより、前記第１のＮＭＯＳＦＥＴの接地電圧への増幅能力と前記第２のＮＭＯＳＦＥＴの接地電圧への増幅能力とを独立に制御する一方で、前記第１のＰＭＯＳＦＥＴの電源電圧への増幅能力と前記第２のＰＭＯＳＦＥＴの電源電圧への増幅能力とをイコライズする、差動増幅型センスアンプ回路の駆動方法。
6. 差動増幅型センスアンプ回路を駆動するための差動増幅型センスアンプ回路の駆動方法であって、
   前記差動増幅型センスアンプ回路は、請求項２に記載の差動増幅型センスアンプ回路であり、
   前記イコライズ用ＮＭＯＳＦＥＴのゲート端子を第１の電圧からなる第１の活性化信号で不活性化する工程（ａ）と、
   前記イコライズ用ＰＭＯＳＦＥＴのゲート端子を第２の電圧からなる第２の活性化信号で活性化する工程（ｂ）と、
   前記工程（ａ）及び（ｂ）よりも後に、前記第１の制御用ＮＭＯＳＦＥＴのゲート端子を第３の電圧からなる第３の活性化信号で活性化する工程（ｃ）と、
   前記工程（ａ）及び（ｂ）よりも後に、前記第２の制御用ＮＭＯＳＦＥＴのゲート端子を前記第３の電圧からなる第４の活性化信号で活性化する工程（ｄ）と、
   前記工程（ｃ）及び（ｄ）よりも後に、前記第１の制御用ＰＭＯＳＦＥＴのゲート端子及び前記第２の制御用ＰＭＯＳＦＥＴのゲート端子を第４の電圧からなる第５の活性化信号で活性化する工程（ｅ）とを備え、
   前記工程（ａ）〜（ｅ）を実行することにより、前記第１のＮＭＯＳＦＥＴの接地電圧への増幅能力と前記第２のＮＭＯＳＦＥＴの接地電圧への増幅能力とを独立に制御する一方で、前記第１のＰＭＯＳＦＥＴの電源電圧への増幅能力と前記第２のＰＭＯＳＦＥＴの電源電圧への増幅能力とをイコライズする、差動増幅型センスアンプ回路の駆動方法。
7. 差動増幅型センスアンプ回路を備えたＳＲＡＭを搭載した半導体記憶装置であって、
   前記差動増幅型センスアンプ回路は、請求項１に記載の差動増幅型センスアンプ回路であり、
   前記第１のＰＭＯＳＦＥＴと前記第１のＮＭＯＳＦＥＴとの接続点である第１の入力端子が、前記ＳＲＡＭのビット線対の一方に接続されており、
   前記第２のＰＭＯＳＦＥＴと前記第２のＮＭＯＳＦＥＴとの接続点である第２の入力端子が、前記ＳＲＡＭのビット線対の他方に接続されている、半導体記憶装置。
8. 差動増幅型センスアンプ回路を備えたＳＲＡＭを搭載した半導体記憶装置であって、
   前記差動増幅型センスアンプ回路は、請求項２に記載の差動増幅型センスアンプ回路であり、
   前記第１のＰＭＯＳＦＥＴと前記第１のＮＭＯＳＦＥＴとの接続点である第１の入力端子が、前記ＳＲＡＭのビット線対の一方に接続されており、
   前記第２のＰＭＯＳＦＥＴと前記第２のＮＭＯＳＦＥＴとの接続点である第２の入力端子が、前記ＳＲＡＭのビット線対の他方に接続されている、半導体記憶装置。
9. 半導体記憶装置を評価する半導体記憶装置の評価方法であって、
   前記半導体記憶装置は、請求項７に記載の半導体記憶装置であり、
   前記ビット線対の両方を電源電圧にプリチャージし、前記ＳＲＡＭの選択されたメモリセルに記憶されたデータを前記ビット線対の各々に読み出す工程（ａ）と、
   前記工程（ａ）よりも後に、前記第１の制御用ＮＭＯＳＦＥＴのゲート端子を電源電圧からなる第１の活性化信号で活性化する工程（ｂ）と、
   前記工程（ａ）よりも後に、前記第２の制御用ＮＭＯＳＦＥＴのゲート端子を前記電源電圧よりも小さい電圧からなる第２の活性化信号で活性化する工程（ｃ）と、
   前記工程（ｂ）及び（ｃ）よりも後に、前記第１の制御用ＰＭＯＳＦＥＴのゲート端子及び前記第２の制御用ＰＭＯＳＦＥＴのゲート端子を第１の電圧からなる第３の活性化信号で活性化する工程（ｄ）とを備え、
   前記工程（ｂ）〜（ｄ）を実行して、前記第１のＮＭＯＳＦＥＴの接地電圧への増幅能力と前記第２のＮＭＯＳＦＥＴの接地電圧への増幅能力とを独立に制御することにより、前記メモリセルに記憶されたデータの読み出し特性マージンを評価する、半導体記憶装置の評価方法。
10. 半導体記憶装置を評価する半導体記憶装置の評価方法であって、
    前記半導体記憶装置は、請求項８に記載の半導体記憶装置であり、
    前記ビット線対の両方を電源電圧にプリチャージし、前記ＳＲＡＭの選択されたメモリセルに記憶されたデータを前記ビット線対の各々に読み出す工程（ａ）と、
    前記工程（ａ）よりも後に、前記イコライズ用ＮＭＯＳＦＥＴのゲート端子を第１の電圧からなる第１の活性化信号で不活性化する工程（ｂ）と、
    前記工程（ａ）よりも後に、前記イコライズ用ＰＭＯＳＦＥＴのゲート端子を第２の電圧からなる第２の活性化信号で活性化する工程（ｃ）と、
    前記工程（ｂ）及び（ｃ）よりも後に、前記第１の制御用ＮＭＯＳＦＥＴのゲート端子を電源電圧からなる第３の活性化信号で活性化する工程（ｄ）と、
    前記工程（ｂ）及び（ｃ）よりも後に、前記第２の制御用ＮＭＯＳＦＥＴのゲート端子を前記電源電圧よりも小さい電圧からなる第４の活性化信号で活性化する工程（ｅ）と、
    前記工程（ｄ）及び（ｅ）よりも後に、前記第１の制御用ＰＭＯＳＦＥＴのゲート端子及び前記第２の制御用ＰＭＯＳＦＥＴのゲート端子を第３の電圧からなる第５の活性化信号で活性化する工程（ｆ）とを備え、
    前記工程（ａ）〜（ｆ）を実行して、前記第１のＮＭＯＳＦＥＴの接地電圧への増幅能力と前記第２のＮＭＯＳＦＥＴの接地電圧への増幅能力とを独立に制御する一方で、前記第１のＰＭＯＳＦＥＴの電源電圧への増幅能力と前記第２のＰＭＯＳＦＥＴの電源電圧への増幅能力とをイコライズすることにより、前記メモリセルに記憶されたデータの読み出し特性マージンを評価する、半導体記憶装置の評価方法。
11. 半導体記憶装置を評価する半導体記憶装置の評価方法であって、
    前記半導体記憶装置は、請求項８に記載の半導体記憶装置であり、
    前記ビット線対の両方を電源電圧にプリチャージし、前記ＳＲＡＭの選択されたメモリセルに記憶されたデータを前記ビット線対の各々に読み出す工程（ａ）と、
    前記工程（ａ）よりも後に、前記イコライズ用ＮＭＯＳＦＥＴのゲート端子を第１の電圧からなる第１の活性化信号で活性化する工程（ｂ）と、
    前記工程（ａ）よりも後に、前記イコライズ用ＰＭＯＳＦＥＴのゲート端子を第２の電圧からなる第２の活性化信号で活性化する工程（ｃ）と、
    前記工程（ｂ）及び（ｃ）よりも後に、前記第１の制御用ＮＭＯＳＦＥＴ及び前記第２の制御用ＮＭＯＳＦＥＴのゲート端子を電源電圧からなる第３の活性化信号で活性化する工程（ｄ）と、
    前記工程（ｄ）よりも後に、前記第１の制御用ＰＭＯＳＦＥＴのゲート端子及び前記第２の制御用ＰＭＯＳＦＥＴのゲート端子を第３の電圧からなる第４の活性化信号で活性化する工程（ｅ）とを備え、
    前記工程（ａ）〜（ｅ）を実行して、前記第１のＮＭＯＳＦＥＴの接地電圧への増幅能力と前記第２のＮＭＯＳＦＥＴの接地電圧への増幅能力とをイコライズすると共に、前記第１のＰＭＯＳＦＥＴの電源電圧への増幅能力と前記第２のＰＭＯＳＦＥＴの電源電圧への増幅能力とをイコライズすることにより、前記メモリセルに記憶されたデータの読み出し特性マージンを評価する、半導体記憶装置の評価方法。
12. 差動増幅型センスアンプ回路を備えたＦｅＲＡＭを搭載した半導体記憶装置であって、
    前記差動増幅型センスアンプ回路は、請求項１に記載の差動増幅型センスアンプ回路であり、
    前記第１のＰＭＯＳＦＥＴと前記第１のＮＭＯＳＦＥＴとの接続点である第１の入力端子が前記ＦｅＲＡＭのビット線対の一方に接続されており、
    前記第２のＰＭＯＳＦＥＴと前記第２のＮＭＯＳＦＥＴとの接続点である第２の入力端子が前記ＦｅＲＡＭのビット線対の他方に接続されている、半導体記憶装置。
13. 差動増幅型センスアンプ回路を備えたＦｅＲＡＭを搭載した半導体記憶装置であって、
    前記差動増幅型センスアンプ回路は、請求項２に記載の差動増幅型センスアンプ回路であり、
    前記第１のＰＭＯＳＦＥＴと前記第１のＮＭＯＳＦＥＴとの接続点である第１の入力端子が前記ＦｅＲＡＭのビット線対の一方に接続され、
    前記第２のＰＭＯＳＦＥＴと前記第２のＮＭＯＳＦＥＴとの接続点である第２の入力端子が前記ＦｅＲＡＭのビット線対の他方に接続されている、半導体記憶装置。
14. 半導体記憶装置を評価する半導体記憶装置の評価方法であって、
    前記半導体記憶装置は、請求項１２に記載の半導体記憶装置であり、
    前記ビット線対の両方を接地電圧にプリチャージし、前記ＦｅＲＡＭの選択されたメモリセルに記憶されたデータを前記ビット線対の各々に読み出す工程（ａ）と、
    前記工程（ａ）よりも後に、前記第１の制御用ＰＭＯＳＦＥＴのゲート端子を接地電圧からなる第１の活性化信号で活性化する工程（ｂ）と、
    前記工程（ａ）よりも後に、前記第２の制御用ＰＭＯＳＦＥＴのゲート端子を前記接地電圧よりも大きい電圧からなる第２の活性化信号で活性化する工程（ｃ）と、
    前記工程（ｂ）及び（ｃ）よりも後に、前記第１の制御用ＮＭＯＳＦＥＴのゲート端子及び前記第２の制御用ＮＭＯＳＦＥＴのゲート端子を第１の電圧からなる第３の活性化信号で活性化する工程（ｄ）とを備え、
    前記工程（ａ）〜（ｄ）を実行して、前記第１のＰＭＯＳＦＥＴの電源電圧への増幅能力と前記第２のＰＭＯＳＦＥＴの電源電圧への増幅能力とを独立に制御することにより、前記メモリセルに記憶されたデータの読み出し特性マージンを評価する、半導体記憶装置の評価方法。
15. 半導体記憶装置を評価する半導体記憶装置の評価方法であって、
    前記半導体記憶装置は、請求項１３に記載の半導体記憶装置であり、
    前記ビット線対の両方を接地電圧にプリチャージし、前記ＦｅＲＡＭの選択されたメモリセルに記憶されたデータを前記ビット線対の各々に読み出す工程（ａ）と、
    前記工程（ａ）よりも後に、前記イコライズ用ＮＭＯＳＦＥＴのゲート端子を第１の電圧からなる第１の活性化信号で活性化する工程（ｂ）と、
    前記工程（ａ）よりも後に、前記イコライズ用ＰＭＯＳＦＥＴのゲート端子を第２の電圧からなる第２の活性化信号で不活性化する工程（ｃ）と、
    前記工程（ｂ）及び（ｃ）よりも後に、前記第１の制御用ＰＭＯＳＦＥＴのゲート端子を接地電圧からなる第３の活性化信号で活性化する工程（ｄ）と、
    前記工程（ｂ）及び（ｃ）よりも後に、前記第２の制御用ＰＭＯＳＦＥＴのゲート端子を前記接地電圧よりも大きい電圧からなる第４の活性化信号で活性化する工程（ｅ）と、
    前記工程（ｄ）及び（ｅ）よりも後に、前記第１の制御用ＮＭＯＳＦＥＴのゲート端子及び前記第２の制御用ＮＭＯＳＦＥＴのゲート端子を第３の電圧からなる第５の活性化信号で活性化する工程（ｆ）とを備え、
    前記工程（ａ）〜（ｆ）を実行して、前記第１のＰＭＯＳＦＥＴの電源電圧への増幅能力と前記第２のＰＭＯＳＦＥＴの電源電圧への増幅能力とを独立に制御する一方で、前記第１のＮＭＯＳＦＥＴの接地電圧への増幅能力と前記第２のＮＭＯＳＦＥＴの接地電圧への増幅能力とをイコライズすることにより、前記メモリセルに記憶されたデータの読み出し特性マージンを評価する、半導体記憶装置の評価方法。
16. 半導体記憶装置を評価する半導体記憶装置の評価方法であって、
    前記半導体記憶装置は、請求項１３に記載の半導体記憶装置であり、
    前記ビット線対の両方を接地電圧にプリチャージし、前記ＦｅＲＡＭの選択されたメモリセルに記憶されたデータを前記ビット線対の各々に読み出す工程（ａ）と、
    前記工程（ａ）よりも後に、前記イコライズ用ＮＭＯＳＦＥＴのゲート端子を第１の電圧からなる第１の活性化信号で活性化する工程（ｂ）と、
    前記工程（ａ）よりも後に、前記イコライズ用ＰＭＯＳＦＥＴのゲート端子を第２の電圧からなる第２の活性化信号で活性化する工程（ｃ）と、
    前記工程（ｂ）及び（ｃ）よりも後に、前記第１の制御用ＰＭＯＳＦＥＴ及び前記第２の制御用ＰＭＯＳＦＥＴのゲート端子を接地電圧からなる第３の活性化信号で活性化する工程（ｄ）と、
    前記工程（ｄ）よりも後に、前記第１の制御用ＮＭＯＳＦＥＴのゲート端子及び前記第２の制御用ＮＭＯＳＦＥＴのゲート端子を第３の電圧からなる第４の活性化信号で活性化する工程（ｅ）とを備え、
    前記工程（ａ）〜（ｅ）を実行して、前記第１のＰＭＯＳＦＥＴの電源電圧への増幅能力と前記第２のＰＭＯＳＦＥＴの電源電圧への増幅能力とをイコライズすると共に、前記第１のＮＭＯＳＦＥＴの接地電圧への増幅能力と前記第２のＮＭＯＳＦＥＴの接地電圧への増幅能力とをイコライズすることにより、前記メモリセルに記憶されたデータの読み出し特性マージンを評価する、半導体記憶装置の評価方法。

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