JP2005004811A - 強誘電体メモリ - Google Patents
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Abstract
【課題】メモリセルアレイの端部に配置されたビット線のセンスマージンの減少を防止し、これによりリテンション特性やイールド率を向上する。
【解決手段】メモリセルアレイＭＣＡの端部に配置されたビット線ＢＬ０の外側に、メモリセルアレイＭＣＡ内のビット線間のピッチと同一のピッチを空けて、ダミービット線ＤｕｍｍｙＢＬ及びＤｕｍｍｙ／ＢＬを配置する。ＤｕｍｍｙＢＬとＤｕｍｍｙ／ＢＬとは、メモリセルアレイＭＣＡ内のビット線と同等の配線幅を有する。このＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬに、それぞれメモリセルブロックＭＣＢを接続する。そしてダミービット線ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬにセンスアンプ回路ＳＡを接続し、データ線ＤＱを接続しないようにしている。
【選択図】 図４
【解決手段】メモリセルアレイＭＣＡの端部に配置されたビット線ＢＬ０の外側に、メモリセルアレイＭＣＡ内のビット線間のピッチと同一のピッチを空けて、ダミービット線ＤｕｍｍｙＢＬ及びＤｕｍｍｙ／ＢＬを配置する。ＤｕｍｍｙＢＬとＤｕｍｍｙ／ＢＬとは、メモリセルアレイＭＣＡ内のビット線と同等の配線幅を有する。このＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬに、それぞれメモリセルブロックＭＣＢを接続する。そしてダミービット線ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬにセンスアンプ回路ＳＡを接続し、データ線ＤＱを接続しないようにしている。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを用いてデータを不揮発に記憶する強誘電体メモリに関する。
【０００２】
【従来の技術】
強誘電体メモリは、強誘電体キャパシタの残留分極の大きさによって二値データを不揮発に記憶する。従来の強誘電体メモリのメモリセルは、例えばＤＲＡＭと同様に強誘電体キャパシタとトランジスタを直列接続して構成される。しかしＤＲＡＭと異なり、強誘電体メモリでは残留分極量でデータを保持するため、信号電荷をビット線に読み出すには、プレート線を駆動することが必要になる。このため、従来型の強誘電体メモリでは、プレート線駆動回路が大きな面積を必要とする。
【０００３】
これに対して、プレート線駆動回路の面積を小さくできる強誘電体メモリのセルアレイ方式が高島等によって提案されている（非特許文献１）。これは、セルトランジスタのソース、ドレインに強誘電体キャパシタの両端をそれぞれ接続してメモリセルを構成し、このメモリセルを複数個直列に接続してメモリセルブロックを構成するものである。このＴＣ並列ユニット直列接続型強誘電体メモリでは、例えば８個のメモリセルでプレート線駆動回路を共有できるため、メモリセルアレイを高集積化することができる。
【０００４】
このように構成されたＴＣ並列ユニット直列接続型強誘電体メモリにおいて、メモリセルアレイの外側にダミービット線を配置し、このダミービット線を例えば接地電位に固定することでシールド線として機能させ、メモリセルアレイ外部からのノイズ等を防ぐことが実用化されている。
【０００５】
また、メモリセルアレイの外部にダミービット線を配置し、メモリセルアレイの端部のビット線の容量カップリングを補償する強誘電体メモリが提案されている（特許文献１）。
【０００６】
【非特許文献１】
Ｄ．Ｔａｋａｓｈｉｍａ ｅｔ ａｌ．，”Ｈｉｇｈ−ｄｅｎｓｉｔｙ ｃｈａｉｎ ｆｅｒｏｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ ｍｅｍｏｒｙ （ＣＦＲＡＭ）” ｉｎ Ｐｒｏｃ． ＶＳＬＩ Ｓｙｍｐ．，Ｊｕｎｅ １９９７，ｐｐ．８３−８４
【０００７】
【特許文献１】
特開平１０−２０００６１号公報
【０００８】
【発明が解決しようとする課題】
ところで、メモリセルアレイに配置されたビット線に読み出されるデータを検出する際、配線間の寄生容量によって発生するノイズ（以後、カップリングノイズという）の影響が知られている。あるビット線の両側に同一ピッチで配置された２本のビット線が存在する場合には、一方のビット線から受けるカップリングノイズをδとすると、もう一方のビット線から受けるカップリングノイズδと合わせて２δのカップリングノイズが発生する。
【０００９】
しかし、メモリセルアレイの端部に配置されたビット線の場合、接地電位に固定されたダミービット線からカップリングノイズを受けない。よって、メモリセルアレイの端部に配置されたビット線は、片方のビット線からのカップリングノイズδしか受けないことになる。例えば２トランジスタ２キャパシタ（２Ｔ２Ｃ）方式でデータを検出する場合、メモリセルアレイの端部に配置されたビット線に‘１’、隣接するビット線に‘０’が読み出されると、読み出し電位の差がδ減少し、これによりセンスマージンがδ減少することになる。
【００１０】
このように、メモリセルアレイの端部でのビット線間のカップリングノイズのアンバランスによって、センスマージンが減少し、リテンション特性の劣化やイールド率の低下を招くという問題がある。
【００１１】
本発明は、上記のような事情に鑑みてなされたもので、メモリセルアレイの端部に配置されたビット線のセンスマージンの減少を防止し、これによりリテンション特性やイールド率を向上することが可能な強誘電体メモリを提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために本発明に係る強誘電体メモリは、ビット線にセルトランジスタのソース又はドレイン領域が電気的に接続され、ワード線に前記セルトランジスタのゲートが電気的に接続され、前記セルトランジスタのドレイン又はソース領域に強誘電体キャパシタの一方の電極が電気的に接続され、前記強誘電体キャパシタの他方の電極にプレート線が電気的に接続されてメモリセルが構成され、前記メモリセルがマトリックス状に配置されてなるメモリセルアレイと、前記メモリセルアレイの端部に配置されたビット線の外側に、前記メモリセルアレイの端部に配置されたビット線から前記メモリセルアレイ内のビット線間のピッチと同一の間隔を空けて配置され、前記ビット線と同等の配線幅を有する第１のダミービット線と、前記第１のダミービット線に電気的に接続され、前記メモリセルと同じ構造を有する第１のダミーメモリセルとを具備することを特徴とする。
【００１３】
また本発明に係る強誘電体メモリは、ビット線にセルトランジスタのソース又はドレイン領域が電気的に接続され、ワード線に前記セルトランジスタのゲートが電気的に接続され、前記セルトランジスタのドレイン又はソース領域に強誘電体キャパシタの一方の電極が電気的に接続され、前記強誘電体キャパシタの他方の電極にプレート線が電気的に接続されてメモリセルが構成され、前記メモリセルがマトリックス状に配置されてなる第１のメモリセルアレイと、前記第１のメモリセルアレイに隣接して配置され、前記第１のメモリセルアレイに接続されたビット線を共用して前記第１のメモリセルアレイに隣接して配置され、前記第１のメモリセルアレイ同じ構造を有する第２のメモリセルアレイとを備える。さらに、前記第１のメモリセルアレイの端部に配置されたビット線の外側に、前記第１のメモリセルアレイの端部に配置されたビット線から前記第１のメモリセルアレイ内のビット線間のピッチと同一の間隔を空けて配置され、前記ビット線と同等の配線幅を有する第１のダミービット線と、前記第１のダミービット線に電気的に接続され、前記メモリセルと同じ構造を有する第１のダミーメモリセルと前記第２のメモリセルアレイの端部に配置されたビット線の外側に、前記第２のメモリセルアレイの端部に配置されたビット線から前記第２のメモリセルアレイ内のビット線間のピッチと同一の間隔を空けて配置され、前記ビット線と同等の配線幅を有する第２のダミービット線と、前記第２のダミービット線に電気的に接続され、前記メモリセルと同じ構造を有する第２のダミーメモリセルとを具備することを特徴とする。
【００１４】
また本発明に係る強誘電体メモリは、ビット線にセルトランジスタのソース又はドレイン領域が電気的に接続され、ワード線に前記セルトランジスタのゲートが電気的に接続され、前記セルトランジスタのドレイン又はソース領域に強誘電体キャパシタの一方の電極が電気的に接続され、前記強誘電体キャパシタの他方の電極にプレート線が電気的に接続されてメモリセルが構成され、前記メモリセルがマトリックス状に配置されてなるメモリセルアレイと、前記メモリセルアレイの端部に配置されたビット線より外側に配置されたダミービット線と、一方の電極が前記ダミービット線に電気的に接続されたキャパシタと、出力側が前記キャパシタの他方の電極に電気的に接続され、入力側が前記プレート線に電気的に接続され、前記プレート線の駆動を検知するダミービット線駆動回路とを具備することを特徴とする。
【００１５】
【発明の実施の形態】
以下、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１６】
（第１の実施形態）
図１は、本発明の第１の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリを構成するメモリセルブロックＭＣＢを示す回路図である。
【００１７】
メモリセルＭＣは、強誘電体キャパシタＣとセルトランジスタＴの並列接続により構成される。このメモリセルＭＣが例えば８個直列接続されて、メモリセルブロックＭＣＢが構成される。図１では、一対のビット線ＢＬ，／ＢＬに電気的に接続される二つのメモリセルブロックＭＣＢ０，ＭＣＢ１を示している。なお、ここでいう接続とは、電気的に接続されていることをいうものとする。
【００１８】
メモリセルブロックＭＣＢ０，ＭＣＢ１の各一端は、ブロック選択トランジスタＢＳＴ０，ＢＳＴ１を介してビット線ＢＬ，／ＢＬに接続される。メモリセルブロックＭＣＢ０，ＭＣＢ１の各他端は、プレート線ＰＬ，／ＰＬに接続される。各メモリセルブロックＭＣＢのセルトランジスタＴのゲートは、ワード線ＷＬ０〜ＷＬ７に接続される。ブロック選択トランジスタＢＳＴ０，ＢＳＴ１のゲートは、ブロック選択信号線ＢＳＬ０，ＢＳＬ１に接続される。
【００１９】
強誘電体メモリのデータ保持方式として、２つのセルトランジスタと２つの強誘電体キャパシタとを用いて１ビットのデータを保持する２Ｔ２Ｃ方式と、１つのセルトランジスタと１つの強誘電体キャパシタとを用いて１ビットのデータを保持する１Ｔ１Ｃ方式の２つの方式がある。図１に示したＴＣ並列ユニット直列接続型強誘電体メモリは、２Ｔ２Ｃ方式と１Ｔ１Ｃ方式の共用が可能な構成である。
【００２０】
１Ｔ１Ｃ方式において、リファレンス電圧を生成するリファレンス電圧生成回路ＲＶＧは、ダミーワードトランジスタＤＷＴ１，ＤＷＴ２とリファレンスキャパシタＲＣとにより生成される。リファレンスキャパシタＲＣの一方の電極は、ダミープレート線ＤＰＬに接続される。リファレンスキャパシタＲＣの他方の電極は、ダミーワードトランジスタＤＷＴ１とＤＷＴ２のソース／ドレインに接続される。ダミーワードトランジスタＤＷＴ１のドレイン／ソースは、ビット線／ＢＬに接続される。ダミーワードトランジスタＤＷＴ２のドレイン／ソースは、ビット線ＢＬに接続される。ダミーワードトランジスタＤＷＴ１のゲートは、ダミーワード線ＤＷＬ１に接続される。ダミーワードトランジスタＤＷＴ２のゲートは、ダミーワード線ＤＷＬ２に接続される。
【００２１】
ビット線ＢＬ，／ＢＬには、読み出しデータを検知増幅するセンスアンプ回路ＳＡが接続される。
【００２２】
図２は、このように構成されたメモリセルブロックＭＣＢの２Ｔ２Ｃ方式における動作タイミング図である。メモリセルＭＣは、強誘電体キャパシタＣの残留分極が正の状態をデータ“１”、残留分極が負の状態をデータ“０”として記憶するものとする。スタンバイ時、全てのワード線ＷＬは“Ｈ”、ブロック選択信号線ＢＳＬ０，ＢＳＬ１は“Ｌ”、ビット線ＢＬ，／ＢＬ及びプレート線ＰＬ，／ＰＬはＶＳＳ（接地電位）に保たれる。このとき、強誘電体キャパシタＣはオン状態のセルトランジスタにより端子間が短絡されており、データを安定に保持する。
【００２３】
アクティブ時、例えばワード線ＷＬ２によりビット線ＢＬ側のメモリセルＭＣを選択する場合には、ビット線ＢＬをフローティングとし、ワード線ＷＬ２を“Ｌ”にした後、ブロック選択信号線ＢＳＬ０を“Ｈ”とし、プレート線ＰＬをＶＳＳ（接地電位）からＶＡＡ（正電位）に上げる。これにより、選択されたメモリセルＭＣの強誘電体キャパシタＣに電圧が印加され、データ“０”，“１”に応じて信号電圧がビット線ＢＬに読み出される。なお、ワード線ＷＬ２によって選択されたビット線／ＢＬ側のメモリセルＭＣには、ビット線ＢＬ側のメモリセルＭＣと相補的なデータが記憶されており、ブロック選択信号線ＢＳＬ１を“Ｈ”にすることにより同様にデータ“０”，“１”に応じて信号電圧がビット線／ＢＬに読み出される。
【００２４】
ビット線ＢＬおよびビット線／ＢＬに読み出された信号電圧は、センスアンプ回路ＳＡを活性化することにより、比較増幅されてデータ“０”，“１”が検出される。その後、センスアンプ回路ＳＡを非活性にすることにより、読み出されたデータは、再書き込みされる。
【００２５】
この読み出しと再書き込み動作において、“１”データの場合には破壊読み出しとなり、“０”データの場合は非破壊読み出しとなる。即ち、“１”データの場合には、プレート線からの正電圧の印加により、強誘電体キャパシタの残留分極が大きく減少して分極反転を生じる。そして読み出し後、プレート線の電圧を下げると、ビット線が読み出しデータにより高電位となっているために、読み出し時とは逆電圧が強誘電体キャパシタにかかって、再書き込みされる。“０”データの場合には、プレート線電圧による分極反転は生じず、また読み出し後に逆電圧がかかることもなく、元の負の残留分極状態に再書き込みされる。
【００２６】
一方図３は、図１に示したメモリセルブロックＭＣＢの１Ｔ１Ｃ方式における動作タイミング図である。
【００２７】
アクティブ時、例えばワード線ＷＬ２によりビット線ＢＬ側のメモリセルＭＣを選択する場合には、ビット線ＢＬをフローティングとし、ワード線ＷＬ２を“Ｌ”にした後、ブロック選択信号線ＢＳＬ０を“Ｈ”とし、プレート線ＰＬをＶＳＳ（接地電位）からＶＡＡ（正電位）に上げる。また、ダミーワード線ＤＷＬ１を“Ｈ”にし、リファレンス電位をビット線／ＢＬに印加する。
【００２８】
ビット線ＢＬに読み出された信号電圧は、センスアンプ回路ＳＡを活性化することにより、リファレンス電位と比較増幅されてデータ“０”，“１”が検出される。
【００２９】
図４は、本発明の第１の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す概略回路図である。
【００３０】
図１に示したメモリセルブロックＭＣＢ０，ＭＣＢ１を複数個配置することでメモリセルアレイＭＣＡが形成される。
【００３１】
ＢＬ０、／ＢＬ０は、データ選択トランジスタＤＳＴ０，ＤＳＴ１を介してデータ線ＤＱ０，／ＤＱ０に接続される。データ選択トランジスタＤＳＴ０，ＤＳＴ１の各ゲードにはカラムデコーダＣＤ（図示せず）が接続され、カラム選択信号線ＣＳＬ０からカラム選択信号が入力されることで、データ線ＤＱ０，／ＤＱ０からデータが出力される。
【００３２】
メモリセルアレイＭＣＡの外側には、メモリセルアレイＭＣＡの端部に配置されたビット線ＢＬ０から、メモリセルアレイＭＣＡ内のビット線対のピッチと同一の間隔を空けて、ダミービット線ＤｕｍｍｙＢＬとＤｕｍｍｙ／ＢＬとが配置される。また、ダミービット線ＤｕｍｍｙＢＬとＤｕｍｍｙ／ＢＬとは、メモリセルアレイＭＣＡ内のビット線と同等の配線幅を有する。このダミービット線ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬには、それぞれメモリセルブロックＭＣＢが接続され、さらにリファレンス電圧生成回路ＲＶＧとセンスアンプ回路ＳＡが接続される。ここで、ダミービット線ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬには、データ線とカラムゲートとを接続しない。
【００３３】
このように構成されたＴＣ並列ユニット直列接続型強誘電体メモリの２Ｔ２Ｃ方式における動作を説明する。図５は、各ビット線間の寄生容量Ｃｂｂと、この寄生容量Ｃｂｂにより発生するカップリングノイズδとを表す図である。
【００３４】
ワード線ＷＬｎに接続されているメモリセルＭＣに記憶されたデータを読み出すために、プレート線ＰＬ，／ＰＬにＶＡＡ（正電位）を印加する。例えば、ダミービット線ＤｕｍｍｙＢＬ、ビット線ＢＬ０、ＢＬ１にそれぞれデータ‘１’が読み出されるものとする。２Ｔ２Ｃ方式の場合、Ｄｕｍｍｙ／ＢＬ、／ＢＬ０、／ＢＬ１には、それぞれデータ‘０’が読み出される。
【００３５】
プレート線ＰＬ，／ＰＬにＶＡＡ（正電位）を印加し、各ビット線にデータが読み出されると、ビット線間の寄生容量Ｃｂｂにより瞬間的に各ビット線にカップリングノイズδが発生する。ビット線／ＢＬ０は、隣接するビット線ＢＬ０とＢＬ１とから２δのカップリングノイズを受ける。また、ダミービット線ＤｕｍｍｙＢＬ及びＤｕｍｍｙ／ＢＬを設けたため、メモリセルアレイＭＣＡの端部に配置されたビット線ＢＬ０も、隣接するダミービット線Ｄｕｍｍｙ／ＢＬとビット線／ＢＬ０とから２δのカップリングノイズを受けるようになる。
【００３６】
これにより、ビット線対ＢＬ０，／ＢＬ０から読み出されたデータをセンスアンプ回路ＳＡが検出する場合、ビット線ＢＬ０の‘１’データとビット線／ＢＬ０のデータ‘０’との読み出し電位が共に２δ増加する。よって、メモリセルアレイＭＣＡの内部のビット線と同様、カップリングノイズのアンバランスが発生しない。
【００３７】
図６は、１Ｔ１Ｃ方式における各ビット線間の寄生容量Ｃｂｂと、この寄生容量Ｃｂｂにより発生するカップリングノイズδとを表す図である。
【００３８】
例えば、ＤｕｍｍｙＢＬ、ＢＬ０、ＢＬ１にそれぞれデータ‘１’が読み出されるものとする。１Ｔ１Ｃ方式の場合、Ｄｕｍｍｙ／ＢＬ、／ＢＬ０、／ＢＬ１には、それぞれリファレンス電位ＲＶが印加される。プレート線ＰＬ，／ＰＬにＶＡＡ（正電位）を印加すると、ビット線間の寄生容量Ｃｂｂにより瞬間的に各ビット線にカップリングノイズδが発生する。よって、上記２Ｔ２Ｃ方式の場合と同様に、メモリセルアレイＭＣＡの端部に配置されたビット線ＢＬ０には、隣接するダミービット線Ｄｕｍｍｙ／ＢＬとビット線／ＢＬ０とから２δのカップリングノイズを受けるようになる。
【００３９】
次に、１Ｔ１Ｃ方式において、例えば、Ｄｕｍｍｙ／ＢＬ、／ＢＬ０、／ＢＬ１にそれぞれデータ‘０’が読み出されるものとする。図７は、この場合における各ビット線間の寄生容量Ｃｂｂと、この寄生容量Ｃｂｂにより発生するカップリングノイズδとを表す図である。
【００４０】
１Ｔ１Ｃ方式の場合、Ｄｕｍｍｙ／ＢＬ、／ＢＬ０、／ＢＬ１にそれぞれ ‘０’ データが読み出されると、ＤｕｍｍｙＢＬ、ＢＬ０、ＢＬ１には、それぞれリファレンス電位ＲＶが印加される。プレート線ＰＬ，／ＰＬにＶＡＡ（正電位）を印加すると、ビット線間の寄生容量Ｃｂｂにより瞬間的に各ビット線にカップリングノイズδが発生する。よって、上記２Ｔ２Ｃ方式の場合と同様に、メモリセルアレイＭＣＡの端部に配置されたビット線ＢＬ０には、隣接するダミービット線Ｄｕｍｍｙ／ＢＬとビット線／ＢＬ０とから２δのカップリングノイズを受けるようになる。
【００４１】
以上詳述したように本実施形態では、メモリセルアレイＭＣＡの端部に配置されたビット線ＢＬ０の外側に、メモリセルアレイＭＣＡ内のビット線間のピッチと同一のピッチを空けてＤｕｍｍｙＢＬ及びＤｕｍｍｙ／ＢＬを配置している。
また、ＤｕｍｍｙＢＬとＤｕｍｍｙ／ＢＬとは、メモリセルアレイＭＣＡ内のビット線と同等の配線幅を有する。さらに、ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬにセンスアンプ回路ＳＡを接続し、データ線ＤＱを接続しないようにしている。
【００４２】
したがって本実施形態によれば、メモリセルアレイＭＣＡの端部に配置されたビット線に発生するカップリングノイズのアンバランスを抑制することができる。これにより、センスアンプ回路ＳＡのセンスマージンの減少を防ぐことができ、データを正確に検出することが可能となる。
【００４３】
また、ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬにセンスアンプ回路ＳＡを接続しているため、メモリセルアレイＭＣＡ内のビット線と同様の動作が可能である。よって、ビット線ＢＬ０に対して、他のビット線と同様のカップリングノイズを発生させることができる。
【００４４】
また、ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬにデータ線ＤＱを接続していないので、余分な回路を省略でき、回路のスペースを縮小することが可能となる。
【００４５】
（第２の実施形態）
第２の実施形態は、メモリセルアレイＭＣＡの外側にダミービット線対を配置し、さらにダミービット線対の外側にＶＳＳ（接地電位）に接続されたダミービット線を配置したものである。
【００４６】
図８は、本発明の第２の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す概略回路図である。なお、メモリセルアレイＭＣＡ及びダミービット線対ＤｕｍｍｙＢＬ１，Ｄｕｍｍｙ／ＢＬ１の構成は第１の実施形態と同様である。
【００４７】
ダミービット線ＤｕｍｍｙＢＬ１の外側には、ダミービット線ＤｕｍｍｙＢＬ１からメモリセルアレイＭＣＡ内のビット線対のピッチと同一の間隔を空けて、ダミービット線Ｄｕｍｍｙ／ＢＬ０が配置される。このダミービット線Ｄｕｍｍｙ／ＢＬ０の電位は、ＶＳＳ（接地電位）に固定する。
【００４８】
このように構成されたＴＣ並列ユニット直列接続型強誘電体メモリは、上記第１の実施形態と同様に、ビット線ＢＬ０に発生するカップリングノイズのアンバランスを無くすことができる。また、メモリセルアレイＭＣＡ及び、ダミービット線対ＤｕｍｍｙＢＬ１，Ｄｕｍｍｙ／ＢＬ１への外部からのノイズを防ぐために、ＶＳＳ（接地電位）に固定されたダミービット線Ｄｕｍｍｙ／ＢＬ０を備えている。
【００４９】
したがって本実施形態によれば、メモリセルアレイＭＣＡの端部に配置されたビット線に発生するカップリングノイズのアンバランスを無くすことができる。
これにより、センスアンプ回路ＳＡのセンスマージンの減少を防ぐことができ、データを正確に検出することが可能となる。
【００５０】
また、ダミービット線Ｄｕｍｍｙ／ＢＬ０は、シールド線として機能し、メモリセルアレイＭＣＡの外部からのノイズを防ぐことが可能となる。
【００５１】
なお、ダミービット線ＤｕｍｍｙＢＬ１とＤｕｍｍｙ／ＢＬ０との間隔は、メモリセルアレイＭＣＡ内のビット線対のピッチと同一でなくても、同様に適用可能である。
【００５２】
（第３の実施形態）
図９は、本発明の第３の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す概略回路図である。なお、メモリセルブロックＭＣＢの構成は、上記第１の実施形態と同様である。
【００５３】
メモリセルブロックＭＣＢを複数個配置することでメモリセルアレイＭＣＡ１，ＭＣＡ２が形成される。メモリセルアレイＭＣＡ１とＭＣＡ２とは、共通のビット線対により接続される。この共通のビット線対のメモリセルアレイＭＣＡ１とＭＣＡ２との間には、センスアンプ回路ＳＡが接続される。センスアンプ回路ＳＡには、カラムデコーダＣＤが接続される。
【００５４】
ビット線ＢＬ０のメモリセルアレイＭＣＡ１とセンスアンプ回路ＳＡとの間には、セルアレイ選択トランジスタＡＳＴ１が接続される。一方、ビット線ＢＬ０のメモリセルアレイＭＣＡ２とセンスアンプ回路ＳＡとの間にはセルアレイ選択トランジスタＡＳＴ２が接続される。セルアレイ選択トランジスタＡＳＴ１のゲートは、メモリセルアレイ選択線ＡＳＬ１に接続される。セルアレイ選択トランジスタＡＳＴ２のゲートは、メモリセルアレイ選択線ＡＳＬ２に接続される。同様に、他のビット線についてもセルアレイ選択トランジスタＡＳＴ１，ＡＳＴ２が接続される。メモリセルアレイＭＣＡ１とＭＣＡ２とは、メモリセルアレイ選択線ＡＳＬ１，ＡＳＬ２により選択することができ、１つのセンスアンプ回路ＳＡ及びカラムデコーダＣＤを共有することが可能となる。
【００５５】
メモリセルアレイＭＣＡ１の外側には、メモリセルアレイＭＣＡ１の端部に配置されたビット線ＢＬ０から、メモリセルアレイＭＣＡ１内のビット線対と同一のピッチを空けて、ダミービット線Ｄｕｍｍｙ／ＢＬが配置される。また、Ｄｕｍｍｙ／ＢＬは、メモリセルアレイＭＣＡ１内のビット線と同等の配線幅を有する。このＤｕｍｍｙ／ＢＬには、メモリセルブロックＭＣＢとリファレンス電圧生成回路ＲＶＧ１が接続される。リファレンス電圧生成回路ＲＶＧ１は、ダミーワードトランジスタＤＷＴｎとリファレンスキャパシタＲＣｎとにより構成される。リファレンスキャパシタＲＣｎの一方の電極は、ダミープレート線ＤＰＬｎに接続される。リファレンスキャパシタＲＣｎの他方の電極は、ダミーワードトランジスタＤＷＴｎのソース／ドレインに接続される。ダミーワードトランジスタＤＷＴｎのドレイン／ソースは、Ｄｕｍｍｙ／ＢＬに接続される。
【００５６】
メモリセルアレイＭＣＡ２の外側には、メモリセルアレイＭＣＡ２の端部に配置されたビット線ＢＬ０から、メモリセルアレイＭＣＡ２内のビット線対と同一のピッチを空けて、ダミービット線ＤｕｍｍｙＢＬが配置される。また、ＤｕｍｍｙＢＬは、メモリセルアレイＭＣＡ２内のビット線と同等の配線幅を有する。このＤｕｍｍｙＢＬには、メモリセルブロックＭＣＢとリファレンス電圧生成回路ＲＶＧ２が接続される。リファレンス電圧生成回路ＲＶＧ２は、ダミーワードトランジスタＤＷＴｍ＋１とリファレンスキャパシタＲＣｍとにより構成される。リファレンスキャパシタＲＣｍの一方の電極は、ダミープレート線ＤＰＬｍに接続される。リファレンスキャパシタＲＣｍの他方の電極は、ダミーワードトランジスタＤＷＴｍ＋１のソース／ドレインに接続される。ダミーワードトランジスタＤＷＴｍ＋１のドレイン／ソースは、ＤｕｍｍｙＢＬに接続される。
【００５７】
このＤｕｍｍｙＢＬとＤｕｍｍｙ／ＢＬとは、センスアンプ回路ＳＡにより接続される。ところで、Ｄｕｍｍｙ／ＢＬに接続されるメモリセルブロックＭＣＢは、メモリセルアレイＭＣＡ１に配置されたワード線に接続される。また、ＤｕｍｍｙＢＬに接続されるメモリセルブロックＭＣＢは、メモリセルアレイＭＣＡ２に配置されたワード線に接続される。このように、ＤｕｍｍｙＢＬとＤｕｍｍｙ／ＢＬとからなるダミービット線対にそれぞれ接続されるメモリセルブロックＭＣＢが、異なるワード線に接続されるものをオープンビット線方式（開放形ビット線方式）という。
【００５８】
このように構成されたＴＣ並列ユニット直列接続型強誘電体メモリにおいて、メモリセルアレイＭＣＡ１側のビット線ＢＬ０は、隣接するビット線／ＢＬ０とダミービット線Ｄｕｍｍｙ／ＢＬとから２δのカップリングノイズを受ける。
【００５９】
また、メモリセルアレイＭＣＡ２側のビット線ＢＬ０は、隣接するビット線／ＢＬ０とダミービット線ＤｕｍｍｙＢＬとから２δのカップリングノイズを受ける。
【００６０】
以上詳述したように本実施形態では、ビット線とセンスアンプ回路ＳＡを共有し、２つのメモリセルアレイＭＣＡ１，ＭＣＡ２を選択してデータを検出するＴＣ並列ユニット直列接続型強誘電体メモリにおいて、ダミービット線対ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬの一方をメモリセルアレイＭＣＡ１の外側に、メモリセルアレイＭＣＡ１内のビット線対のピッチと同一のピッチで配置するようにしている。また、もう一方のダミービット線をメモリセルアレイＭＣＡ２の外側に、メモリセルアレイＭＣＡ２内のビット線対のピッチと同一のピッチで配置する。また、ダミービット線ＤｕｍｍｙＢＬとＤｕｍｍｙ／ＢＬとは、それぞれのメモリセルアレイＭＣＡ内のビット線と同等の配線幅を有するようにしている。
【００６１】
したがって本実施形態によれば、各メモリセルアレイＭＣＡの端部に配置されたビット線に発生するカップリングノイズのアンバランスを無くすことができる。これにより、センスアンプ回路ＳＡのセンスマージンの減少を防ぐことができ、データを正確に検出することが可能となる。
【００６２】
また、ダミービット線対を開放形にして各メモリセルアレイＭＣＡに配置しているため、それぞれのメモリセルアレイＭＣＡにダミービット線対を配置する場合に比べて、チップ面積の増加を抑えることができる。
【００６３】
また、上記ダミービット線対ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬの外側に、さらに電位がＶＳＳ（接地電位）に固定されたダミービット線ＤｕｍｍｙＢＬ０を配置してもよい。図１０は、このように構成されたＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す概略回路図である。
【００６４】
ダミービット線Ｄｕｍｍｙ／ＢＬ０は、メモリセルアレイＭＣＡ内に配置されたビット線対のピッチと同一のピッチで、ダミービット線対ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬの外側に配置される。
【００６５】
このような構成にすると、メモリセルアレイＭＣＡ及びダミービット線対ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬへの外部からのノイズを防ぐことが可能となる。
【００６６】
なお、ダミービット線Ｄｕｍｍｙ／ＢＬ０を配置するピッチは、他のビット線対と同一のピッチでなくても、同様に適用可能である。
【００６７】
（第４の実施形態）
第４の実施形態は、メモリセルアレイＭＣＡの外側にダミービット線を配置し、このダミービット線にリファレンス電位を印加するようにしたものである。
【００６８】
図１１は、本発明の第４の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す概略回路図である。なお、メモリセルアレイＭＣＡの構成は、上記第１の実施形態と同様である。
【００６９】
メモリセルアレイＭＣＡの外側には、メモリセルアレイＭＣＡの端部に配置されたビット線ＢＬ０から、メモリセルアレイＭＣＡ内のビット線対のピッチと同一の間隔を空けて、ダミービット線Ｄｕｍｍｙ／ＢＬが配置される。ダミービット線Ｄｕｍｍｙ／ＢＬにはメモリセルブロックＭＣＢが配置されるが、ダミービット線及びプレート線との接続を切り離す。
【００７０】
ダミービット線Ｄｕｍｍｙ／ＢＬには、キャパシタＣ１の一方の電極が接続される。キャパシタＣ１の他方の電極は、ＯＲ回路を介してプレート線ＰＬ，／ＰＬに接続される。なお、キャパシタＣ１の容量は、例えば‘１’データと‘０’データの読み出し電位の中間値がダミービット線Ｄｕｍｍｙ／ＢＬに印加されるように設定する。
【００７１】
このように構成されたＴＣ並列ユニット直列接続型強誘電体メモリは、アクティブ時、ダミービット線Ｄｕｍｍｙ／ＢＬにリファレンス電位が印加される。これにより、ビット線ＢＬ０には、ビット線／ＢＬ０からのカップリングノイズδと、ダミービット線Ｄｕｍｍｙ／ＢＬからのリファレンス電圧に基づくカップリングノイズδ’とが発生する。
【００７２】
したがって本実施形態によれば、メモリセルアレイＭＣＡの端部に配置されたビット線に発生するカップリングノイズのアンバランスを抑制することができる。
【００７３】
また、ダミービット線を一本にしているため、ダミービット線対を配置する場合に比べて、チップの面積を縮小することが可能となる。
【００７４】
なお、上記実施形態において、プレート線の駆動を検知する回路の一例としてＯＲ回路を用い説明した。しかし、これに限定されるものではなく、プレート線の駆動を検知可能な回路であればよい。
【００７５】
（第５の実施形態）
第５の実施形態は、メモリセルアレイＭＣＡの外側にダミーメモリセルブロックＤＭＣＢを配置するようにしたものである。
【００７６】
図１２は、本発明の第５の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す概略回路図である。なお、メモリセルアレイＭＣＡの構成は第１の実施形態と同様である。
【００７７】
メモリセルアレイＭＣＡの外側には、ダミーメモリセルブロックＤＭＣＢが配置される。そして、通常、メモリセルアレイＭＣＡの外側に配置される、電位がＶＳＳに固定されたダミービット線を取り除く。
【００７８】
このように構成されたＴＣ並列ユニット直列接続型強誘電体メモリは、ビット線ＢＬ０に対して、ＶＳＳに固定されたダミービット線からの配線容量による影響が無くなる。これにより、ビット線ＢＬ０の容量が、メモリセルアレイＭＣＡ内部の他のビット線に比べて軽くなる。
【００７９】
したがって本実施形態によれば、ビット線ＢＬ０に対する、メモリセルアレイＭＣＡ内部の他のビット線からのカップリングノイズが大きくなる。よって、ビット線ＢＬ０のカップリングノイズのアンバランスを抑制することができる。
【００８０】
（第６の実施形態）
図１３は、本発明の第６の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリの要部を示す平面図である。図１４は、図１３における１４−１４’線の断面図である。
【００８１】
メモリセルアレイＭＣＡの内部（本実施例では、ビット線／ＢＬｎ＋１とビット線ＢＬｎ＋２の間）には、スティッチ領域（Ｓｔｉｔｃｈ Ａｒｅａ）が形成される。このスティッチ領域は、ワード線ＷＬやブロック選択信号線ＢＳＬの信号の遅延を抑えるために設けられるもので、ワード線ＷＬやブロック選択信号線ＢＳＬと並行にメタル配線（本実施例では、３層メタル配線Ｍ１，Ｍ２，Ｍ３）が配置され、所定のメモリセルブロックＭＣＢを通過するごとにゲート配線ＧＣとメタル配線を接続するものである。
【００８２】
スティッチ領域の構成を、ワード線ＷＬ１を例に説明する。ゲート配線ＷＬ１（ＧＣ）はプラグ１を介して第１層メタル配線ＷＬ１（Ｍ１）２に接続される。ＷＬ１（Ｍ１）２は、プラグ３を介して第２層メタル配線ＷＬ１（Ｍ２）４に接続される。ＷＬ１（Ｍ２）４は、プラグ５を介して第３層メタル配線ＷＬ１（Ｍ３）に接続される。
【００８３】
図１５は、図１３に示したＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す概略回路図である。
【００８４】
スティッチ領域の両側には、ダミービット線ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬが配置される。このＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬは、隣接するビット線／ＢＬｎ＋１，ＢＬｎ＋２からメモリセルアレイＭＣＡ内部のビット線対と同一のピッチを空けて配置される。また、ダミービット線ＤｕｍｍｙＢＬとＤｕｍｍｙ／ＢＬとは、メモリセルアレイＭＣＡ内のビット線と同等の配線幅を有する。ダミービット線ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬには、それぞれメモリセルブロックＭＣＢが接続され、さらにリファレンス電圧生成回路ＲＶＧとセンスアンプ回路ＳＡが接続される。ここで、ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬには、データ線とカラムゲートとを接続しない。
【００８５】
このように構成されたＴＣ並列ユニット直列接続型強誘電体メモリにおいて、ビット線／ＢＬｎ＋１とビット線ＢＬｎ＋１とのピッチ、及びビット線／ＢＬｎ＋１とダミービット線ＤｕｍｍｙＢＬとのピッチが同一である。このため、ビット線／ＢＬｎ＋１は、両端のビット線から同じカップリングノイズδを受ける。ビット線ＢＬｎ＋２についても同様である。
【００８６】
以上詳述したように本実施形態では、メモリセルアレイＭＣＡ内にスティッチ領域を形成することで生じるビット線間のアンバランスを解消するために、スティッチ領域の両側にダミービット線ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬを配置する。また、ＤｕｍｍｙＢＬとＤｕｍｍｙ／ＢＬとは、メモリセルアレイＭＣＡ内のビット線と同等の配線幅を有するようにしている。
【００８７】
したがって本実施形態によれば、ビット線／ＢＬｎ＋１及びビット線ＢＬｎ＋２の両側に配置されるビット線のピッチを同一にすることができ、ビット線／ＢＬｎ＋１及びビット線ＢＬｎ＋２に発生するカップリングノイズのアンバランスを抑制することができる。これにより、センスアンプ回路ＳＡのセンスマージンの減少を防ぐことができ、データを正確に検出することが可能となる。
【００８８】
また、ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬにセンスアンプ回路ＳＡを接続しているため、メモリセルアレイＭＣＡ内のビット線と同様の動作が可能である。よって、ビット線ＢＬ０に対して、他のビット線と同様のカップリングノイズを発生させることができる。
【００８９】
また、ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬにデータ線ＤＱを接続していないので、余分な回路を省略でき、回路のスペースを縮小することが可能となる。
【００９０】
（第７の実施形態）
第７の実施形態は、メモリセルアレイＭＣＡ内に形成されたスティッチ領域の両側にダミービット線対を配置して、ビット線間に発生するカップリングノイズのアンバランスを抑制するようにしたものである。
【００９１】
図１６は、本発明の第７の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す概略回路図である。なお、スティッチ領域（Ｓｔｉｔｃｈ
Ａｒｅａ）の構成は上記第６の実施形態と同一である。
【００９２】
スティッチ領域の両側には、それぞれダミービット線対が配置される。ダミービット線対ＤｕｍｍｙＢＬｎ，Ｄｕｍｍｙ／ＢＬｎは、スティッチ領域とビット線／ＢＬｎとの間に配置され、ビット線／ＢＬｎとダミービット線ＤｕｍｍｙＢＬｎ、ダミービット線ＤｕｍｍｙＢＬｎとＤｕｍｍｙ／ＢＬｎとの間隔は、メモリセルアレイＭＣＡ内のビット線対のピッチと同一の間隔で配置される。また、ダミービット線ＤｕｍｍｙＢＬｎとＤｕｍｍｙ／ＢＬｎとは、メモリセルアレイＭＣＡ内のビット線と同等の配線幅を有する。ダミービット線ＤｕｍｍｙＢＬｎとＤｕｍｍｙ／ＢＬｎとには、それぞれメモリセルブロックＭＣＢが接続され、さらにリファレンス電圧生成回路ＲＶＧとセンスアンプ回路ＳＡが接続される。
ここで、ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬには、データ線とカラムゲートとを接続しない。
【００９３】
ダミービット線対ＤｕｍｍｙＢＬｎ＋１，Ｄｕｍｍｙ／ＢＬｎ＋１は、スティッチ領域とビット線ＢＬｎ＋１との間に配置される。他の構成は、上記ダミービット線対ＤｕｍｍｙＢＬｎ，Ｄｕｍｍｙ／ＢＬｎと同様である。
【００９４】
このように構成されたＴＣ並列ユニット直列接続型強誘電体メモリでは、ビット線／ＢＬｎとダミービット線対ＤｕｍｍｙＢＬｎとの間隔、及びダミービット線対ＤｕｍｍｙＢＬｎとＤｕｍｍｙ／ＢＬｎとの間隔が、メモリセルアレイＭＣＡ内のビット線対のピッチと同一の間隔で配置される。よって、ビット線／ＢＬｎとダミービット線対ＤｕｍｍｙＢＬｎとの間の配線寄生容量、及びダミービット線対ＤｕｍｍｙＢＬｎ，Ｄｕｍｍｙ／ＢＬｎ間の配線寄生容量が同一になる。これにより、ビット線／ＢＬｎに対するＤｕｍｍｙ／ＢＬｎからカップリングノイズについても、メモリセルアレイＭＣＡ内のビット線と同様のカップリングノイズが発生する。
【００９５】
したがって本実施形態によれば、第６の実施形態の効果に加え、さらにビット線／ＢＬｎに対して、ダミービット線対ＤｕｍｍｙＢＬｎ，Ｄｕｍｍｙ／ＢＬｎ間の配線寄生容量によるカップリングノイズのアンバランスを抑制することができる。ビット線ＢＬｎ＋１についても同様である。
【００９６】
なお、上記各実施形態のＴＣ並列ユニット直列接続型強誘電体メモリは、２Ｔ２Ｃ方式と１Ｔ１Ｃ方式の共用が可能な構成としたが、２Ｔ２Ｃ方式あるいは１Ｔ１Ｃ方式の一方のみの構成にしても同様に実施可能である。
【００９７】
また上記各実施形態では、強誘電体メモリの例としてＴＣ並列ユニット直列接続型強誘電体メモリを用いて説明したが、これに限定されるもではない。図１７は、強誘電体メモリの他の一例の主要部を示す図である。
【００９８】
トランジスタＴのゲートは、ワード線ＷＬに接続される。トランジスタＴのソース又はドレイン領域は、ビット線ＢＬに接続される。トランジスタＴのドレイン又はソース領域は、強誘電体キャパシタＣの一方の電極に接続される。強誘電体キャパシタＣのもう一方の電極は、プレート線に接続されて、メモリセルＭＣ’が構成される。すなわち、トランジスタＴと強誘電体キャパシタＣとは、直列で接続される。上記メモリセルが複数個配置されてメモリセルアレイが形成される。このように構成された強誘電体メモリを上記各実施形態に適用しても同様の効果を得ることが可能である。
【００９９】
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能なことは勿論である。
【０１００】
【発明の効果】
以上詳述したように本発明によれば、メモリセルアレイの端部に配置されたビット線のセンスマージンの減少を防止し、これによりリテンション特性やイールド率を向上することが可能な強誘電体メモリを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリを構成するメモリセルブロックＭＣＢを示す回路図。
【図２】図１に示したメモリセルブロックＭＣＢの２Ｔ２Ｃ方式における動作タイミング図。
【図３】図１に示したメモリセルブロックＭＣＢの１Ｔ１Ｃ方式における動作タイミング図。
【図４】本発明の第１の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す概略回路図。
【図５】図４に示したＴＣ並列ユニット直列接続型強誘電体メモリの２Ｔ２Ｃ方式における各ビット線間の寄生容量Ｃｂｂと、この寄生容量Ｃｂｂにより発生するカップリングノイズδとを表す一例を示す図。
【図６】図４に示したＴＣ並列ユニット直列接続型強誘電体メモリの１Ｔ１Ｃ方式における各ビット線間の寄生容量Ｃｂｂと、この寄生容量Ｃｂｂにより発生するカップリングノイズδとを表す一例を示す図。
【図７】図４に示したＴＣ並列ユニット直列接続型強誘電体メモリの１Ｔ１Ｃ方式における各ビット線間の寄生容量Ｃｂｂと、この寄生容量Ｃｂｂにより発生するカップリングノイズδとを表す他の一例を示す図。
【図８】本発明の第２の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す概略回路図。
【図９】本発明の第３の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す概略回路図。
【図１０】図９に示したＴＣ並列ユニット直列接続型強誘電体メモリの他の実施例を示す概略回路図。
【図１１】本発明の第４の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す概略回路図。
【図１２】本発明の第５の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す概略回路図。
【図１３】本発明の第６の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリの要部を示す平面図。
【図１４】図１３における１４−１４’線の断面図。
【図１５】図１３に示したＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す概略回路図。
【図１６】本発明の第７の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す概略回路図。
【図１７】強誘電体メモリの他の一例の主要部を示す図。
【符号の説明】
ＭＣＢ，ＭＣＢ０，ＭＣＢ１…メモリセルブロック、ＭＣ，ＭＣ’…メモリセル、Ｃ…強誘電体キャパシタ、Ｔ…セルトランジスタ、ＢＳＬ０，ＢＳＬ１…ブロック選択信号線、ＢＳＴ０，ＢＳＴ１…ブロック選択トランジスタ、ＷＬ…ワード線、ＢＬ，／ＢＬ…ビット線、ＰＬ，／ＰＬ…プレート線、ＲＶＧ，ＲＶＧ１，ＲＶＧ２…リファレンス電圧生成回路、ＲＣ，ＲＣｎ…リファレンスキャパシタ、ＤＷＬ１，ＤＷＬ２…ダミーワード線、ＤＷＴ１，ＤＷＴ２，ＤＷＴｎ…ダミーワードトランジスタ、ＤＰＬ…ダミープレート線、ＳＡ…センスアンプ回路、Ｃｂｂ…寄生容量、ＭＣＡ，ＭＣＡ１，ＭＣＡ２…メモリセルアレイ、ＣＤ…カラムデコーダ、ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬ…ダミービット線、ＤＱ…データ線、ＤＳＴ０，ＤＳＴ１…データ選択トランジスタ、ＣＳＬ…カラム選択信号線、ＡＳＴ１，ＡＳＴ２…セルアレイ選択トランジスタ、ＯＲ…ＯＲ回路、Ｃ１…キャパシタ、１，３，５…プラグ、ＷＬ１（ＧＣ）…ゲート配線、２…第１層メタル配線、４…第２層メタル配線、ＷＬ１（Ｍ３）…第３層メタル配線、Ｓｔｉｔｃｈ Ａｒｅａ…スティッチ領域。
【発明の属する技術分野】
本発明は、強誘電体キャパシタを用いてデータを不揮発に記憶する強誘電体メモリに関する。
【０００２】
【従来の技術】
強誘電体メモリは、強誘電体キャパシタの残留分極の大きさによって二値データを不揮発に記憶する。従来の強誘電体メモリのメモリセルは、例えばＤＲＡＭと同様に強誘電体キャパシタとトランジスタを直列接続して構成される。しかしＤＲＡＭと異なり、強誘電体メモリでは残留分極量でデータを保持するため、信号電荷をビット線に読み出すには、プレート線を駆動することが必要になる。このため、従来型の強誘電体メモリでは、プレート線駆動回路が大きな面積を必要とする。
【０００３】
これに対して、プレート線駆動回路の面積を小さくできる強誘電体メモリのセルアレイ方式が高島等によって提案されている（非特許文献１）。これは、セルトランジスタのソース、ドレインに強誘電体キャパシタの両端をそれぞれ接続してメモリセルを構成し、このメモリセルを複数個直列に接続してメモリセルブロックを構成するものである。このＴＣ並列ユニット直列接続型強誘電体メモリでは、例えば８個のメモリセルでプレート線駆動回路を共有できるため、メモリセルアレイを高集積化することができる。
【０００４】
このように構成されたＴＣ並列ユニット直列接続型強誘電体メモリにおいて、メモリセルアレイの外側にダミービット線を配置し、このダミービット線を例えば接地電位に固定することでシールド線として機能させ、メモリセルアレイ外部からのノイズ等を防ぐことが実用化されている。
【０００５】
また、メモリセルアレイの外部にダミービット線を配置し、メモリセルアレイの端部のビット線の容量カップリングを補償する強誘電体メモリが提案されている（特許文献１）。
【０００６】
【非特許文献１】
Ｄ．Ｔａｋａｓｈｉｍａ ｅｔ ａｌ．，”Ｈｉｇｈ−ｄｅｎｓｉｔｙ ｃｈａｉｎ ｆｅｒｏｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ ｍｅｍｏｒｙ （ＣＦＲＡＭ）” ｉｎ Ｐｒｏｃ． ＶＳＬＩ Ｓｙｍｐ．，Ｊｕｎｅ １９９７，ｐｐ．８３−８４
【０００７】
【特許文献１】
特開平１０−２０００６１号公報
【０００８】
【発明が解決しようとする課題】
ところで、メモリセルアレイに配置されたビット線に読み出されるデータを検出する際、配線間の寄生容量によって発生するノイズ（以後、カップリングノイズという）の影響が知られている。あるビット線の両側に同一ピッチで配置された２本のビット線が存在する場合には、一方のビット線から受けるカップリングノイズをδとすると、もう一方のビット線から受けるカップリングノイズδと合わせて２δのカップリングノイズが発生する。
【０００９】
しかし、メモリセルアレイの端部に配置されたビット線の場合、接地電位に固定されたダミービット線からカップリングノイズを受けない。よって、メモリセルアレイの端部に配置されたビット線は、片方のビット線からのカップリングノイズδしか受けないことになる。例えば２トランジスタ２キャパシタ（２Ｔ２Ｃ）方式でデータを検出する場合、メモリセルアレイの端部に配置されたビット線に‘１’、隣接するビット線に‘０’が読み出されると、読み出し電位の差がδ減少し、これによりセンスマージンがδ減少することになる。
【００１０】
このように、メモリセルアレイの端部でのビット線間のカップリングノイズのアンバランスによって、センスマージンが減少し、リテンション特性の劣化やイールド率の低下を招くという問題がある。
【００１１】
本発明は、上記のような事情に鑑みてなされたもので、メモリセルアレイの端部に配置されたビット線のセンスマージンの減少を防止し、これによりリテンション特性やイールド率を向上することが可能な強誘電体メモリを提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために本発明に係る強誘電体メモリは、ビット線にセルトランジスタのソース又はドレイン領域が電気的に接続され、ワード線に前記セルトランジスタのゲートが電気的に接続され、前記セルトランジスタのドレイン又はソース領域に強誘電体キャパシタの一方の電極が電気的に接続され、前記強誘電体キャパシタの他方の電極にプレート線が電気的に接続されてメモリセルが構成され、前記メモリセルがマトリックス状に配置されてなるメモリセルアレイと、前記メモリセルアレイの端部に配置されたビット線の外側に、前記メモリセルアレイの端部に配置されたビット線から前記メモリセルアレイ内のビット線間のピッチと同一の間隔を空けて配置され、前記ビット線と同等の配線幅を有する第１のダミービット線と、前記第１のダミービット線に電気的に接続され、前記メモリセルと同じ構造を有する第１のダミーメモリセルとを具備することを特徴とする。
【００１３】
また本発明に係る強誘電体メモリは、ビット線にセルトランジスタのソース又はドレイン領域が電気的に接続され、ワード線に前記セルトランジスタのゲートが電気的に接続され、前記セルトランジスタのドレイン又はソース領域に強誘電体キャパシタの一方の電極が電気的に接続され、前記強誘電体キャパシタの他方の電極にプレート線が電気的に接続されてメモリセルが構成され、前記メモリセルがマトリックス状に配置されてなる第１のメモリセルアレイと、前記第１のメモリセルアレイに隣接して配置され、前記第１のメモリセルアレイに接続されたビット線を共用して前記第１のメモリセルアレイに隣接して配置され、前記第１のメモリセルアレイ同じ構造を有する第２のメモリセルアレイとを備える。さらに、前記第１のメモリセルアレイの端部に配置されたビット線の外側に、前記第１のメモリセルアレイの端部に配置されたビット線から前記第１のメモリセルアレイ内のビット線間のピッチと同一の間隔を空けて配置され、前記ビット線と同等の配線幅を有する第１のダミービット線と、前記第１のダミービット線に電気的に接続され、前記メモリセルと同じ構造を有する第１のダミーメモリセルと前記第２のメモリセルアレイの端部に配置されたビット線の外側に、前記第２のメモリセルアレイの端部に配置されたビット線から前記第２のメモリセルアレイ内のビット線間のピッチと同一の間隔を空けて配置され、前記ビット線と同等の配線幅を有する第２のダミービット線と、前記第２のダミービット線に電気的に接続され、前記メモリセルと同じ構造を有する第２のダミーメモリセルとを具備することを特徴とする。
【００１４】
また本発明に係る強誘電体メモリは、ビット線にセルトランジスタのソース又はドレイン領域が電気的に接続され、ワード線に前記セルトランジスタのゲートが電気的に接続され、前記セルトランジスタのドレイン又はソース領域に強誘電体キャパシタの一方の電極が電気的に接続され、前記強誘電体キャパシタの他方の電極にプレート線が電気的に接続されてメモリセルが構成され、前記メモリセルがマトリックス状に配置されてなるメモリセルアレイと、前記メモリセルアレイの端部に配置されたビット線より外側に配置されたダミービット線と、一方の電極が前記ダミービット線に電気的に接続されたキャパシタと、出力側が前記キャパシタの他方の電極に電気的に接続され、入力側が前記プレート線に電気的に接続され、前記プレート線の駆動を検知するダミービット線駆動回路とを具備することを特徴とする。
【００１５】
【発明の実施の形態】
以下、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１６】
（第１の実施形態）
図１は、本発明の第１の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリを構成するメモリセルブロックＭＣＢを示す回路図である。
【００１７】
メモリセルＭＣは、強誘電体キャパシタＣとセルトランジスタＴの並列接続により構成される。このメモリセルＭＣが例えば８個直列接続されて、メモリセルブロックＭＣＢが構成される。図１では、一対のビット線ＢＬ，／ＢＬに電気的に接続される二つのメモリセルブロックＭＣＢ０，ＭＣＢ１を示している。なお、ここでいう接続とは、電気的に接続されていることをいうものとする。
【００１８】
メモリセルブロックＭＣＢ０，ＭＣＢ１の各一端は、ブロック選択トランジスタＢＳＴ０，ＢＳＴ１を介してビット線ＢＬ，／ＢＬに接続される。メモリセルブロックＭＣＢ０，ＭＣＢ１の各他端は、プレート線ＰＬ，／ＰＬに接続される。各メモリセルブロックＭＣＢのセルトランジスタＴのゲートは、ワード線ＷＬ０〜ＷＬ７に接続される。ブロック選択トランジスタＢＳＴ０，ＢＳＴ１のゲートは、ブロック選択信号線ＢＳＬ０，ＢＳＬ１に接続される。
【００１９】
強誘電体メモリのデータ保持方式として、２つのセルトランジスタと２つの強誘電体キャパシタとを用いて１ビットのデータを保持する２Ｔ２Ｃ方式と、１つのセルトランジスタと１つの強誘電体キャパシタとを用いて１ビットのデータを保持する１Ｔ１Ｃ方式の２つの方式がある。図１に示したＴＣ並列ユニット直列接続型強誘電体メモリは、２Ｔ２Ｃ方式と１Ｔ１Ｃ方式の共用が可能な構成である。
【００２０】
１Ｔ１Ｃ方式において、リファレンス電圧を生成するリファレンス電圧生成回路ＲＶＧは、ダミーワードトランジスタＤＷＴ１，ＤＷＴ２とリファレンスキャパシタＲＣとにより生成される。リファレンスキャパシタＲＣの一方の電極は、ダミープレート線ＤＰＬに接続される。リファレンスキャパシタＲＣの他方の電極は、ダミーワードトランジスタＤＷＴ１とＤＷＴ２のソース／ドレインに接続される。ダミーワードトランジスタＤＷＴ１のドレイン／ソースは、ビット線／ＢＬに接続される。ダミーワードトランジスタＤＷＴ２のドレイン／ソースは、ビット線ＢＬに接続される。ダミーワードトランジスタＤＷＴ１のゲートは、ダミーワード線ＤＷＬ１に接続される。ダミーワードトランジスタＤＷＴ２のゲートは、ダミーワード線ＤＷＬ２に接続される。
【００２１】
ビット線ＢＬ，／ＢＬには、読み出しデータを検知増幅するセンスアンプ回路ＳＡが接続される。
【００２２】
図２は、このように構成されたメモリセルブロックＭＣＢの２Ｔ２Ｃ方式における動作タイミング図である。メモリセルＭＣは、強誘電体キャパシタＣの残留分極が正の状態をデータ“１”、残留分極が負の状態をデータ“０”として記憶するものとする。スタンバイ時、全てのワード線ＷＬは“Ｈ”、ブロック選択信号線ＢＳＬ０，ＢＳＬ１は“Ｌ”、ビット線ＢＬ，／ＢＬ及びプレート線ＰＬ，／ＰＬはＶＳＳ（接地電位）に保たれる。このとき、強誘電体キャパシタＣはオン状態のセルトランジスタにより端子間が短絡されており、データを安定に保持する。
【００２３】
アクティブ時、例えばワード線ＷＬ２によりビット線ＢＬ側のメモリセルＭＣを選択する場合には、ビット線ＢＬをフローティングとし、ワード線ＷＬ２を“Ｌ”にした後、ブロック選択信号線ＢＳＬ０を“Ｈ”とし、プレート線ＰＬをＶＳＳ（接地電位）からＶＡＡ（正電位）に上げる。これにより、選択されたメモリセルＭＣの強誘電体キャパシタＣに電圧が印加され、データ“０”，“１”に応じて信号電圧がビット線ＢＬに読み出される。なお、ワード線ＷＬ２によって選択されたビット線／ＢＬ側のメモリセルＭＣには、ビット線ＢＬ側のメモリセルＭＣと相補的なデータが記憶されており、ブロック選択信号線ＢＳＬ１を“Ｈ”にすることにより同様にデータ“０”，“１”に応じて信号電圧がビット線／ＢＬに読み出される。
【００２４】
ビット線ＢＬおよびビット線／ＢＬに読み出された信号電圧は、センスアンプ回路ＳＡを活性化することにより、比較増幅されてデータ“０”，“１”が検出される。その後、センスアンプ回路ＳＡを非活性にすることにより、読み出されたデータは、再書き込みされる。
【００２５】
この読み出しと再書き込み動作において、“１”データの場合には破壊読み出しとなり、“０”データの場合は非破壊読み出しとなる。即ち、“１”データの場合には、プレート線からの正電圧の印加により、強誘電体キャパシタの残留分極が大きく減少して分極反転を生じる。そして読み出し後、プレート線の電圧を下げると、ビット線が読み出しデータにより高電位となっているために、読み出し時とは逆電圧が強誘電体キャパシタにかかって、再書き込みされる。“０”データの場合には、プレート線電圧による分極反転は生じず、また読み出し後に逆電圧がかかることもなく、元の負の残留分極状態に再書き込みされる。
【００２６】
一方図３は、図１に示したメモリセルブロックＭＣＢの１Ｔ１Ｃ方式における動作タイミング図である。
【００２７】
アクティブ時、例えばワード線ＷＬ２によりビット線ＢＬ側のメモリセルＭＣを選択する場合には、ビット線ＢＬをフローティングとし、ワード線ＷＬ２を“Ｌ”にした後、ブロック選択信号線ＢＳＬ０を“Ｈ”とし、プレート線ＰＬをＶＳＳ（接地電位）からＶＡＡ（正電位）に上げる。また、ダミーワード線ＤＷＬ１を“Ｈ”にし、リファレンス電位をビット線／ＢＬに印加する。
【００２８】
ビット線ＢＬに読み出された信号電圧は、センスアンプ回路ＳＡを活性化することにより、リファレンス電位と比較増幅されてデータ“０”，“１”が検出される。
【００２９】
図４は、本発明の第１の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す概略回路図である。
【００３０】
図１に示したメモリセルブロックＭＣＢ０，ＭＣＢ１を複数個配置することでメモリセルアレイＭＣＡが形成される。
【００３１】
ＢＬ０、／ＢＬ０は、データ選択トランジスタＤＳＴ０，ＤＳＴ１を介してデータ線ＤＱ０，／ＤＱ０に接続される。データ選択トランジスタＤＳＴ０，ＤＳＴ１の各ゲードにはカラムデコーダＣＤ（図示せず）が接続され、カラム選択信号線ＣＳＬ０からカラム選択信号が入力されることで、データ線ＤＱ０，／ＤＱ０からデータが出力される。
【００３２】
メモリセルアレイＭＣＡの外側には、メモリセルアレイＭＣＡの端部に配置されたビット線ＢＬ０から、メモリセルアレイＭＣＡ内のビット線対のピッチと同一の間隔を空けて、ダミービット線ＤｕｍｍｙＢＬとＤｕｍｍｙ／ＢＬとが配置される。また、ダミービット線ＤｕｍｍｙＢＬとＤｕｍｍｙ／ＢＬとは、メモリセルアレイＭＣＡ内のビット線と同等の配線幅を有する。このダミービット線ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬには、それぞれメモリセルブロックＭＣＢが接続され、さらにリファレンス電圧生成回路ＲＶＧとセンスアンプ回路ＳＡが接続される。ここで、ダミービット線ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬには、データ線とカラムゲートとを接続しない。
【００３３】
このように構成されたＴＣ並列ユニット直列接続型強誘電体メモリの２Ｔ２Ｃ方式における動作を説明する。図５は、各ビット線間の寄生容量Ｃｂｂと、この寄生容量Ｃｂｂにより発生するカップリングノイズδとを表す図である。
【００３４】
ワード線ＷＬｎに接続されているメモリセルＭＣに記憶されたデータを読み出すために、プレート線ＰＬ，／ＰＬにＶＡＡ（正電位）を印加する。例えば、ダミービット線ＤｕｍｍｙＢＬ、ビット線ＢＬ０、ＢＬ１にそれぞれデータ‘１’が読み出されるものとする。２Ｔ２Ｃ方式の場合、Ｄｕｍｍｙ／ＢＬ、／ＢＬ０、／ＢＬ１には、それぞれデータ‘０’が読み出される。
【００３５】
プレート線ＰＬ，／ＰＬにＶＡＡ（正電位）を印加し、各ビット線にデータが読み出されると、ビット線間の寄生容量Ｃｂｂにより瞬間的に各ビット線にカップリングノイズδが発生する。ビット線／ＢＬ０は、隣接するビット線ＢＬ０とＢＬ１とから２δのカップリングノイズを受ける。また、ダミービット線ＤｕｍｍｙＢＬ及びＤｕｍｍｙ／ＢＬを設けたため、メモリセルアレイＭＣＡの端部に配置されたビット線ＢＬ０も、隣接するダミービット線Ｄｕｍｍｙ／ＢＬとビット線／ＢＬ０とから２δのカップリングノイズを受けるようになる。
【００３６】
これにより、ビット線対ＢＬ０，／ＢＬ０から読み出されたデータをセンスアンプ回路ＳＡが検出する場合、ビット線ＢＬ０の‘１’データとビット線／ＢＬ０のデータ‘０’との読み出し電位が共に２δ増加する。よって、メモリセルアレイＭＣＡの内部のビット線と同様、カップリングノイズのアンバランスが発生しない。
【００３７】
図６は、１Ｔ１Ｃ方式における各ビット線間の寄生容量Ｃｂｂと、この寄生容量Ｃｂｂにより発生するカップリングノイズδとを表す図である。
【００３８】
例えば、ＤｕｍｍｙＢＬ、ＢＬ０、ＢＬ１にそれぞれデータ‘１’が読み出されるものとする。１Ｔ１Ｃ方式の場合、Ｄｕｍｍｙ／ＢＬ、／ＢＬ０、／ＢＬ１には、それぞれリファレンス電位ＲＶが印加される。プレート線ＰＬ，／ＰＬにＶＡＡ（正電位）を印加すると、ビット線間の寄生容量Ｃｂｂにより瞬間的に各ビット線にカップリングノイズδが発生する。よって、上記２Ｔ２Ｃ方式の場合と同様に、メモリセルアレイＭＣＡの端部に配置されたビット線ＢＬ０には、隣接するダミービット線Ｄｕｍｍｙ／ＢＬとビット線／ＢＬ０とから２δのカップリングノイズを受けるようになる。
【００３９】
次に、１Ｔ１Ｃ方式において、例えば、Ｄｕｍｍｙ／ＢＬ、／ＢＬ０、／ＢＬ１にそれぞれデータ‘０’が読み出されるものとする。図７は、この場合における各ビット線間の寄生容量Ｃｂｂと、この寄生容量Ｃｂｂにより発生するカップリングノイズδとを表す図である。
【００４０】
１Ｔ１Ｃ方式の場合、Ｄｕｍｍｙ／ＢＬ、／ＢＬ０、／ＢＬ１にそれぞれ ‘０’ データが読み出されると、ＤｕｍｍｙＢＬ、ＢＬ０、ＢＬ１には、それぞれリファレンス電位ＲＶが印加される。プレート線ＰＬ，／ＰＬにＶＡＡ（正電位）を印加すると、ビット線間の寄生容量Ｃｂｂにより瞬間的に各ビット線にカップリングノイズδが発生する。よって、上記２Ｔ２Ｃ方式の場合と同様に、メモリセルアレイＭＣＡの端部に配置されたビット線ＢＬ０には、隣接するダミービット線Ｄｕｍｍｙ／ＢＬとビット線／ＢＬ０とから２δのカップリングノイズを受けるようになる。
【００４１】
以上詳述したように本実施形態では、メモリセルアレイＭＣＡの端部に配置されたビット線ＢＬ０の外側に、メモリセルアレイＭＣＡ内のビット線間のピッチと同一のピッチを空けてＤｕｍｍｙＢＬ及びＤｕｍｍｙ／ＢＬを配置している。
また、ＤｕｍｍｙＢＬとＤｕｍｍｙ／ＢＬとは、メモリセルアレイＭＣＡ内のビット線と同等の配線幅を有する。さらに、ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬにセンスアンプ回路ＳＡを接続し、データ線ＤＱを接続しないようにしている。
【００４２】
したがって本実施形態によれば、メモリセルアレイＭＣＡの端部に配置されたビット線に発生するカップリングノイズのアンバランスを抑制することができる。これにより、センスアンプ回路ＳＡのセンスマージンの減少を防ぐことができ、データを正確に検出することが可能となる。
【００４３】
また、ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬにセンスアンプ回路ＳＡを接続しているため、メモリセルアレイＭＣＡ内のビット線と同様の動作が可能である。よって、ビット線ＢＬ０に対して、他のビット線と同様のカップリングノイズを発生させることができる。
【００４４】
また、ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬにデータ線ＤＱを接続していないので、余分な回路を省略でき、回路のスペースを縮小することが可能となる。
【００４５】
（第２の実施形態）
第２の実施形態は、メモリセルアレイＭＣＡの外側にダミービット線対を配置し、さらにダミービット線対の外側にＶＳＳ（接地電位）に接続されたダミービット線を配置したものである。
【００４６】
図８は、本発明の第２の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す概略回路図である。なお、メモリセルアレイＭＣＡ及びダミービット線対ＤｕｍｍｙＢＬ１，Ｄｕｍｍｙ／ＢＬ１の構成は第１の実施形態と同様である。
【００４７】
ダミービット線ＤｕｍｍｙＢＬ１の外側には、ダミービット線ＤｕｍｍｙＢＬ１からメモリセルアレイＭＣＡ内のビット線対のピッチと同一の間隔を空けて、ダミービット線Ｄｕｍｍｙ／ＢＬ０が配置される。このダミービット線Ｄｕｍｍｙ／ＢＬ０の電位は、ＶＳＳ（接地電位）に固定する。
【００４８】
このように構成されたＴＣ並列ユニット直列接続型強誘電体メモリは、上記第１の実施形態と同様に、ビット線ＢＬ０に発生するカップリングノイズのアンバランスを無くすことができる。また、メモリセルアレイＭＣＡ及び、ダミービット線対ＤｕｍｍｙＢＬ１，Ｄｕｍｍｙ／ＢＬ１への外部からのノイズを防ぐために、ＶＳＳ（接地電位）に固定されたダミービット線Ｄｕｍｍｙ／ＢＬ０を備えている。
【００４９】
したがって本実施形態によれば、メモリセルアレイＭＣＡの端部に配置されたビット線に発生するカップリングノイズのアンバランスを無くすことができる。
これにより、センスアンプ回路ＳＡのセンスマージンの減少を防ぐことができ、データを正確に検出することが可能となる。
【００５０】
また、ダミービット線Ｄｕｍｍｙ／ＢＬ０は、シールド線として機能し、メモリセルアレイＭＣＡの外部からのノイズを防ぐことが可能となる。
【００５１】
なお、ダミービット線ＤｕｍｍｙＢＬ１とＤｕｍｍｙ／ＢＬ０との間隔は、メモリセルアレイＭＣＡ内のビット線対のピッチと同一でなくても、同様に適用可能である。
【００５２】
（第３の実施形態）
図９は、本発明の第３の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す概略回路図である。なお、メモリセルブロックＭＣＢの構成は、上記第１の実施形態と同様である。
【００５３】
メモリセルブロックＭＣＢを複数個配置することでメモリセルアレイＭＣＡ１，ＭＣＡ２が形成される。メモリセルアレイＭＣＡ１とＭＣＡ２とは、共通のビット線対により接続される。この共通のビット線対のメモリセルアレイＭＣＡ１とＭＣＡ２との間には、センスアンプ回路ＳＡが接続される。センスアンプ回路ＳＡには、カラムデコーダＣＤが接続される。
【００５４】
ビット線ＢＬ０のメモリセルアレイＭＣＡ１とセンスアンプ回路ＳＡとの間には、セルアレイ選択トランジスタＡＳＴ１が接続される。一方、ビット線ＢＬ０のメモリセルアレイＭＣＡ２とセンスアンプ回路ＳＡとの間にはセルアレイ選択トランジスタＡＳＴ２が接続される。セルアレイ選択トランジスタＡＳＴ１のゲートは、メモリセルアレイ選択線ＡＳＬ１に接続される。セルアレイ選択トランジスタＡＳＴ２のゲートは、メモリセルアレイ選択線ＡＳＬ２に接続される。同様に、他のビット線についてもセルアレイ選択トランジスタＡＳＴ１，ＡＳＴ２が接続される。メモリセルアレイＭＣＡ１とＭＣＡ２とは、メモリセルアレイ選択線ＡＳＬ１，ＡＳＬ２により選択することができ、１つのセンスアンプ回路ＳＡ及びカラムデコーダＣＤを共有することが可能となる。
【００５５】
メモリセルアレイＭＣＡ１の外側には、メモリセルアレイＭＣＡ１の端部に配置されたビット線ＢＬ０から、メモリセルアレイＭＣＡ１内のビット線対と同一のピッチを空けて、ダミービット線Ｄｕｍｍｙ／ＢＬが配置される。また、Ｄｕｍｍｙ／ＢＬは、メモリセルアレイＭＣＡ１内のビット線と同等の配線幅を有する。このＤｕｍｍｙ／ＢＬには、メモリセルブロックＭＣＢとリファレンス電圧生成回路ＲＶＧ１が接続される。リファレンス電圧生成回路ＲＶＧ１は、ダミーワードトランジスタＤＷＴｎとリファレンスキャパシタＲＣｎとにより構成される。リファレンスキャパシタＲＣｎの一方の電極は、ダミープレート線ＤＰＬｎに接続される。リファレンスキャパシタＲＣｎの他方の電極は、ダミーワードトランジスタＤＷＴｎのソース／ドレインに接続される。ダミーワードトランジスタＤＷＴｎのドレイン／ソースは、Ｄｕｍｍｙ／ＢＬに接続される。
【００５６】
メモリセルアレイＭＣＡ２の外側には、メモリセルアレイＭＣＡ２の端部に配置されたビット線ＢＬ０から、メモリセルアレイＭＣＡ２内のビット線対と同一のピッチを空けて、ダミービット線ＤｕｍｍｙＢＬが配置される。また、ＤｕｍｍｙＢＬは、メモリセルアレイＭＣＡ２内のビット線と同等の配線幅を有する。このＤｕｍｍｙＢＬには、メモリセルブロックＭＣＢとリファレンス電圧生成回路ＲＶＧ２が接続される。リファレンス電圧生成回路ＲＶＧ２は、ダミーワードトランジスタＤＷＴｍ＋１とリファレンスキャパシタＲＣｍとにより構成される。リファレンスキャパシタＲＣｍの一方の電極は、ダミープレート線ＤＰＬｍに接続される。リファレンスキャパシタＲＣｍの他方の電極は、ダミーワードトランジスタＤＷＴｍ＋１のソース／ドレインに接続される。ダミーワードトランジスタＤＷＴｍ＋１のドレイン／ソースは、ＤｕｍｍｙＢＬに接続される。
【００５７】
このＤｕｍｍｙＢＬとＤｕｍｍｙ／ＢＬとは、センスアンプ回路ＳＡにより接続される。ところで、Ｄｕｍｍｙ／ＢＬに接続されるメモリセルブロックＭＣＢは、メモリセルアレイＭＣＡ１に配置されたワード線に接続される。また、ＤｕｍｍｙＢＬに接続されるメモリセルブロックＭＣＢは、メモリセルアレイＭＣＡ２に配置されたワード線に接続される。このように、ＤｕｍｍｙＢＬとＤｕｍｍｙ／ＢＬとからなるダミービット線対にそれぞれ接続されるメモリセルブロックＭＣＢが、異なるワード線に接続されるものをオープンビット線方式（開放形ビット線方式）という。
【００５８】
このように構成されたＴＣ並列ユニット直列接続型強誘電体メモリにおいて、メモリセルアレイＭＣＡ１側のビット線ＢＬ０は、隣接するビット線／ＢＬ０とダミービット線Ｄｕｍｍｙ／ＢＬとから２δのカップリングノイズを受ける。
【００５９】
また、メモリセルアレイＭＣＡ２側のビット線ＢＬ０は、隣接するビット線／ＢＬ０とダミービット線ＤｕｍｍｙＢＬとから２δのカップリングノイズを受ける。
【００６０】
以上詳述したように本実施形態では、ビット線とセンスアンプ回路ＳＡを共有し、２つのメモリセルアレイＭＣＡ１，ＭＣＡ２を選択してデータを検出するＴＣ並列ユニット直列接続型強誘電体メモリにおいて、ダミービット線対ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬの一方をメモリセルアレイＭＣＡ１の外側に、メモリセルアレイＭＣＡ１内のビット線対のピッチと同一のピッチで配置するようにしている。また、もう一方のダミービット線をメモリセルアレイＭＣＡ２の外側に、メモリセルアレイＭＣＡ２内のビット線対のピッチと同一のピッチで配置する。また、ダミービット線ＤｕｍｍｙＢＬとＤｕｍｍｙ／ＢＬとは、それぞれのメモリセルアレイＭＣＡ内のビット線と同等の配線幅を有するようにしている。
【００６１】
したがって本実施形態によれば、各メモリセルアレイＭＣＡの端部に配置されたビット線に発生するカップリングノイズのアンバランスを無くすことができる。これにより、センスアンプ回路ＳＡのセンスマージンの減少を防ぐことができ、データを正確に検出することが可能となる。
【００６２】
また、ダミービット線対を開放形にして各メモリセルアレイＭＣＡに配置しているため、それぞれのメモリセルアレイＭＣＡにダミービット線対を配置する場合に比べて、チップ面積の増加を抑えることができる。
【００６３】
また、上記ダミービット線対ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬの外側に、さらに電位がＶＳＳ（接地電位）に固定されたダミービット線ＤｕｍｍｙＢＬ０を配置してもよい。図１０は、このように構成されたＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す概略回路図である。
【００６４】
ダミービット線Ｄｕｍｍｙ／ＢＬ０は、メモリセルアレイＭＣＡ内に配置されたビット線対のピッチと同一のピッチで、ダミービット線対ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬの外側に配置される。
【００６５】
このような構成にすると、メモリセルアレイＭＣＡ及びダミービット線対ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬへの外部からのノイズを防ぐことが可能となる。
【００６６】
なお、ダミービット線Ｄｕｍｍｙ／ＢＬ０を配置するピッチは、他のビット線対と同一のピッチでなくても、同様に適用可能である。
【００６７】
（第４の実施形態）
第４の実施形態は、メモリセルアレイＭＣＡの外側にダミービット線を配置し、このダミービット線にリファレンス電位を印加するようにしたものである。
【００６８】
図１１は、本発明の第４の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す概略回路図である。なお、メモリセルアレイＭＣＡの構成は、上記第１の実施形態と同様である。
【００６９】
メモリセルアレイＭＣＡの外側には、メモリセルアレイＭＣＡの端部に配置されたビット線ＢＬ０から、メモリセルアレイＭＣＡ内のビット線対のピッチと同一の間隔を空けて、ダミービット線Ｄｕｍｍｙ／ＢＬが配置される。ダミービット線Ｄｕｍｍｙ／ＢＬにはメモリセルブロックＭＣＢが配置されるが、ダミービット線及びプレート線との接続を切り離す。
【００７０】
ダミービット線Ｄｕｍｍｙ／ＢＬには、キャパシタＣ１の一方の電極が接続される。キャパシタＣ１の他方の電極は、ＯＲ回路を介してプレート線ＰＬ，／ＰＬに接続される。なお、キャパシタＣ１の容量は、例えば‘１’データと‘０’データの読み出し電位の中間値がダミービット線Ｄｕｍｍｙ／ＢＬに印加されるように設定する。
【００７１】
このように構成されたＴＣ並列ユニット直列接続型強誘電体メモリは、アクティブ時、ダミービット線Ｄｕｍｍｙ／ＢＬにリファレンス電位が印加される。これにより、ビット線ＢＬ０には、ビット線／ＢＬ０からのカップリングノイズδと、ダミービット線Ｄｕｍｍｙ／ＢＬからのリファレンス電圧に基づくカップリングノイズδ’とが発生する。
【００７２】
したがって本実施形態によれば、メモリセルアレイＭＣＡの端部に配置されたビット線に発生するカップリングノイズのアンバランスを抑制することができる。
【００７３】
また、ダミービット線を一本にしているため、ダミービット線対を配置する場合に比べて、チップの面積を縮小することが可能となる。
【００７４】
なお、上記実施形態において、プレート線の駆動を検知する回路の一例としてＯＲ回路を用い説明した。しかし、これに限定されるものではなく、プレート線の駆動を検知可能な回路であればよい。
【００７５】
（第５の実施形態）
第５の実施形態は、メモリセルアレイＭＣＡの外側にダミーメモリセルブロックＤＭＣＢを配置するようにしたものである。
【００７６】
図１２は、本発明の第５の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す概略回路図である。なお、メモリセルアレイＭＣＡの構成は第１の実施形態と同様である。
【００７７】
メモリセルアレイＭＣＡの外側には、ダミーメモリセルブロックＤＭＣＢが配置される。そして、通常、メモリセルアレイＭＣＡの外側に配置される、電位がＶＳＳに固定されたダミービット線を取り除く。
【００７８】
このように構成されたＴＣ並列ユニット直列接続型強誘電体メモリは、ビット線ＢＬ０に対して、ＶＳＳに固定されたダミービット線からの配線容量による影響が無くなる。これにより、ビット線ＢＬ０の容量が、メモリセルアレイＭＣＡ内部の他のビット線に比べて軽くなる。
【００７９】
したがって本実施形態によれば、ビット線ＢＬ０に対する、メモリセルアレイＭＣＡ内部の他のビット線からのカップリングノイズが大きくなる。よって、ビット線ＢＬ０のカップリングノイズのアンバランスを抑制することができる。
【００８０】
（第６の実施形態）
図１３は、本発明の第６の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリの要部を示す平面図である。図１４は、図１３における１４−１４’線の断面図である。
【００８１】
メモリセルアレイＭＣＡの内部（本実施例では、ビット線／ＢＬｎ＋１とビット線ＢＬｎ＋２の間）には、スティッチ領域（Ｓｔｉｔｃｈ Ａｒｅａ）が形成される。このスティッチ領域は、ワード線ＷＬやブロック選択信号線ＢＳＬの信号の遅延を抑えるために設けられるもので、ワード線ＷＬやブロック選択信号線ＢＳＬと並行にメタル配線（本実施例では、３層メタル配線Ｍ１，Ｍ２，Ｍ３）が配置され、所定のメモリセルブロックＭＣＢを通過するごとにゲート配線ＧＣとメタル配線を接続するものである。
【００８２】
スティッチ領域の構成を、ワード線ＷＬ１を例に説明する。ゲート配線ＷＬ１（ＧＣ）はプラグ１を介して第１層メタル配線ＷＬ１（Ｍ１）２に接続される。ＷＬ１（Ｍ１）２は、プラグ３を介して第２層メタル配線ＷＬ１（Ｍ２）４に接続される。ＷＬ１（Ｍ２）４は、プラグ５を介して第３層メタル配線ＷＬ１（Ｍ３）に接続される。
【００８３】
図１５は、図１３に示したＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す概略回路図である。
【００８４】
スティッチ領域の両側には、ダミービット線ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬが配置される。このＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬは、隣接するビット線／ＢＬｎ＋１，ＢＬｎ＋２からメモリセルアレイＭＣＡ内部のビット線対と同一のピッチを空けて配置される。また、ダミービット線ＤｕｍｍｙＢＬとＤｕｍｍｙ／ＢＬとは、メモリセルアレイＭＣＡ内のビット線と同等の配線幅を有する。ダミービット線ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬには、それぞれメモリセルブロックＭＣＢが接続され、さらにリファレンス電圧生成回路ＲＶＧとセンスアンプ回路ＳＡが接続される。ここで、ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬには、データ線とカラムゲートとを接続しない。
【００８５】
このように構成されたＴＣ並列ユニット直列接続型強誘電体メモリにおいて、ビット線／ＢＬｎ＋１とビット線ＢＬｎ＋１とのピッチ、及びビット線／ＢＬｎ＋１とダミービット線ＤｕｍｍｙＢＬとのピッチが同一である。このため、ビット線／ＢＬｎ＋１は、両端のビット線から同じカップリングノイズδを受ける。ビット線ＢＬｎ＋２についても同様である。
【００８６】
以上詳述したように本実施形態では、メモリセルアレイＭＣＡ内にスティッチ領域を形成することで生じるビット線間のアンバランスを解消するために、スティッチ領域の両側にダミービット線ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬを配置する。また、ＤｕｍｍｙＢＬとＤｕｍｍｙ／ＢＬとは、メモリセルアレイＭＣＡ内のビット線と同等の配線幅を有するようにしている。
【００８７】
したがって本実施形態によれば、ビット線／ＢＬｎ＋１及びビット線ＢＬｎ＋２の両側に配置されるビット線のピッチを同一にすることができ、ビット線／ＢＬｎ＋１及びビット線ＢＬｎ＋２に発生するカップリングノイズのアンバランスを抑制することができる。これにより、センスアンプ回路ＳＡのセンスマージンの減少を防ぐことができ、データを正確に検出することが可能となる。
【００８８】
また、ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬにセンスアンプ回路ＳＡを接続しているため、メモリセルアレイＭＣＡ内のビット線と同様の動作が可能である。よって、ビット線ＢＬ０に対して、他のビット線と同様のカップリングノイズを発生させることができる。
【００８９】
また、ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬにデータ線ＤＱを接続していないので、余分な回路を省略でき、回路のスペースを縮小することが可能となる。
【００９０】
（第７の実施形態）
第７の実施形態は、メモリセルアレイＭＣＡ内に形成されたスティッチ領域の両側にダミービット線対を配置して、ビット線間に発生するカップリングノイズのアンバランスを抑制するようにしたものである。
【００９１】
図１６は、本発明の第７の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す概略回路図である。なお、スティッチ領域（Ｓｔｉｔｃｈ
Ａｒｅａ）の構成は上記第６の実施形態と同一である。
【００９２】
スティッチ領域の両側には、それぞれダミービット線対が配置される。ダミービット線対ＤｕｍｍｙＢＬｎ，Ｄｕｍｍｙ／ＢＬｎは、スティッチ領域とビット線／ＢＬｎとの間に配置され、ビット線／ＢＬｎとダミービット線ＤｕｍｍｙＢＬｎ、ダミービット線ＤｕｍｍｙＢＬｎとＤｕｍｍｙ／ＢＬｎとの間隔は、メモリセルアレイＭＣＡ内のビット線対のピッチと同一の間隔で配置される。また、ダミービット線ＤｕｍｍｙＢＬｎとＤｕｍｍｙ／ＢＬｎとは、メモリセルアレイＭＣＡ内のビット線と同等の配線幅を有する。ダミービット線ＤｕｍｍｙＢＬｎとＤｕｍｍｙ／ＢＬｎとには、それぞれメモリセルブロックＭＣＢが接続され、さらにリファレンス電圧生成回路ＲＶＧとセンスアンプ回路ＳＡが接続される。
ここで、ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬには、データ線とカラムゲートとを接続しない。
【００９３】
ダミービット線対ＤｕｍｍｙＢＬｎ＋１，Ｄｕｍｍｙ／ＢＬｎ＋１は、スティッチ領域とビット線ＢＬｎ＋１との間に配置される。他の構成は、上記ダミービット線対ＤｕｍｍｙＢＬｎ，Ｄｕｍｍｙ／ＢＬｎと同様である。
【００９４】
このように構成されたＴＣ並列ユニット直列接続型強誘電体メモリでは、ビット線／ＢＬｎとダミービット線対ＤｕｍｍｙＢＬｎとの間隔、及びダミービット線対ＤｕｍｍｙＢＬｎとＤｕｍｍｙ／ＢＬｎとの間隔が、メモリセルアレイＭＣＡ内のビット線対のピッチと同一の間隔で配置される。よって、ビット線／ＢＬｎとダミービット線対ＤｕｍｍｙＢＬｎとの間の配線寄生容量、及びダミービット線対ＤｕｍｍｙＢＬｎ，Ｄｕｍｍｙ／ＢＬｎ間の配線寄生容量が同一になる。これにより、ビット線／ＢＬｎに対するＤｕｍｍｙ／ＢＬｎからカップリングノイズについても、メモリセルアレイＭＣＡ内のビット線と同様のカップリングノイズが発生する。
【００９５】
したがって本実施形態によれば、第６の実施形態の効果に加え、さらにビット線／ＢＬｎに対して、ダミービット線対ＤｕｍｍｙＢＬｎ，Ｄｕｍｍｙ／ＢＬｎ間の配線寄生容量によるカップリングノイズのアンバランスを抑制することができる。ビット線ＢＬｎ＋１についても同様である。
【００９６】
なお、上記各実施形態のＴＣ並列ユニット直列接続型強誘電体メモリは、２Ｔ２Ｃ方式と１Ｔ１Ｃ方式の共用が可能な構成としたが、２Ｔ２Ｃ方式あるいは１Ｔ１Ｃ方式の一方のみの構成にしても同様に実施可能である。
【００９７】
また上記各実施形態では、強誘電体メモリの例としてＴＣ並列ユニット直列接続型強誘電体メモリを用いて説明したが、これに限定されるもではない。図１７は、強誘電体メモリの他の一例の主要部を示す図である。
【００９８】
トランジスタＴのゲートは、ワード線ＷＬに接続される。トランジスタＴのソース又はドレイン領域は、ビット線ＢＬに接続される。トランジスタＴのドレイン又はソース領域は、強誘電体キャパシタＣの一方の電極に接続される。強誘電体キャパシタＣのもう一方の電極は、プレート線に接続されて、メモリセルＭＣ’が構成される。すなわち、トランジスタＴと強誘電体キャパシタＣとは、直列で接続される。上記メモリセルが複数個配置されてメモリセルアレイが形成される。このように構成された強誘電体メモリを上記各実施形態に適用しても同様の効果を得ることが可能である。
【００９９】
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能なことは勿論である。
【０１００】
【発明の効果】
以上詳述したように本発明によれば、メモリセルアレイの端部に配置されたビット線のセンスマージンの減少を防止し、これによりリテンション特性やイールド率を向上することが可能な強誘電体メモリを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリを構成するメモリセルブロックＭＣＢを示す回路図。
【図２】図１に示したメモリセルブロックＭＣＢの２Ｔ２Ｃ方式における動作タイミング図。
【図３】図１に示したメモリセルブロックＭＣＢの１Ｔ１Ｃ方式における動作タイミング図。
【図４】本発明の第１の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す概略回路図。
【図５】図４に示したＴＣ並列ユニット直列接続型強誘電体メモリの２Ｔ２Ｃ方式における各ビット線間の寄生容量Ｃｂｂと、この寄生容量Ｃｂｂにより発生するカップリングノイズδとを表す一例を示す図。
【図６】図４に示したＴＣ並列ユニット直列接続型強誘電体メモリの１Ｔ１Ｃ方式における各ビット線間の寄生容量Ｃｂｂと、この寄生容量Ｃｂｂにより発生するカップリングノイズδとを表す一例を示す図。
【図７】図４に示したＴＣ並列ユニット直列接続型強誘電体メモリの１Ｔ１Ｃ方式における各ビット線間の寄生容量Ｃｂｂと、この寄生容量Ｃｂｂにより発生するカップリングノイズδとを表す他の一例を示す図。
【図８】本発明の第２の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す概略回路図。
【図９】本発明の第３の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す概略回路図。
【図１０】図９に示したＴＣ並列ユニット直列接続型強誘電体メモリの他の実施例を示す概略回路図。
【図１１】本発明の第４の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す概略回路図。
【図１２】本発明の第５の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す概略回路図。
【図１３】本発明の第６の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリの要部を示す平面図。
【図１４】図１３における１４−１４’線の断面図。
【図１５】図１３に示したＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す概略回路図。
【図１６】本発明の第７の実施形態におけるＴＣ並列ユニット直列接続型強誘電体メモリの要部構成を示す概略回路図。
【図１７】強誘電体メモリの他の一例の主要部を示す図。
【符号の説明】
ＭＣＢ，ＭＣＢ０，ＭＣＢ１…メモリセルブロック、ＭＣ，ＭＣ’…メモリセル、Ｃ…強誘電体キャパシタ、Ｔ…セルトランジスタ、ＢＳＬ０，ＢＳＬ１…ブロック選択信号線、ＢＳＴ０，ＢＳＴ１…ブロック選択トランジスタ、ＷＬ…ワード線、ＢＬ，／ＢＬ…ビット線、ＰＬ，／ＰＬ…プレート線、ＲＶＧ，ＲＶＧ１，ＲＶＧ２…リファレンス電圧生成回路、ＲＣ，ＲＣｎ…リファレンスキャパシタ、ＤＷＬ１，ＤＷＬ２…ダミーワード線、ＤＷＴ１，ＤＷＴ２，ＤＷＴｎ…ダミーワードトランジスタ、ＤＰＬ…ダミープレート線、ＳＡ…センスアンプ回路、Ｃｂｂ…寄生容量、ＭＣＡ，ＭＣＡ１，ＭＣＡ２…メモリセルアレイ、ＣＤ…カラムデコーダ、ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬ…ダミービット線、ＤＱ…データ線、ＤＳＴ０，ＤＳＴ１…データ選択トランジスタ、ＣＳＬ…カラム選択信号線、ＡＳＴ１，ＡＳＴ２…セルアレイ選択トランジスタ、ＯＲ…ＯＲ回路、Ｃ１…キャパシタ、１，３，５…プラグ、ＷＬ１（ＧＣ）…ゲート配線、２…第１層メタル配線、４…第２層メタル配線、ＷＬ１（Ｍ３）…第３層メタル配線、Ｓｔｉｔｃｈ Ａｒｅａ…スティッチ領域。
Claims (25)
- ビット線にセルトランジスタのソース又はドレイン領域が電気的に接続され、ワード線に前記セルトランジスタのゲートが電気的に接続され、前記セルトランジスタのドレイン又はソース領域に強誘電体キャパシタの一方の電極が電気的に接続され、前記強誘電体キャパシタの他方の電極にプレート線が電気的に接続されてメモリセルが構成され、前記メモリセルがマトリックス状に配置されてなるメモリセルアレイと、
前記メモリセルアレイの端部に配置されたビット線の外側に、前記メモリセルアレイの端部に配置されたビット線から前記メモリセルアレイ内のビット線間のピッチと同一の間隔を空けて配置され、前記ビット線と同等の配線幅を有する第１のダミービット線と、
前記第１のダミービット線に電気的に接続され、前記メモリセルと同じ構造を有する第１のダミーメモリセルとを具備することを特徴とする強誘電体メモリ。 - セルトランジスタのソース及びドレイン領域に強誘電体キャパシタのそれぞれの電極を電気的に接続してメモリセルが構成され、第１の端子と第２の端子との間に複数個の前記メモリセルが直列に電気的に接続され、前記第１の端子がブロック選択トランジスタを介してビット線に電気的に接続され、前記第２の端子がプレート線に電気的に接続されてメモリセルブロックが構成され、前記メモリセルブロックがマトリックス状に配置されてなるメモリセルアレイと、
前記メモリセルアレイの端部に配置されたビット線の外側に、前記メモリセルアレイの端部に配置されたビット線から前記メモリセルアレイ内のビット線間のピッチと同一の間隔を空けて配置され、前記ビット線と同等の配線幅を有する第１のダミービット線と、
前記ダミービット線に電気的に接続され、前記メモリセルブロックと同じ構造を有する第１のダミーメモリセルブロックとを具備することを特徴とする強誘電体メモリ。 - 前記第１のダミービット線のさらに外側に配置され、予め決められた電位に固定された第２のダミービット線をさらに具備することを特徴とする請求項１又は２に記載の強誘電体メモリ。
- 前記第１のダミービット線のさらに外側に、前記第１のダミービット線から前記メモリセルアレイ内のビット線間のピッチと同一の間隔を空けて配置され、前記ビット線と同等の配線幅を有する第２のダミービット線と、前記第２のダミービット線に電気的に接続され、前記第１のダミーメモリセルと相補的なデータが転送される前記メモリセルと同じ構造を有する第２のダミーメモリセルとをさらに具備することを特徴とする請求項１に記載の強誘電体メモリ。
- 前記第１のダミービット線のさらに外側に、前記第１のダミービット線から前記メモリセルアレイ内のビット線間のピッチと同一の間隔を空けて配置され、前記ビット線と同等の配線幅を有する第２のダミービット線と、前記第２のダミービット線に電気的に接続され、前記第１のダミーメモリセルブロックと相補的なデータが転送される前記メモリセルブロックと同じ構造を有する第２のダミーメモリセルブロックとをさらに具備することを特徴とする請求項２に記載の強誘電体メモリ。
- 前記第１のダミービット線と前記第２のダミービット線とに電気的に接続され、前記第１のダミービット線と前記第２のダミービット線とから信号を検出するセンスアンプ回路をさらに具備することを特徴とする請求項４又は５に記載の強誘電体メモリ。
- 前記第２のダミービット線のさらに外側に配置され、予め決められた電位に固定された第３のダミービット線をさらに具備することを特徴とする請求項６に記載の強誘電体メモリ。
- ビット線にセルトランジスタのソース又はドレイン領域が電気的に接続され、ワード線に前記セルトランジスタのゲートが電気的に接続され、前記セルトランジスタのドレイン又はソース領域に強誘電体キャパシタの一方の電極が電気的に接続され、前記強誘電体キャパシタの他方の電極にプレート線が電気的に接続されてメモリセルが構成され、前記メモリセルがマトリックス状に配置されてなる第１のメモリセルアレイと、
前記第１のメモリセルアレイに隣接して配置され、前記第１のメモリセルアレイに接続されたビット線を共用して前記第１のメモリセルアレイに隣接して配置され、前記第１のメモリセルアレイ同じ構造を有する第２のメモリセルアレイと、
前記第１のメモリセルアレイの端部に配置されたビット線の外側に、前記第１のメモリセルアレイの端部に配置されたビット線から前記第１のメモリセルアレイ内のビット線間のピッチと同一の間隔を空けて配置され、前記ビット線と同等の配線幅を有する第１のダミービット線と、
前記第１のダミービット線に電気的に接続され、前記メモリセルと同じ構造を有する第１のダミーメモリセルと
前記第２のメモリセルアレイの端部に配置されたビット線の外側に、前記第２のメモリセルアレイの端部に配置されたビット線から前記第２のメモリセルアレイ内のビット線間のピッチと同一の間隔を空けて配置され、前記ビット線と同等の配線幅を有する第２のダミービット線と、
前記第２のダミービット線に電気的に接続され、前記メモリセルと同じ構造を有する第２のダミーメモリセルとを具備することを特徴とする強誘電体メモリ。 - セルトランジスタのソース及びドレイン領域に強誘電体キャパシタのそれぞれの電極を電気的に接続してメモリセルが構成され、第１の端子と第２の端子との間に複数個の前記メモリセルが直列に電気的に接続され、前記第１の端子がブロック選択トランジスタを介してビット線に電気的に接続され、前記第２の端子がプレート線に電気的に接続されてメモリセルブロックが構成され、前記メモリセルブロックがマトリックス状に配置されてなる第１のメモリセルアレイと、
前記第１のメモリセルアレイに隣接して配置され、前記第１のメモリセルアレイに接続されたビット線を共用して前記第１のメモリセルアレイに隣接して配置され、前記第１のメモリセルアレイ同じ構造を有する第２のメモリセルアレイと、
前記第１のメモリセルアレイの端部に配置されたビット線の外側に、前記第１のメモリセルアレイの端部に配置されたビット線から前記第１のメモリセルアレイ内のビット線間のピッチと同一の間隔を空けて配置され、前記ビット線と同等の配線幅を有する第１のダミービット線と、
前記第１のダミービット線に電気的に接続され、前記メモリセルブロックと同じ構造を有する第１のダミーメモリセルブロックと
前記第２のメモリセルアレイの端部に配置されたビット線の外側に、前記第２のメモリセルアレイの端部に配置されたビット線から前記第２のメモリセルアレイ内のビット線間のピッチと同一の間隔を空けて配置され、前記ビット線と同等の配線幅を有する第２のダミービット線と、
前記第２のダミービット線に電気的に接続され、前記メモリセルブロックと同じ構造を有する第２のダミーメモリセルブロックとを具備することを特徴とする強誘電体メモリ。 - 前記第１のダミービット線と前記第２のダミービット線とに電気的に接続され、前記第１のダミービット線と前記第２のダミービット線とから信号を検出するセンスアンプ回路をさらに具備することを特徴とする請求項８又は９に記載の強誘電体メモリ。
- 前記第１のダミービット線と前記第２のダミービット線とに電気的に接続され、前記第１のダミービット線と前記第２のダミービット線とから信号を検出するセンスアンプ回路をさらに具備し、
前記第１のダミーメモリセルは、前記第１のメモリセルアレイのワード線に接続され、
前記第２のダミーメモリセルは、前記第２のメモリセルアレイのワード線に接続されることを特徴とする請求項８に記載の強誘電体メモリ。 - 前記第１のダミービット線と前記第２のダミービット線とに電気的に接続され、前記第１のダミービット線と前記第２のダミービット線とから信号を検出するセンスアンプ回路をさらに具備し、
前記第１のダミービット線と前記第２のダミービット線とからなるダミービット線対は、前記第１のダミーメモリセルブロックが前記第１のメモリセルアレイのワード線に接続され、前記第２のダミーメモリセルブロックが前記第２のメモリセルアレイのワード線に接続されるオープンビット線方式であることを特徴とする請求項９に記載の強誘電体メモリ。 - 前記第１のダミービット線及び前記第２のダミービット線のさらに外側に配置され、予め決められた電位に固定された第３のダミービット線をさらに具備することを特徴とする請求項１０に記載の強誘電体メモリ。
- ビット線にセルトランジスタのソース又はドレイン領域が電気的に接続され、ワード線に前記セルトランジスタのゲートが電気的に接続され、前記セルトランジスタのドレイン又はソース領域に強誘電体キャパシタの一方の電極が電気的に接続され、前記強誘電体キャパシタの他方の電極にプレート線が電気的に接続されてメモリセルが構成され、前記メモリセルがマトリックス状に配置されてなるメモリセルアレイと、
前記ワード線と並行に前記メモリセルアレイの上部に配置された補助ワード線と、
前記メモリセルアレイの内部に配置され、前記ワード線と前記補助ワード線とを電気的に接続するスティッチ部と、
前記スティッチ部と前記スティッチ部を挟む２つのビット線の一方との間に、前記２つのビット線の一方から前記メモリセルアレイ内のビット線間のピッチと同一の間隔を空けて配置され、前記ビット線と同等の配線幅を有する第１のダミービット線と、
前記第１のダミービット線に電気的に接続され、前記メモリセルと同じ構造を有する第１のダミーメモリセルと、
前記スティッチ部と前記スティッチ部を挟む２つのビット線のもう一方との間に、前記２つのビット線のもう一方から前記メモリセルアレイ内のビット線間のピッチと同一の間隔を空けて配置され、前記ビット線と同等の配線幅を有する第２のダミービット線と、
前記第２のダミービット線に電気的に接続され、前記メモリセルと同じ構造を有する第２のダミーメモリセルとを具備することを特徴とする強誘電体メモリ。 - セルトランジスタのソース及びドレイン領域に強誘電体キャパシタのそれぞれの電極を電気的に接続してメモリセルが構成され、第１の端子と第２の端子との間に複数個の前記メモリセルが直列に電気的に接続され、前記第１の端子がブロック選択トランジスタを介してビット線に電気的に接続され、前記第２の端子がプレート線に電気的に接続されてメモリセルブロックが構成され、前記メモリセルブロックがマトリックス状に配置されてなるメモリセルアレイと、
前記ワード線と並行に前記メモリセルアレイの上部に配置された補助ワード線と、
前記メモリセルアレイの内部に配置され、前記ワード線と前記補助ワード線とを電気的に接続するスティッチ部と、
前記スティッチ部と前記スティッチ部を挟む２つのビット線の一方との間に、前記２つのビット線の一方から前記メモリセルアレイ内のビット線間のピッチと同一の間隔を空けて配置され、前記ビット線と同等の配線幅を有する第１のダミービット線と、
前記第１のダミービット線に電気的に接続され、前記メモリセルブロックと同じ構造を有する第１のダミーメモリセルブロックと、
前記スティッチ部と前記スティッチ部を挟む２つのビット線のもう一方との間に、前記２つのビット線のもう一方から前記メモリセルアレイ内のビット線間のピッチと同一の間隔を空けて配置され、前記ビット線と同等の配線幅を有する第２のダミービット線と、
前記第２のダミービット線に電気的に接続され、前記メモリセルブロックと同じ構造を有する第２のダミーメモリセルブロックとを具備することを特徴とする強誘電体メモリ。 - 前記第１のダミービット線と前記第２のダミービット線とから信号を検出するセンスアンプ回路をさらに具備し、
前記第２のダミーメモリセルは、前記第１のダミーメモリセルと相補的なデータが転送されることを特徴とする請求項１４に記載の強誘電体メモリ。 - 前記第１のダミービット線と前記第２のダミービット線とから信号を検出するセンスアンプ回路をさらに具備し、
前記第２のダミーメモリセルブロックは、前記第１のダミーメモリセルブロックと相補的なデータが転送されることを特徴とする請求項１５に記載の強誘電体メモリ。 - 前記スティッチ部と前記第１のダミービット線との間に、前記第１のダミービット線から前記メモリセルアレイ内のビット線間のピッチと同一の間隔を空けて配置され、前記ビット線と同等の配線幅を有する第３のダミービット線と、
前記第３のダミービット線に電気的に接続され、前記メモリセルと同じ構造を有する第３のダミーメモリセルと
前記スティッチ部と前記第２のダミービット線との間に、前記第２のダミービット線から前記メモリセルアレイ内のビット線間のピッチと同一の間隔を空けて配置され、前記ビット線と同等の配線幅を有する第４のダミービット線と、
前記第４のダミービット線に電気的に接続され、前記メモリセルと同じ構造を有する第４のダミーメモリセルとをさらに具備することを特徴とする請求項１４に記載の強誘電体メモリ。 - 前記スティッチ部と前記第１のダミービット線との間に、前記第１のダミービット線から前記メモリセルアレイ内のビット線間のピッチと同一の間隔を空けて配置され、前記ビット線と同等の配線幅を有する第３のダミービット線と、
前記第３のダミービット線に電気的に接続され、前記メモリセルブロックと同じ構造を有する第３のダミーメモリセルブロックと
前記スティッチ部と前記第２のダミービット線との間に、前記第２のダミービット線から前記メモリセルアレイ内のビット線間のピッチと同一の間隔を空けて配置され、前記ビット線と同等の配線幅を有する第４のダミービット線と、
前記第４のダミービット線に電気的に接続され、前記メモリセルブロックと同じ構造を有する第４のダミーメモリセルブロックとをさらに具備することを特徴とする請求項１５に記載の強誘電体メモリ。 - 前記第３のダミーメモリセルは、前記第１のダミーメモリセルと相補的なデータが転送され、
前記第４のダミーメモリセルは、前記第２のダミーメモリセルと相補的なデータが転送され、
前記第１のダミービット線と前記第３のダミービット線とから信号を検出する第１のセンスアンプ回路と、
前記第２のダミービット線と前記第４のダミービット線とから信号を検出する第２のセンスアンプ回路とをさらに具備することを特徴とする請求項１８に記載の強誘電体メモリ。 - 前記第３のダミーメモリセルブロックは、前記第１のダミーメモリセルブロックと相補的なデータが転送され、
前記第４のダミーメモリセルブロックは、前記第２のダミーメモリセルブロックと相補的なデータが転送され、
前記第１のダミービット線と前記第３のダミービット線とから信号を検出する第１のセンスアンプ回路と、
前記第２のダミービット線と前記第４のダミービット線とから信号を検出する第２のセンスアンプ回路とをさらに具備することを特徴とする請求項１９に記載の強誘電体メモリ。 - ビット線にセルトランジスタのソース又はドレイン領域が電気的に接続され、ワード線に前記セルトランジスタのゲートが電気的に接続され、前記セルトランジスタのドレイン又はソース領域に強誘電体キャパシタの一方の電極が電気的に接続され、前記強誘電体キャパシタの他方の電極にプレート線が電気的に接続されてメモリセルが構成され、前記メモリセルがマトリックス状に配置されてなるメモリセルアレイと、
前記メモリセルアレイの端部に配置されたビット線より外側に配置されたダミービット線と、
一方の電極が前記ダミービット線に電気的に接続されたキャパシタと、
出力側が前記キャパシタの他方の電極に電気的に接続され、入力側が前記プレート線に電気的に接続され、前記プレート線の駆動を検知するダミービット線駆動回路とを具備することを特徴とする強誘電体メモリ。 - セルトランジスタのソース及びドレイン領域に強誘電体キャパシタのそれぞれの電極を電気的に接続してメモリセルが構成され、第１の端子と第２の端子との間に複数個の前記メモリセルが直列に電気的に接続され、前記第１の端子がブロック選択トランジスタを介してビット線に電気的に接続され、前記第２の端子がプレート線に電気的に接続されてメモリセルブロックが構成され、前記メモリセルブロックがマトリックス状に配置されてなるメモリセルアレイと、
前記メモリセルアレイの端部に配置されたビット線より外側に配置されたダミービット線と、
一方の電極が前記ダミービット線に電気的に接続されたキャパシタと、
出力側が前記キャパシタの他方の電極に電気的に接続され、入力側が前記プレート線に電気的に接続され、前記プレート線の駆動を検知するダミービット線駆動回路とを具備することを特徴とする強誘電体メモリ。 - ビット線にセルトランジスタのソース又はドレイン領域が電気的に接続され、ワード線に前記セルトランジスタのゲートが電気的に接続され、前記セルトランジスタのドレイン又はソース領域に強誘電体キャパシタの一方の電極が電気的に接続され、前記強誘電体キャパシタの他方の電極にプレート線が電気的に接続されてメモリセルが構成され、前記メモリセルがマトリックス状に配置されてなるメモリセルアレイと、
前記メモリセルと同じ構造を有し、かつ前記ビット線に電気的に接続されないダミーメモリセルとを具備することを特徴とする強誘電体メモリ。 - セルトランジスタのソース及びドレイン領域に強誘電体キャパシタのそれぞれの電極を電気的に接続してメモリセルが構成され、第１の端子と第２の端子との間に複数個の前記メモリセルが直列に電気的に接続され、前記第１の端子がブロック選択トランジスタを介してビット線に電気的に接続され、前記第２の端子がプレート線に電気的に接続されてメモリセルブロックが構成され、前記メモリセルブロックがマトリックス状に配置されてなるメモリセルアレイと、
前記メモリセルブロックと同じ構造を有し、かつ前記ビット線に電気的に接続されないダミーメモリセルブロックとを具備することを特徴とする強誘電体メモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003164141A JP4015968B2 (ja) | 2003-06-09 | 2003-06-09 | 強誘電体メモリ |
| EP04736356A EP1631964A2 (en) | 2003-06-09 | 2004-06-08 | Ferroelectric memory device |
| KR20057023539A KR100786428B1 (ko) | 2003-06-09 | 2004-06-08 | 강유전성 메모리 장치 |
| CNB2004800161525A CN100468566C (zh) | 2003-06-09 | 2004-06-08 | 铁电存储器件 |
| PCT/JP2004/008288 WO2004109705A2 (en) | 2003-06-09 | 2004-06-08 | Ferroelectric memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003164141A JP4015968B2 (ja) | 2003-06-09 | 2003-06-09 | 強誘電体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005004811A true JP2005004811A (ja) | 2005-01-06 |
| JP4015968B2 JP4015968B2 (ja) | 2007-11-28 |
Family
ID=33508777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003164141A Expired - Fee Related JP4015968B2 (ja) | 2003-06-09 | 2003-06-09 | 強誘電体メモリ |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP1631964A2 (ja) |
| JP (1) | JP4015968B2 (ja) |
| KR (1) | KR100786428B1 (ja) |
| CN (1) | CN100468566C (ja) |
| WO (1) | WO2004109705A2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7839669B2 (en) | 2007-10-19 | 2010-11-23 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2011060342A (ja) * | 2009-09-07 | 2011-03-24 | Toshiba Corp | 強誘電体メモリ装置 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8310856B2 (en) * | 2010-06-09 | 2012-11-13 | Radiant Technology | Ferroelectric memories based on arrays of autonomous memory bits |
| CN102184946B (zh) * | 2011-03-17 | 2017-04-12 | 复旦大学 | 金属半导体化合物薄膜和dram存储单元及其制备方法 |
| CN109643570B (zh) | 2016-08-31 | 2023-11-21 | 美光科技公司 | 包括铁电存储器且用于操作铁电存储器的装置及方法 |
| WO2018044510A1 (en) | 2016-08-31 | 2018-03-08 | Micron Technology, Inc. | Apparatuses and methods including two transistor-one capacitor memory and for accessing same |
| KR102160178B1 (ko) * | 2016-08-31 | 2020-09-28 | 마이크론 테크놀로지, 인크 | 메모리 어레이 |
| WO2018044487A1 (en) | 2016-08-31 | 2018-03-08 | Micron Technology, Inc. | Apparatuses and methods including ferroelectric memory and for accessing ferroelectric memory |
| SG11201901210UA (en) | 2016-08-31 | 2019-03-28 | Micron Technology Inc | Ferroelectric memory cells |
| CN109087674A (zh) * | 2017-06-14 | 2018-12-25 | 萨摩亚商费洛储存科技股份有限公司 | 铁电内存及其数据读取、写入与制造方法和电容结构 |
| US10867675B2 (en) | 2017-07-13 | 2020-12-15 | Micron Technology, Inc. | Apparatuses and methods for memory including ferroelectric memory cells and dielectric memory cells |
| CN107481751B (zh) * | 2017-09-06 | 2020-01-10 | 复旦大学 | 一种铁电存储集成电路 |
| CN110428861A (zh) * | 2019-09-12 | 2019-11-08 | 上海明矽微电子有限公司 | 一种减小eeprom存储器面积的方法 |
| CN117980993A (zh) * | 2021-11-30 | 2024-05-03 | 华为技术有限公司 | 铁电存储器、数据读取方法及电子设备 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2746730B2 (ja) * | 1990-05-17 | 1998-05-06 | 富士通株式会社 | 半導体記憶装置 |
| US6320782B1 (en) * | 1996-06-10 | 2001-11-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device and various systems mounting them |
| KR100197576B1 (ko) * | 1996-10-31 | 1999-06-15 | 윤종용 | 서브 더미 비트라인 및 서브 더미 워드라인을 가지는반도체 메모리 장치 |
| JP3604524B2 (ja) * | 1997-01-07 | 2004-12-22 | 東芝マイクロエレクトロニクス株式会社 | 不揮発性強誘電体メモリ |
| US5864496A (en) * | 1997-09-29 | 1999-01-26 | Siemens Aktiengesellschaft | High density semiconductor memory having diagonal bit lines and dual word lines |
| US5909388A (en) * | 1998-03-31 | 1999-06-01 | Siemens Aktiengesellschaft | Dynamic random access memory circuit and methods therefor |
| US6198652B1 (en) * | 1998-04-13 | 2001-03-06 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor integrated memory device |
| JP2001119410A (ja) * | 1999-10-21 | 2001-04-27 | Sony Corp | 自己識別フェーズにおける処理方法 |
-
2003
- 2003-06-09 JP JP2003164141A patent/JP4015968B2/ja not_active Expired - Fee Related
-
2004
- 2004-06-08 WO PCT/JP2004/008288 patent/WO2004109705A2/en active Application Filing
- 2004-06-08 KR KR20057023539A patent/KR100786428B1/ko not_active IP Right Cessation
- 2004-06-08 CN CNB2004800161525A patent/CN100468566C/zh not_active Expired - Fee Related
- 2004-06-08 EP EP04736356A patent/EP1631964A2/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7839669B2 (en) | 2007-10-19 | 2010-11-23 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2011060342A (ja) * | 2009-09-07 | 2011-03-24 | Toshiba Corp | 強誘電体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1806294A (zh) | 2006-07-19 |
| KR100786428B1 (ko) | 2007-12-17 |
| EP1631964A2 (en) | 2006-03-08 |
| WO2004109705A3 (en) | 2005-03-03 |
| JP4015968B2 (ja) | 2007-11-28 |
| CN100468566C (zh) | 2009-03-11 |
| KR20060024402A (ko) | 2006-03-16 |
| WO2004109705A2 (en) | 2004-12-16 |
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| JP2003297074A (ja) | 強誘電体メモリ装置 | |
| JP2003297073A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070424 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070620 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070911 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070914 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100921 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110921 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110921 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120921 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120921 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130921 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |