JP2746730B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2746730B2 JP2127524A JP12752490A JP2746730B2 JP 2746730 B2 JP2746730 B2 JP 2746730B2 JP 2127524 A JP2127524 A JP 2127524A JP 12752490 A JP12752490 A JP 12752490A JP 2746730 B2 JP2746730 B2 JP 2746730B2
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Description

【発明の詳細な説明】 〔発明の概要〕 半導体記憶装置特にDRAMのセンスアンプ部分の構成に
関し、 センスアンプ近傍のビット線間寄生容量を低減する有
効、確実な手段を提供し、隣接ビット線間の相互干渉問
題を低減することを目的とし、 センスアンプとメモリセルアレー内のビット線とを接
続するビット線延長部分の配線に、絶縁層を介して、該
配線間の寄生結合容量を減少する導電層板を被着するよ
う構成する。
〔産業上の利用分野〕
本発明は、半導体記憶装置特にDRAMのセンスアンプ部
分の構成に関する。
近年DRAMの高集積化が進んで配線間が密になってきて
いる。このため、これまで無視できていた配線間の寄生
結合容量による誤動作が問題になりつつある。ビット線
どうしの結合により、あるビット線に生じたメモリセル
出力信号が、隣のビット線に影響をもつことが広く知ら
れており、これに対しては、次のような対策が知られて
いる。
ビット線のツイスト配線を行い、結合容量を介した雑
音信号をキャンセルする。この考えは電話線のいわゆる
ツイステッド・ペア配線と同じことで、これをICの配線
パターン上で行ったと考えれば良い。
もともとビット線間に寄生結合容量の発生しにくい構
造を採用する。たとえばビット線をアルミ配線で形成す
るのではなく、配線層を非常に薄くできる高融点金属を
用いる。アルミの場合、製造工程的にはスパッタが用い
られるが、スパッタではあまり薄い層を断線なく被着す
ることができない。高融点金属たとえばタングステンは
気相成長法（CVD法）で被着でき、厚さも薄くできるの
で、隣接配線間の寄生容量も生じにくい。即ち厚さを薄
くすればコンデンサの対向電極面積を小にしたことに相
当し、コンデンサ容量が小さくなる。
スタックトキャパシタ型セルにおいて、ビット線の配
線を形成したのち配線の隙間をぬってトランジスタとキ
ャパシタを繋ぐ接続部分をもち、キャパシタをビット線
の上に形成する、というセル構造にする。これによっ
て、ビット線の上に層間絶縁膜を介してセルプレート電
極が面状に形成されるので、当該電極面がシールド板の
役目をして、ビット線どうしの寄生結合容量を減少す
る。
このように、セルアレー内のビット線に対する雑音対
策はあるものの、ビット線の延長部分たるセンスアンプ
近傍の配線に対して有効な手段がなかったため、集積度
の向上とともに、この部分での雑音信号対策が要求され
るようになってきた。ビット延長部分にはゲート回路な
どがあり、ビット線はそれらの間を縫って細いピッチで
入ってくるので相互間容量が大きく、この部分の雑音信
号対策は重要である。
〔従来の技術〕
従来、センスアンプ近傍のビット線の延長部分の配線
に対しては、配線のツイストといったことが実質的にで
きないため（配線相互の関係が複雑になり、ツイストに
よる雑音信号の確実なキャンセルができない）、配線間
寄生結合容量を減少させるのは、配線層の厚さを薄くす
るのが唯一とも言える手段であった。しかし、メモリの
ビット数の増大は急激であり、これに対応して配線を微
細化していくと、高融点金属といえども極端に薄くはで
きず、むしろこの場合配線抵抗の増大が問題になるた
め、限界が生じてしまう。
このように従来センスアンプ周囲の配線部分での隣接
ビット線間の寄生結合容量に起因する雑音の有効、確実
な防止手段はなかったが、不満足なが次のような手段が
とられてきた。
センスアンプ近傍の信号線は導電層が厚くなるアルミ
配線をなるべく避け、ポリシリコン等で行う。
メモリセルの蓄積容量をできる限り大きくして信号電
圧を確保し、寄生容量を通じての雑音に対して強くす
る。
一組のビット線ペアに一個のセンスアンプを配置する
のが通常であったが、これを二組のビット線ペアに一個
のセンスアンプを配置するようにし、センスアンプはセ
ルアレーの両脇に並べる。この結果センスアンプ内の配
線ピッチは倍に、緩くできるので、配線間の距離を確保
できビット線間容量を低減できる。
〔発明が解決しようとする課題〕
ビット線間寄生容量による相互干渉に対する上記の対
策で、については抵抗の増大があり薄層化に限界があ
る。についてはメモリセル面積は高集積化とともにど
んどん小さくなっている現状で、容量を充分確保するの
は容易ではない、についてはセンスアンプ内の配線ピ
ッチを緩和したかわりに、センスアンプ列が通常方式の
２倍の数になるためメモリチップ寸法が大きくなってし
まう、という問題点がある。
本発明は、センスアンプ近傍のビット線間寄生容量を
低減する有効、確実な手段を提供し、隣接ビット線間の
相互干渉問題を低減することを目的とするものである。
〔課題を解決するための手段〕
第１図、第２図に示すように本発明では、DRAMのセン
スアンプSAと、メモリセルアレイMCA内のビット線BL,▲
▼（1,2,……は相互を区別する添字で、適宜省略す
る）とを接続するビット線延長部分（鎖線CLで表わされ
る部分）の配線に、絶縁層IL2を介して、該配線BL,▲
▼間の寄生結合容量CBBを減少する導電層板SLDを被着
する。
鎖線部分CLには図示しないがコラム（ビット線）の入
出力ゲート、この部分を通るデータバスとビット線とを
つなぐゲート、シェァドセンスアンプ構成のときはセン
スアンプがセルアレイを選択するためのゲート回路など
が設けられる。かゝるビット線延長部分CLにもビット線
相互間の寄生結合容量CBBがある。
第２図は第１図のＡ−Ａ線部分の断面図であり、この
図に示すように導電層板SLDはビット線間に食い込むよ
うに被着形成される。なお第１図では導電層板SLDは１
本の線で表わされているが、実際は鎖線CL内全体を覆っ
て形成される。形成方法としては、CVD法で層間絶縁膜
を被着し、その上にやはりCVD法で多結晶シリコンを被
着すればよい。例えばビット線の幅は１μｍ、厚さは0.
5μｍ、相互の間隔は1.5μｍとすると、この形成方法で
は導電層板は図示のようにビット線の間にも入ってく
る。
第１図では導電層板SLDは部分CLを覆うだけである
が、これはセンスアンプSA上も覆うようにしてもよく、
またはMCA側に延びる即ちメモリセルアレイのセルプレ
ートと一体化してもよい。導電層板はシールド板として
機能するものであるから、直接グランドなどの定電位源
へ接続する他、抵抗を介して接続する、スイッチング素
子により接続すくる、等としてもよい。
〔作用〕
この構成によれば、ビット線延長部分CLの線間容量を
低減できる。即ち第２図に示されるように、導電層板SL
Dはビット線延長部分を３方から囲む形になり、線間結
合容量CBBは導電層板を入れない場合に比べて激減し、
実質的に無視できる程度になる。これにより、メモリセ
ルデータの限界的読出し感度を高くすることができる。
なお導電層板SLDを設けると、ビット線BL,▲▼が
この導電層板SLDに対して寄生容量CBSを持つことになる
が、これは相互干渉即ちあるビット線対に生じたメモリ
セル読出出力によるH/Lレベル変化が隣接ビット線のH/L
レベルに変化を与え誤動作を招くことには関与しない。
前記従来技術の問題点は、導電層体SLDの被着で
線間結合容量が減少するので必要性が薄くなる。同に
ついても同様であるが、この２組のビット線対に１個の
センスアンプを配置してセンスアンプ内配線ピッチを緩
くする手法は、トランジスタの耐圧を確保しやすいの
で、本発明と併用してよい。
〔実施例〕
第１図でQ1,Q2はセンスアンプのトランジスタであ
り、クロックφＳが入ってセンスアンプ群を活性化する
トランジスタQ4がオンになるとき、ビット線BL,▲
▼のH/Lレベルにより一方がオン、他方がオフになっ
て、該ビット線のH/Lレベルを拡大する。例えば、メモ
リセルの読出しデータによりビット線BLが▲▼より
僅かにＨになると、トランジスタQ1がQ2より導通性大に
なり、▲▼をプルダウンする。センスアンプには図
示しないが第１図で左方にもう１組のトランジスタ（こ
れはｐチャネルMOSトランジスタ）があり、これはBLが
▲▼よりＨならBLを電源Vccへプルアップして一層
Ｈにする。Q3はDRAMメモリセルのトランスファゲートを
構成するトランジスタ、C3は同キャパシタを構成するコ
ンデンサである。メモリセルMCはそのトランジスタQ3の
ゲートがワード線WLに接続し、ドレインがビット線に接
続する。
第２図でSUBはシリコン半導体基板、IL1はフィールド
酸化膜または層間絶縁膜である。
第３図は導電層板SLDを、DRAMメモリセルのキャパシ
タの電極の一方（セルプレートCP）と一体にした本発明
の実施例を示す。（ａ）はパターンレイアウトを示す
図、（ｂ）は（ａ）に対応させて示した回路図である。
ビット線BL,▲▼はシリサイドWSiで形成されてお
り、メモリセルのトランジスタQ3のドレイン、選択ゲー
トトランジスタQ5,Q6のソース／ドレイン、センスアン
プのトランジスタQ1,Q2のドレイン等にコンタクトする
が、図ではこのコンタクト部分を黒丸で示す。ビット線
延長部分には、センスアンプとビット線を接続する選択
ゲートQ5,Q6（２ビット線対に１つのセンスアンプを設
ける所謂シェァドセンスアンプのときこの選択ゲートが
設けられる）の他に、ウェルバイアス用のアルミ配線V
BBなどが設けられる。BTはトランジスタQ5,Q6のゲート
電極配線、WCはウエルコンタクトである。
セルプレートCPは、従来のDRAMではセルアレイ領域を
覆うように設けられている。第３図ではこれを線延長部
分CLも覆うようにする。ビット線延長部分CLを覆うセル
プレートCPは前述の導電層板SLDを構成する。
センスアンプのトランジスタQ1,Q2の共通ソース配線N
SAは第１図に示したように活性化用トランジスタQ4を介
してグランドへ接続する。この配線NSAはQ1,Q2のソース
領域とのコンタクトを黒四角で示す。配線NSAはアルミ
配線で、センス動作時に大電流が流れるので幅を広くと
ってある。この配線NSAの下にも導電層板SLDを設けてお
くと、シールド効果は一層有効である。
このシールド板（導電層板）のため、センスアンプ近
傍のビット線間寄生結合容量は実質的になくなり、隣接
ビット線の電位変化による誤動作の可能性が殆んどなく
なる。
DRAMのスタックトキャパシタ型メモリセルは第４図
（ａ）に示す構成をしている。この図でドレイン領域
Ｄ、ソース領域Ｓ、ワード線WL（ゲート電極）がトラン
ジスタQ3を構成し、セルプレートCPと蓄積電極SEがコン
デンサC3を構成する。このように従来のスタックトキャ
パシタセルでは、MOSトランジスタQ3を形成しその上に
乗る如く蓄積キャパシタC3を形成し、これらを覆うよう
にビット線BLを形成する。これに対して第４図（ｂ）の
構造では、MOSトランジスタQ3を形成したのち、ビット
線BLを形成し、然るのちビット線の隙間を縫うようにス
ルーホールTHをあけ、蓄積電極SEをビット線の上に置
く。これに伴ないセルプレートCPはセルアレイを覆う一
枚の電極板になり、ビット線の上に位置する。なお第４
図（ａ）（ｂ）とも、特に符号などを付けて明示しない
が、SE,WLなどの周囲には絶縁層がある。
セルプレートがセルアレイを覆う第４図（ｂ）のセル
構造であると、第３図のビット線延長部CLを覆う導電層
板SLDを該セルプレートと一体化する構造は製作容易で
ある。即ちこの場合はセルプレートを全面に形成したの
ち、セルアレイだけでなく、ビット線延長部にも残るよ
うにパターニングすればよい。第４図（ａ）の構造で
は、セルプレートはビット線の下にしかないため、これ
をビット線延長部まで延ばしてもシールド効果は薄い。
この場合はビット線の下面を覆うだけで、第２図のよう
にビット線の上面と左，右側面の３面を覆うことになら
ないからである。
第５図の実施例では東電層板SLDはセルプレートCPと
は別にし、そしてセルプレートとは異なる電源本例では
グランドへ直接接続している。SLDをCPと別にすればセ
ル構造が第４図（ａ）（ｂ）いずれであってもよい。な
お本例ではやはり第４図（ｂ）の構造とし、従ってSLD
はCPと同じ材料、同じ工程で作られ、同一層にあって
唯、パターン的に分離されているだけである。
導電層板SLDとセルプレートCPとを分離することは、
ビット線のリストア電圧とセンスアンプの動作振幅が異
なるとき、有効である。たとえばビット線のリセット電
圧は0.8V、リストア電圧つまり１レベルのセルの再書き
込み電圧は1.6Vの設計とする。センスアンプのリセット
レベルはビット線と同じであり0.8Vである。しかし、デ
ータバス（図示せず）への駆動を強力にするため、セン
スアンプの駆動を外部電源の3.3Vから直接行う。このた
め、センスアンプは１レベルとして3.3Vまで増幅する。
ビット線へのリストアレベルはQ5,Q6のゲート電圧で1.6
Vに制限するわけである。この結果、センスアンプ近傍
のビット線の平均的電圧はリセット時に0.8Vであったも
のが、センス動作後には1.65Vに上昇する（3.3/2＝1.6
5）。このためセンスアンプ近傍のシールド板は、ビッ
ト線とシールド板の結合容量を通じてリセット時に対し
て電位が若干上昇する雑音電圧を受ける。従ってこれを
セルプレートと共通にしていると、セルプレートがバン
プノイズを受けた状態になり、セル内の電荷の変調をき
たす恐れがあるが、別にしておけばこの恐れはない。
第５図では導電層板SLDは直接別電源（こゝではグラ
ンド）へ接続するが、これは第６図（ａ）に示すように
抵抗Ｒを通して接続してもよい。このように抵抗を入れ
る目的は、センスアンプが動作したときにシールド板SL
Dに与える雑音が直接電源に流れ込むと電源を通して他
の回路への雑音信号となる恐れがあるため、抵抗Ｒと寄
生容量CBS×ｎのCR時定数で雑音の波形を鈍らせて影響
をなくすことである。この場合でも、CR時定数はRAS（R
ow Address Strobe）サイクルタイムの半分よりも小さ
い程度になる抵抗値である必要がある。なぜならばある
ビット線がシールド板に与えた雑音信号が隣のビット線
に行かずに然るべき電源に流れてくれることがシールド
効果になるためであり、過剰に大きい抵抗はシールド効
果を減殺する。抵抗Ｒは特別に設ける代りに、導電層板
SLDを多結晶シリコンなどの抵抗の高い材料で作って、
その抵抗を利用してもよい。
また導電板SLDを直接または抵抗を介して別電源へ接
続する代りに、第６図（ｂ）に示すようにトランジスタ
Q7を介して別電源（こゝでは接地）へ接続するようにし
てもらよい。このトランジスタQ7のゲートにはRASバー
信号より遅延させて作ったクロックφSDが与えられる。
このφSDはセンスアンプ活性化クロックに対して数ナノ
秒遅れて変化するものである。センス動作の初期はQ7は
オン状態でありシールド板は電気的に接地されているの
でビット線が与える寄生結合雑音はシールドされる。セ
ンスアンプが安定化するまで増幅動作が進んだ段階でφ
SDは遷移し、Q7はオフするため、シールド板SLDはフロ
ーティング状態になる。なおQ7には並列にＲがあるが、
これはなくてもよいものである。即ち、設けたとしても
Ｒの値は、下限は全ビット線とシールド板の結合容量CB
S×ｎ（ｎはビット線の本数）とＲの積で表される時定
数がメモリのRASサイクル時間の半分よりも同等以上に
なることで、上限は実質的になく、無限大つまりＲがな
くてもかまわない。こうすることによって、シールド板
は実質的にフローティング状態になりビット線延長部分
との結合雑音を受ければそれに応じて電圧が変化する。
センスアンプの状態が確定すれば雑音に対して強くなっ
ており、シールド板の存在は必要ない。センスアンプ近
傍の平均電位がリセットレベルの0.8Vから1.65Vに上昇
するに従い、フローティング状態のシールド板の電位も
これに引きずられるように上昇する。RASサイクルが終
了し、センスアンプが1.6Vにリセットされればシールド
板の電位も引きずられて下降し、もとの0Vにもどる。こ
うすればシールド板の電位変化によってセンスアンプ周
囲のビット線の平均電位変化に伴う当該配線容量の充電
放電による電荷は接地配線に流れ込まず、この部分の電
力消費がなくなる。すなわちチップの消費電力を少なく
できる。
第６図（ａ）に▲▼とφSDの時間関係を示す。
また同（ｂ）にセンスアンプSAの出力とビット線BLの電
位変化を示し、“1"はデータ１側を示す。データ“0"側
は下方に凹む実／点線曲線である。更に同（Ｃ）は導電
層板SLDの電位変化を示す。φSDがＬでSLDがフローティ
ングになる間、電位上昇がある。
導電層板SLDは、ビット線延長部CLだけでなく、セン
スアンプSA部を覆うように設けてよい。この場合を第７
図に示す。SLDは配線NSAの下部を通ってSA部に延長す
る。勿論、SAのトランジスタQ1,Q2のソースと配線NSAと
のコンタクト部（黒四角）は空けておく。このSLDの別
電源（例えばグランド）への接続も第５図、第６図のい
ずれかとする。また導電層板SLDは第３図のようにセル
プレートCPと一体化してもよく、この場合セルプレート
はビット線延長部およびセンスアンプ部へ延びることに
なる。
第８図も第７図と同じであるが、メモリセルMCの構造
を詳細に示す。
の領域はアクティブ領域ARで、この部分にメモリセルの
トランジスタが形成される。１領域ARに２メモリセルが
形成され、これらのトランジスタのドレインとビット線
BLとのコンタクト（黒丸）は共用である。白丸部分にキ
ャパシタが形成されている。このメモリセル構造は第３
図等のそれでもある。
対比用に、第９図に従来例を示す。図示のようにセル
プレートCPはセルアレイで終り、ビット線延長部CLには
シールド層はない。
〔発明の効果〕
以上説明したように本発明ではセンスアンプとビット
線の接続部分についてもシールド板を設けるという手段
で相互干渉を除去したので、高集積度DRAMでも誤動作を
回避でき、平面的なスペースは必要としないので集積度
の低下を招くことはない、等の利点が得られる。
【図面の簡単な説明】
第１図は本発明の原理図、 第２図は第１図のＡ−Ａ線の断面図、 第３図は本発明の実施例１を示す平面図及び回路図、 第４図はスタックトキャパシタセルの説明図、 第５図は本発明の実施例２を示す平面図及び回路図、 第６図は第５図とは異なる回路例を示す回路図およびタ
イムチャート、 第７図は導電層板の他のパターンを示す平面図、 第８図は第７図のセルアレイの詳細を示す平面図、 第９図は従来例を示す平面図である。 第１図でSAはセンスアンプ、MCAHメモリセルアレー、B
L,▲▼はビット線、WLはワード線、CLはビット線延
長部分、SLDは導電層板である。

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】センスアンプ（SA）とメモリセルアレー
    （MCA）内のビット線（BL,▲▼）とを接続するビッ
    ト線延長部分（CL）の配線に、絶縁層を介して、該配線
    間の寄生結合容量を減少する導電層板（SLD）を被着し
    たことを特徴とする半導体記憶装置。
  2. 【請求項２】導電層板はDRAM型メモリセルのセルプレー
    ト（CP）とは別であり、そして該セルプレートとは別
    の、アースを含む電圧源に直接または抵抗を介して接続
    されたことを特徴とする請求項１記載の半導体記憶装
    置。
  3. 【請求項３】メモリセルは、ビット線の上に絶縁層を介
    してセルプレートが形成される構造を有するスタックト
    キャパシタ型であり、導電層板は該セルプレートと一体
    であることを特徴とする請求項１記載の半導体記憶装
    置。
  4. 【請求項４】導電層板は、スイッチ手段（Q7）によって
    アースを含む電源に接続されており、該スイッチ手段
    は、センスアンプの活性化以後、センス動作の終了以前
    にオフし、センスアンプがリセットされてからオンする
    ことを特徴とする請求項２記載の半導体記憶装置。
  5. 【請求項５】センスアンプ部と、センスアンプとメモリ
    セルアレー内のビット線とを接続するビット線延長部分
    に、絶縁層を介して、ビット線間の寄生容量結合を減少
    する導電層板を被着したことを特徴とする半導体記憶装
    置。
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