JP2609727B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/482—Bit lines
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はセンスアンプを有する半導体集積回路に関す
るものである。
るものである。
（従来の技術） センスアンプを有する半導体集積回路、例えばDRAMの
コア部は第２図に示すように１つのセンスアンプSA
i（ｉ＝0,…２）に一対のビット線BLi,▲▼が接
続されている。これらのビット線間の結合容量は、例え
ばビット線対BL1,▲▼を例にとると、ビット線BL
1とビット線▲▼との間の容量C0、およびビット
線BL1とこのビット線BL1に隣接するビット線▲▼
との間の容量C1、ならびにビット線▲▼とこのビ
ット線に隣接するビット線BL2との間の容量C2からなっ
ている。
コア部は第２図に示すように１つのセンスアンプSA
i（ｉ＝0,…２）に一対のビット線BLi,▲▼が接
続されている。これらのビット線間の結合容量は、例え
ばビット線対BL1,▲▼を例にとると、ビット線BL
1とビット線▲▼との間の容量C0、およびビット
線BL1とこのビット線BL1に隣接するビット線▲▼
との間の容量C1、ならびにビット線▲▼とこのビ
ット線に隣接するビット線BL2との間の容量C2からなっ
ている。
又、センスアンプを構成するトランジスタは、第３図
に示すようにその電極（第３図の斜線部）がビット線下
にビット線方向に形成されている。
に示すようにその電極（第３図の斜線部）がビット線下
にビット線方向に形成されている。
（発明が解決しようとする課題） このようなセンスアンプを有する従来の半導体集積回
路においては、ビット線対（例えばBL1,▲▼）間
の距離よりもビット線（例えばBL1）とこのビット線に
隣接するビット線（例えば▲▼）との間の距離が
一般に短いため、この結合容量によって干渉ノイズが発
生する。そして、集積回路の高集積化に伴ってビット線
のピッチが微細化されることにより、ビット線間の結合
容量が増大し、上記干渉ノイズは増大することになる。
路においては、ビット線対（例えばBL1,▲▼）間
の距離よりもビット線（例えばBL1）とこのビット線に
隣接するビット線（例えば▲▼）との間の距離が
一般に短いため、この結合容量によって干渉ノイズが発
生する。そして、集積回路の高集積化に伴ってビット線
のピッチが微細化されることにより、ビット線間の結合
容量が増大し、上記干渉ノイズは増大することになる。
この状況において隣接するビット線の電位がノイズで
変動した場合、注目しているビット線対の電位も結合容
量の干渉ノイズで変動し、メモリセルからデータをビッ
ト線に読み出す際に読み出し電位が変動し、センスアン
プで電位を増幅する際に、誤ったデータを増幅してしま
うといったことが起き易い。
変動した場合、注目しているビット線対の電位も結合容
量の干渉ノイズで変動し、メモリセルからデータをビッ
ト線に読み出す際に読み出し電位が変動し、センスアン
プで電位を増幅する際に、誤ったデータを増幅してしま
うといったことが起き易い。
今、選択ビット線対BL1,▲▼から高いレベルの
データを読み出すとすると、ビット線BL1は1/2 VCCレベ
ルに、ビット線▲▼は1/2 VCCよりわずかに低い
レベルになている。なお、VCCは電源電圧とする。ここ
で隣接ビット線▲▼の電位がノイズで接地電位
（VSS）側に変動すると、ビット線BL1のレベルが低下
し、ノイズの大きさによってはビット線▲▼のレ
ベルより低下してしまう。この低下した状態でセンスア
ンプによってデータを増幅すると誤ったデータを読み出
してしまうことになる。この場合、同時に隣接するビッ
ト線BL2にも同様なノイズが乗れば、ビット線BL1とビッ
ト線▲▼の電位差としては変化しないため、前述
のような誤動作はしない。しかし、片側の隣接ビット線
のみにアンバランスなノイズが乗ると誤動作が起り易い
状態となる。
データを読み出すとすると、ビット線BL1は1/2 VCCレベ
ルに、ビット線▲▼は1/2 VCCよりわずかに低い
レベルになている。なお、VCCは電源電圧とする。ここ
で隣接ビット線▲▼の電位がノイズで接地電位
（VSS）側に変動すると、ビット線BL1のレベルが低下
し、ノイズの大きさによってはビット線▲▼のレ
ベルより低下してしまう。この低下した状態でセンスア
ンプによってデータを増幅すると誤ったデータを読み出
してしまうことになる。この場合、同時に隣接するビッ
ト線BL2にも同様なノイズが乗れば、ビット線BL1とビッ
ト線▲▼の電位差としては変化しないため、前述
のような誤動作はしない。しかし、片側の隣接ビット線
のみにアンバランスなノイズが乗ると誤動作が起り易い
状態となる。
上述のビット線間の干渉ノイズの解決策として、第４
図に示すようにビット線を交差させ、ビット線に乗るノ
イズを同相にして相殺する方法が提案されている。しか
しこの方法は、ビット線を交差させるため、チップ面積
が増加するとともにコア部の構成が複雑になるという問
題を引き起こす。
図に示すようにビット線を交差させ、ビット線に乗るノ
イズを同相にして相殺する方法が提案されている。しか
しこの方法は、ビット線を交差させるため、チップ面積
が増加するとともにコア部の構成が複雑になるという問
題を引き起こす。
本発明は上記事情を考慮してなされたものであって、
ビット線間の容量結合による干渉ノイズを可及的に低下
させるとともにレイアウト面積を増大させない半導体集
積回路を提供することを目的とする。
ビット線間の容量結合による干渉ノイズを可及的に低下
させるとともにレイアウト面積を増大させない半導体集
積回路を提供することを目的とする。
（課題を解決するための手段） 第１の発明による半導体集積回路は、第１、第２およ
び第３のビット線が平行配置されており、前記第１のビ
ット線にコンタクト部を介して接続する、センスアンプ
を構成するトランジスタのゲート電極が、前記コンタク
ト部から前記第１のビット線にほぼ直角に、前記第１の
ビット線に隣接する第２のビット線の下を通って前記第
２のビット線に隣接する第３のビット線の真下まで延び
ているとともに前記第３のビット線の真下に平行に延在
していることを特徴とする。
び第３のビット線が平行配置されており、前記第１のビ
ット線にコンタクト部を介して接続する、センスアンプ
を構成するトランジスタのゲート電極が、前記コンタク
ト部から前記第１のビット線にほぼ直角に、前記第１の
ビット線に隣接する第２のビット線の下を通って前記第
２のビット線に隣接する第３のビット線の真下まで延び
ているとともに前記第３のビット線の真下に平行に延在
していることを特徴とする。
また第２の発明による半導体集積回路は、第１の発明
の半導体集積回路において、ゲート電極の形状がＬ字型
であることを特徴とする。
の半導体集積回路において、ゲート電極の形状がＬ字型
であることを特徴とする。
また第３の発明による半導体集積回路は、第１の発明
の半導体集積回路において、ゲート電極の形状がコの字
型であることを特徴とする。
の半導体集積回路において、ゲート電極の形状がコの字
型であることを特徴とする。
（作 用） 上述のように構成された第１の発明の半導体集積回路
によれば、ゲート電極が第２のビット線を越えて第３の
ビット線の真下に平行に延在していることにより、寄生
容量を特別に設ける必要なく、干渉ノイズを可及的に低
下させることができるとともに、チップ面積も増大する
ことはない。
によれば、ゲート電極が第２のビット線を越えて第３の
ビット線の真下に平行に延在していることにより、寄生
容量を特別に設ける必要なく、干渉ノイズを可及的に低
下させることができるとともに、チップ面積も増大する
ことはない。
また上述のように構成された第２の発明の半導体集積
回路によれば、ゲート電極はＬ字型のため第１のビット
線にほぼ垂直に延びる部分があることにより、ゲート幅
を大きくすることができて電流を大きく流すことができ
る。
回路によれば、ゲート電極はＬ字型のため第１のビット
線にほぼ垂直に延びる部分があることにより、ゲート幅
を大きくすることができて電流を大きく流すことができ
る。
また上述のように構成された第３の発明の半導体集積
回路によれば、ゲート電極はコの字型であるため、ゲー
ト幅が増大、駆動能力が大きくなる。また合わせずれや
イオン注入角度によるアンバランスを防止することがで
きる。
回路によれば、ゲート電極はコの字型であるため、ゲー
ト幅が増大、駆動能力が大きくなる。また合わせずれや
イオン注入角度によるアンバランスを防止することがで
きる。
（実施例） 第１図に本発明による半導体集積回路の一実施例を示
す。この実施例の半導体集積回路は、一対のビット線
（例えばビット線BL1,▲▼）に接続されるセンス
アンプを構成するトランジスタのゲート電極G1および▲
▼の形状を改良している。
す。この実施例の半導体集積回路は、一対のビット線
（例えばビット線BL1,▲▼）に接続されるセンス
アンプを構成するトランジスタのゲート電極G1および▲
▼の形状を改良している。
第１図に表わされたビット線▲▼,BL1,▲
▼,BL2…はトランジスタなどの素子上に形成された絶
縁膜（図示せず）の上に形成されている。
▼,BL2…はトランジスタなどの素子上に形成された絶
縁膜（図示せず）の上に形成されている。
ビート線▲▼にコンタクト部を介して接続され
たゲート電極▲▼は、ビット線▲▼下でこの
ビット線▲▼に沿った部分と、コンタクト部から
ビット線に対して直角方向に延び、隣接ビット線BL1の
下を通ってさらに次のビット線▲▼の真下まで延
びる部分と、ビット線▲▼の下でこれに沿って延
びる部分とからなっている。
たゲート電極▲▼は、ビット線▲▼下でこの
ビット線▲▼に沿った部分と、コンタクト部から
ビット線に対して直角方向に延び、隣接ビット線BL1の
下を通ってさらに次のビット線▲▼の真下まで延
びる部分と、ビット線▲▼の下でこれに沿って延
びる部分とからなっている。
また、ビット線BL1にコンタクト部を介して接続され
たゲート電極G1は、コンタクト部からビット線BL1に直
角に延び、隣接ビット線▲▼の下を通ってさらに
次のビット線BL2の真下まで延びる部分およびビット線B
L2の下でこれに沿って延びる部分からなっている。
たゲート電極G1は、コンタクト部からビット線BL1に直
角に延び、隣接ビット線▲▼の下を通ってさらに
次のビット線BL2の真下まで延びる部分およびビット線B
L2の下でこれに沿って延びる部分からなっている。
一般にゲート電極はポリシリコン、ビット線はアルミ
ニウムにより形成されそれぞれ固有抵抗を有しているた
め、各ゲート電極と各ビット線間には容量が現われる。
例えばビット線▲▼の電位がノイズで変動しても
ビット線▲▼はビット線BL1と同方向に変動する
ため、干渉ノイズにアンバランスが生じず、結果的に干
渉ノイズが低下したことになり、センスアンプの誤動作
を防止することができる。同様に、ゲート電極G1の存在
によりビット線BL2の電位がノイズで変動してもビット
線BL1の電位変動によってセンスアンプの誤動作を防止
することができる。
ニウムにより形成されそれぞれ固有抵抗を有しているた
め、各ゲート電極と各ビット線間には容量が現われる。
例えばビット線▲▼の電位がノイズで変動しても
ビット線▲▼はビット線BL1と同方向に変動する
ため、干渉ノイズにアンバランスが生じず、結果的に干
渉ノイズが低下したことになり、センスアンプの誤動作
を防止することができる。同様に、ゲート電極G1の存在
によりビット線BL2の電位がノイズで変動してもビット
線BL1の電位変動によってセンスアンプの誤動作を防止
することができる。
この実施例ではビット線BL1と▲▼に対して異
なる形状のゲート電極を採用しているが、同じ形状を採
用するようにしてもよい。
なる形状のゲート電極を採用しているが、同じ形状を採
用するようにしてもよい。
なお、トランジスタのゲート電極の形状を第１図のG1
のような形状にすることにより、合せずれやイオン注入
角度によるアンバランスを防止することが可能となる。
のような形状にすることにより、合せずれやイオン注入
角度によるアンバランスを防止することが可能となる。
本発明ではビット線を交叉させる第４図に示す従来の
半導体集積回路に比べてレイアウト面積の増大を防止す
ることができる。
半導体集積回路に比べてレイアウト面積の増大を防止す
ることができる。
なお、ビット線▲▼とビット線BL1との間の容
量をC1、ビット線▲▼とビット線BL2との間の容
量をC2とした場合に、ビット線▲▼とビット線▲
▼との間に容量C3をC3C1となるように設けると
ともに、ビット線BL1とビット線BL2との間に容量C4をC4
C2となるように設ければ、上述の実施例よりも干渉ノ
イズを低下させることができる。
量をC1、ビット線▲▼とビット線BL2との間の容
量をC2とした場合に、ビット線▲▼とビット線▲
▼との間に容量C3をC3C1となるように設けると
ともに、ビット線BL1とビット線BL2との間に容量C4をC4
C2となるように設ければ、上述の実施例よりも干渉ノ
イズを低下させることができる。
又、隣接するビット線▲▼又はBL2とトランジ
スタのゲート電極とのオーバラップをできるだけ大きく
することによっても干渉ノイズをより低下させることが
できる。
スタのゲート電極とのオーバラップをできるだけ大きく
することによっても干渉ノイズをより低下させることが
できる。
本発明によれば、ビット線間の容量結合による干渉ノ
イズを可及的に低下させることが可能となり、センスア
ンプの誤動作を防止することができる。更にレイアウト
面積の増大も防止することができる。
イズを可及的に低下させることが可能となり、センスア
ンプの誤動作を防止することができる。更にレイアウト
面積の増大も防止することができる。
第１図は本発明による半導体集積回路の実施例を示す配
置図、第２図はセンスアンプの構成を説明する説明図、
第３図は従来の半導体集積回路のトランジスタのゲート
電極の配置を示す配置図、第４図はビット線間の干渉ノ
イズを低下させる従来の方法を説明する説明図である。 ▲▼,BL1,▲▼,BL2……ビット線、G1,▲
▼……トランジスタのゲート電極、C1,C2,C3,C4……
結合容量。
置図、第２図はセンスアンプの構成を説明する説明図、
第３図は従来の半導体集積回路のトランジスタのゲート
電極の配置を示す配置図、第４図はビット線間の干渉ノ
イズを低下させる従来の方法を説明する説明図である。 ▲▼,BL1,▲▼,BL2……ビット線、G1,▲
▼……トランジスタのゲート電極、C1,C2,C3,C4……
結合容量。
Claims (3)
- 【請求項１】第１、第２および第３のビット線が平行配
置されており、前記第１のビット線にコンタクト部を介
して接続する、センスアンプを構成するトランジスタの
ゲート電極が、前記コンタクト部から前記第１のビット
線にほぼ直角に、前記第１のビット線に隣接する第２の
ビット線の下を通って前記第２のビット線に隣接する第
３のビット線の真下まで延びているとともに前記第３の
ビット線の直下に平行に延在していることを特徴とする
半導体集積回路。 - 【請求項２】前記ゲート電極の形状がＬ字型であること
を特徴とする請求項１記載の半導体集積回路。 - 【請求項３】前記ゲート電極の形状がコの字型であるこ
とを特徴とする請求項１記載の半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1245566A JP2609727B2 (ja) | 1989-09-21 | 1989-09-21 | 半導体集積回路 |
| KR1019900014888A KR940005800B1 (ko) | 1989-09-21 | 1990-09-20 | 반도체 집적회로 |
| US07/585,703 US5168462A (en) | 1989-09-21 | 1990-09-20 | Sense amplifier having reduced coupling noise |
| EP90118180A EP0418911B1 (en) | 1989-09-21 | 1990-09-21 | Semiconductor memory device |
| DE69015746T DE69015746T2 (de) | 1989-09-21 | 1990-09-21 | Halbleiterspeicheranordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1245566A JP2609727B2 (ja) | 1989-09-21 | 1989-09-21 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03108184A JPH03108184A (ja) | 1991-05-08 |
| JP2609727B2 true JP2609727B2 (ja) | 1997-05-14 |
Family
ID=17135618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1245566A Expired - Fee Related JP2609727B2 (ja) | 1989-09-21 | 1989-09-21 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5168462A (ja) |
| EP (1) | EP0418911B1 (ja) |
| JP (1) | JP2609727B2 (ja) |
| KR (1) | KR940005800B1 (ja) |
| DE (1) | DE69015746T2 (ja) |
Families Citing this family (3)
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|---|---|---|---|---|
| KR100271788B1 (ko) * | 1997-10-30 | 2000-11-15 | 김영환 | 디램의비트라인프리차지회로의레이아웃 |
| US5963494A (en) * | 1998-07-31 | 1999-10-05 | Lg Semicon Co., Ltd. | Semiconductor memory having bitline precharge circuit |
| KR100482486B1 (ko) * | 2001-12-06 | 2005-04-14 | 기아자동차주식회사 | 차량의 윈도우 레귤레이터 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3942164A (en) * | 1975-01-30 | 1976-03-02 | Semi, Inc. | Sense line coupling reduction system |
| JPH0666442B2 (ja) * | 1985-03-08 | 1994-08-24 | 三菱電機株式会社 | 半導体メモリ装置 |
| JPS63897A (ja) * | 1986-06-19 | 1988-01-05 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63133394A (ja) * | 1986-11-21 | 1988-06-06 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
-
1989
- 1989-09-21 JP JP1245566A patent/JP2609727B2/ja not_active Expired - Fee Related
-
1990
- 1990-09-20 US US07/585,703 patent/US5168462A/en not_active Expired - Lifetime
- 1990-09-20 KR KR1019900014888A patent/KR940005800B1/ko not_active Expired - Fee Related
- 1990-09-21 DE DE69015746T patent/DE69015746T2/de not_active Expired - Fee Related
- 1990-09-21 EP EP90118180A patent/EP0418911B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69015746D1 (de) | 1995-02-16 |
| EP0418911A2 (en) | 1991-03-27 |
| US5168462A (en) | 1992-12-01 |
| EP0418911B1 (en) | 1995-01-04 |
| KR910007123A (ko) | 1991-04-30 |
| JPH03108184A (ja) | 1991-05-08 |
| EP0418911A3 (en) | 1991-08-21 |
| DE69015746T2 (de) | 1995-06-01 |
| KR940005800B1 (ko) | 1994-06-23 |
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