JPS63897A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63897A JPS63897A JP61143534A JP14353486A JPS63897A JP S63897 A JPS63897 A JP S63897A JP 61143534 A JP61143534 A JP 61143534A JP 14353486 A JP14353486 A JP 14353486A JP S63897 A JPS63897 A JP S63897A
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- JP
- Japan
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- sense amplifier
- bit line
- capacitance
- adjacent
- potential
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 5
- 230000007257 malfunction Effects 0.000 abstract description 4
- 230000008878 coupling Effects 0.000 abstract 1
- 238000010168 coupling process Methods 0.000 abstract 1
- 238000005859 coupling reaction Methods 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 5
- 210000004907 gland Anatomy 0.000 description 2
- 235000013399 edible fruits Nutrition 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
開放型ビット線のＤ簡混こおいて、隣接ビット線間の線
間容量に相当する容量を反ク１測ビソト線との間にも持
たせ、隣接ビソ１・線からのノイズによる誤動作を防止
する。
間容量に相当する容量を反ク１測ビソト線との間にも持
たせ、隣接ビソ１・線からのノイズによる誤動作を防止
する。
本発明は、半導体記｝、α装著持に開放型ビット線を持
つＤＩ？ＡＭ’こ関し、隣接ビット線間の線間容伊に起
因ずるノイズを低減しようとするものである。
つＤＩ？ＡＭ’こ関し、隣接ビット線間の線間容伊に起
因ずるノイズを低減しようとするものである。
ＤＲＡＭ （ダイナミック ランダム アクセス メモ
リ）にはオーブン（開放）ビット線型とフォールデノト
（折畳み）ビット線型とがあり、前者は第３図に示すよ
うにビノ１ヘ線対ＢＬ，ＢＬ （０．ｌ．２，・・・・
・・は相互を区別するための添字で、適宜省略する。他
も同様）がセンスアンプＳ Ａの両側に延びており、後
者は図示しないがセンスアンブＳＡの片側に互いに平行
に延びている。メモリセルＭＣはトランジスタＱとキャ
パシタＣからなるｌ ｌ−ランジスタ１キャパシタ型で
、ワード線ＷＬとビット線ＢＬ，ＢＬの各交点にｔＵ
ｆ．Ｉされる。
リ）にはオーブン（開放）ビット線型とフォールデノト
（折畳み）ビット線型とがあり、前者は第３図に示すよ
うにビノ１ヘ線対ＢＬ，ＢＬ （０．ｌ．２，・・・・
・・は相互を区別するための添字で、適宜省略する。他
も同様）がセンスアンプＳ Ａの両側に延びており、後
者は図示しないがセンスアンブＳＡの片側に互いに平行
に延びている。メモリセルＭＣはトランジスタＱとキャ
パシタＣからなるｌ ｌ−ランジスタ１キャパシタ型で
、ワード線ＷＬとビット線ＢＬ，ＢＬの各交点にｔＵ
ｆ．Ｉされる。
なお第３図ではビット線対は３、ワード線は１つしか示
していないが、実際は多数のビソ１一線対、センスアン
プおよびワード線がある。また実際にデータを記憶する
メモリセルＭＣの他に、その記１意データを読出すため
のダミーセルおよびそれを選沢するダミーワード線を備
えるものもある（本例ではダミーセルは使用しない）。
していないが、実際は多数のビソ１一線対、センスアン
プおよびワード線がある。また実際にデータを記憶する
メモリセルＭＣの他に、その記１意データを読出すため
のダミーセルおよびそれを選沢するダミーワード線を備
えるものもある（本例ではダミーセルは使用しない）。
データ読出しは既知の通りであるが一例を挙げると第４
図に示すように、ビット線対ＢＬＩ，Ｂ口をＶｃｃ／２
にプリチャージし、フローテイングにした｛多、ワード
線ＷＬを選択し、メモリセルをビット線に１妻読する。
図に示すように、ビット線対ＢＬＩ，Ｂ口をＶｃｃ／２
にプリチャージし、フローテイングにした｛多、ワード
線ＷＬを選択し、メモリセルをビット線に１妻読する。
今メモリセルＭＣＩはキャパシタＣがＶｃｃに充電され
ている（記憶データ“１”）とすると、選択されて該キ
ャパシタがトランジスタＱを介してビット線ＢＬＩに接
続されると電荷の再配分が起り、ＢＬＩの電位は上昇す
る。肩刀｛則はそのま＼であり、従ってＢＬＩの電位は
面刀の電位より高くなる。センスアンプＳＡＩはこれに
より動作し、ＢＬＩをＶｓｓに落とす。その後図示しな
いがグイナミノクプルアップ回路が勤作し、ＢＬＩをＶ
ｃｃヘプルアソプし、これらのＢＬＩ，ＢＬＩの電位が
データバスを通して出力されると共に、メモリセルＭＣ
Ｉのキヤ，１シクＣをＶｃｃに充電（リフレッシュ）す
る。
ている（記憶データ“１”）とすると、選択されて該キ
ャパシタがトランジスタＱを介してビット線ＢＬＩに接
続されると電荷の再配分が起り、ＢＬＩの電位は上昇す
る。肩刀｛則はそのま＼であり、従ってＢＬＩの電位は
面刀の電位より高くなる。センスアンプＳＡＩはこれに
より動作し、ＢＬＩをＶｓｓに落とす。その後図示しな
いがグイナミノクプルアップ回路が勤作し、ＢＬＩをＶ
ｃｃヘプルアソプし、これらのＢＬＩ，ＢＬＩの電位が
データバスを通して出力されると共に、メモリセルＭＣ
Ｉのキヤ，１シクＣをＶｃｃに充電（リフレッシュ）す
る。
他のビット線対についても同［工である。但し、メモリ
セルのキャパシタがＶｓｓになっている〈記↑ａデータ
“０”）と、ワード１泉の選沢で当５５ＢＬの電位は下
り、１下は不変であり、センスアンプはＢＬをＶ ｓ
ｒ．へ落とす。
セルのキャパシタがＶｓｓになっている〈記↑ａデータ
“０”）と、ワード１泉の選沢で当５５ＢＬの電位は下
り、１下は不変であり、センスアンプはＢＬをＶ ｓ
ｒ．へ落とす。
ＤＲＡＭはＩ Ｍビント又はそれ以上など益々人容皿化
されており、つれて線幅は細く、ｔ目互の間隔１よ小に
なっている。各ビット線は半導体基扱との間に容量ＣＢ
ＬＯ ． ＣＢＬＯ、 ＣＢＬＬ ． ＣＢＬＬ
，・・・・・・をまた相互の間に線間容量ＣＢＬＯＩ
， ＣＢＬＯＩ ， ＣＢＬＩ２ ．ＣＢＬＩ２．
・・・・・・を持っており、配線が密になってくると１
友者の線間容■が大になり、この容量を通して隣接ビッ
ト線の電位変化が伝わり、誤動作を生しる恐れがある。
されており、つれて線幅は細く、ｔ目互の間隔１よ小に
なっている。各ビット線は半導体基扱との間に容量ＣＢ
ＬＯ ． ＣＢＬＯ、 ＣＢＬＬ ． ＣＢＬＬ
，・・・・・・をまた相互の間に線間容量ＣＢＬＯＩ
， ＣＢＬＯＩ ， ＣＢＬＩ２ ．ＣＢＬＩ２．
・・・・・・を持っており、配線が密になってくると１
友者の線間容■が大になり、この容量を通して隣接ビッ
ト線の電位変化が伝わり、誤動作を生しる恐れがある。
これを第５図、第６図で説明すると、第５ｔ７１は第３
図と同様な図であるが、ＳＡＰはセンスアンブＳＡＩに
隣接するセンスアンプ（従ってＳＡ Ｏ，ＳＡ２など）
としており、ＢＬＰ．ＭＣＰのＰも同様な意味で使用し
ている。第６図は第４図と同様な図で（ａ＋はＢＬＩ側
、（ｂｌはＢ Ｌ Ｐ （３リの動作を示す。ＢＬＩの
メモリセルは記憶データ１、ＢＬＰのメモリセルは記憶
データＯとしており、この場合ＢＬＩは点線で示すよう
に上るはずであるが、Ｂ Ｌ． Ｐが下るのでこの９）
９を受けて（ ＣＢＬＩＰによる容量力ソプリングで
）ＢＬＩは実線で示すように下ってしまい、ＢＬＩとの
電位差が縮小する。
図と同様な図であるが、ＳＡＰはセンスアンブＳＡＩに
隣接するセンスアンプ（従ってＳＡ Ｏ，ＳＡ２など）
としており、ＢＬＰ．ＭＣＰのＰも同様な意味で使用し
ている。第６図は第４図と同様な図で（ａ＋はＢＬＩ側
、（ｂｌはＢ Ｌ Ｐ （３リの動作を示す。ＢＬＩの
メモリセルは記憶データ１、ＢＬＰのメモリセルは記憶
データＯとしており、この場合ＢＬＩは点線で示すよう
に上るはずであるが、Ｂ Ｌ． Ｐが下るのでこの９）
９を受けて（ ＣＢＬＩＰによる容量力ソプリングで
）ＢＬＩは実線で示すように下ってしまい、ＢＬＩとの
電位差が縮小する。
これではセンスアンプＳＡＩの動作マージンが狭くなり
、場合によっては正しく動作する（ＢＬＩをＶｓｓにす
る）ことができなくなる。
、場合によっては正しく動作する（ＢＬＩをＶｓｓにす
る）ことができなくなる。
本発明はか＼る点を簡単な手段で改善しようとするもの
である。
である。
第１図に示すように本発明ではセンスアンプのＢ Ｌ
ｉ？＋を隣接センスアンプのＢＬ例へ容量を介して接続
する。例えばＳＡＩはそのＢＬＩ側を容量ＣＢＬＯＩ
Ｘ ． ＣＢＬＩ２ Ｘを介してＳＡＯ．ＳＡ２のＢ
ＬＯ，Ｂｔ、２側へ接続し、他のセンスアンプについて
も同様にする。但しＳＡＯはセンスアンプ列の端に位置
し、その先にセンスアンプはないから、ＢＬＯ側を容沿
ＣＢＬＯＩ Ｘを介してＳＡＩのＢＬＩ例へ接続するだ
けである。これらの容９は概隙的には隣接ビソｌ一線間
の容量に等しくする。郎ちＣＢＬＯＩＸ ＝ Ｃ
ＢＬＯＩＸ ＝ ＣＢＬＯＩ， ＣＢＬｌ
２Ｘ ＝ ＣＢＬ１２Ｘ＝ ＣＢＬｌ２．・・・
・・・である。
ｉ？＋を隣接センスアンプのＢＬ例へ容量を介して接続
する。例えばＳＡＩはそのＢＬＩ側を容量ＣＢＬＯＩ
Ｘ ． ＣＢＬＩ２ Ｘを介してＳＡＯ．ＳＡ２のＢ
ＬＯ，Ｂｔ、２側へ接続し、他のセンスアンプについて
も同様にする。但しＳＡＯはセンスアンプ列の端に位置
し、その先にセンスアンプはないから、ＢＬＯ側を容沿
ＣＢＬＯＩ Ｘを介してＳＡＩのＢＬＩ例へ接続するだ
けである。これらの容９は概隙的には隣接ビソｌ一線間
の容量に等しくする。郎ちＣＢＬＯＩＸ ＝ Ｃ
ＢＬＯＩＸ ＝ ＣＢＬＯＩ， ＣＢＬｌ
２Ｘ ＝ ＣＢＬ１２Ｘ＝ ＣＢＬｌ２．・・・
・・・である。
〔作用〕
このようにすると、隣接ビット腺間の容ｍカノブリング
による誤υノ作を防くことができる。即ちＢＬＯのメモ
リセルの記｝．ａデークは“０”、ＢＬ１のメモリセル
の記憶データぱ“１”とすると、ワード線が選択された
ときＢ Ｌ Ｏの電位は下り、ＢＬＩの電位は上がり、
これによりＢＬＩの電位上昇が低減されるが、容量ＣＢ
ＬＯＩ ＸによりＢ［，■が引張られて電位が下るので
、ＢＬＩ，ＢＬＩ間の電位差には｛ね別変化がなくなり
、センスアンブＳＡＩは正常に動作する。他についても
同様である。詳しくは隣接ビット腺の全てのｘ口を考ｌ
Ｅ．′Ｊなければならない、例えばＳＡＩについてはＢ
ＬＯとＢＬ２の形３、Ｓ Ａ ２についてはＢＬＩとＢ
Ｌ３更にはＢＬＯとＢＬ４． ・・・・・・のＬ’Ｊ？
を考えなければならないが、実際問題としては隣接ビッ
トのＶ５営（ Ｓ Ａ １についてはＢＬＯとＢＬ２の
影當）を考えればよい。
による誤υノ作を防くことができる。即ちＢＬＯのメモ
リセルの記｝．ａデークは“０”、ＢＬ１のメモリセル
の記憶データぱ“１”とすると、ワード線が選択された
ときＢ Ｌ Ｏの電位は下り、ＢＬＩの電位は上がり、
これによりＢＬＩの電位上昇が低減されるが、容量ＣＢ
ＬＯＩ ＸによりＢ［，■が引張られて電位が下るので
、ＢＬＩ，ＢＬＩ間の電位差には｛ね別変化がなくなり
、センスアンブＳＡＩは正常に動作する。他についても
同様である。詳しくは隣接ビット腺の全てのｘ口を考ｌ
Ｅ．′Ｊなければならない、例えばＳＡＩについてはＢ
ＬＯとＢＬ２の形３、Ｓ Ａ ２についてはＢＬＩとＢ
Ｌ３更にはＢＬＯとＢＬ４． ・・・・・・のＬ’Ｊ？
を考えなければならないが、実際問題としては隣接ビッ
トのＶ５営（ Ｓ Ａ １についてはＢＬＯとＢＬ２の
影當）を考えればよい。
第２図では隣接ビット線を一括してＢＬＰ．ＢＬＰで示
しており、かつＢＬＰのメモリセルは記憶データ“０”
、ＢＬＩのメモリセルの記１，αデータは“１”として
いる。ＢＬＰの影習でＢＬＩの電位は点線から実線へ下
るが、ＢＬＩの電位も下るので、ＢＬＩ．ＢＬＩの電位
差としては差がなくなる。
しており、かつＢＬＰのメモリセルは記憶データ“０”
、ＢＬＩのメモリセルの記１，αデータは“１”として
いる。ＢＬＰの影習でＢＬＩの電位は点線から実線へ下
るが、ＢＬＩの電位も下るので、ＢＬＩ．ＢＬＩの電位
差としては差がなくなる。
メモリセルはＢ Ｌ ［ｌｌ．ｌＪにもあり、ワード線
によりそれが選沢されるが、この場合の動作も上記と同
様で、ＢＬとＢＬを入れ換えるだけである。例えばＢＬ
Ｏが下り、ＢＬＩが上り、それがＢＬＯの低下で低減さ
れるのは、 ＣＢＬ○ＩＸを通してＢＬＩを下げること
により打消される。これを充分に行なうにはＣＢＬＯＩ
Ｘ ＝ ＣＢＬＯＩにずべきで、これを前記のメモリセ
ルがＢＬ側にある場合の条件と一敗させるにはＣＢＬＯ
１＝ ＣＢＬＯＩ． ＣＢＬＩ２＝ ＣＢＬｌ２
， ・・・・・・にしておくとよい。
によりそれが選沢されるが、この場合の動作も上記と同
様で、ＢＬとＢＬを入れ換えるだけである。例えばＢＬ
Ｏが下り、ＢＬＩが上り、それがＢＬＯの低下で低減さ
れるのは、 ＣＢＬ○ＩＸを通してＢＬＩを下げること
により打消される。これを充分に行なうにはＣＢＬＯＩ
Ｘ ＝ ＣＢＬＯＩにずべきで、これを前記のメモリセ
ルがＢＬ側にある場合の条件と一敗させるにはＣＢＬＯ
１＝ ＣＢＬＯＩ． ＣＢＬＩ２＝ ＣＢＬｌ２
， ・・・・・・にしておくとよい。
また上記ではＢＬ側のメモリセルを選択するとき、Ｂ
Ｌ （１ｌｌの電位ば変らない（ＢＬ側ではメモリセル
選択をしない）としたが、メモリによっては変るものも
ある。卯ちブリチャージレヘルはＶｃｃ、ＢＬ側のメモ
リセルを選択するときはＢＬ側の、Ｖｓｓにされた１／
２容グのダミーセルを選択するタイプのメモリでは選択
時、ＢＬの電位は不変（記（，＋２データ“１”）又は
低下（記憶データ“０”）、ＢＬの電位は少し低下、に
なるが、この型のメモリにも本発明は適用して同様な９
ノ果を得ることができる。
Ｌ （１ｌｌの電位ば変らない（ＢＬ側ではメモリセル
選択をしない）としたが、メモリによっては変るものも
ある。卯ちブリチャージレヘルはＶｃｃ、ＢＬ側のメモ
リセルを選択するときはＢＬ側の、Ｖｓｓにされた１／
２容グのダミーセルを選択するタイプのメモリでは選択
時、ＢＬの電位は不変（記（，＋２データ“１”）又は
低下（記憶データ“０”）、ＢＬの電位は少し低下、に
なるが、この型のメモリにも本発明は適用して同様な９
ノ果を得ることができる。
以上説明したように本発明によれば容量を付加するとい
う簡単な手段で隣接ビソＩ−線の電位変化のｋＷを打消
し、センスアンプの正確な’ｆｚｌ＋作を確保すること
ができ、甚だ有効である。付加する容Ｑ ＣＢＬＯＩ
Ｘ ．・・・・・・とじてはＸ丁ＯＳキャパシタなど適
宜のものを利用できる。
う簡単な手段で隣接ビソＩ−線の電位変化のｋＷを打消
し、センスアンプの正確な’ｆｚｌ＋作を確保すること
ができ、甚だ有効である。付加する容Ｑ ＣＢＬＯＩ
Ｘ ．・・・・・・とじてはＸ丁ＯＳキャパシタなど適
宜のものを利用できる。
【図面の簡単な説明】
第１図は本発明のメモリの要部説明図、第２図は第１図
の動作説明図、 第３図は従来のメモリの要部説明図、 第４図は第３図の動作説明図、 第５図は隣接ビット線の形習を説明する図、第６図は第
５図の動作説明図である。 第１図でＳＡＯ．ＳＡＩ． ・・・・・・はセンスアン
プ、ＢＬ．ＢＬはビソト線対、ＣＢＬＯＩ ． ＣＢ
ＬＯＩ ．・・・・・・は線間容呈、ＣＢＬＯＩ Ｘ
， ＣＢＬＯＩ Ｘ ．・・・・・・は該容量相当の
容以てある。
の動作説明図、 第３図は従来のメモリの要部説明図、 第４図は第３図の動作説明図、 第５図は隣接ビット線の形習を説明する図、第６図は第
５図の動作説明図である。 第１図でＳＡＯ．ＳＡＩ． ・・・・・・はセンスアン
プ、ＢＬ．ＢＬはビソト線対、ＣＢＬＯＩ ． ＣＢ
ＬＯＩ ．・・・・・・は線間容呈、ＣＢＬＯＩ Ｘ
， ＣＢＬＯＩ Ｘ ．・・・・・・は該容量相当の
容以てある。
Claims (1)
- 【特許請求の範囲】 センスアンプ列と、各センスアンプ（ＳＡ０、ＳＡ１、
……）の両側に延びる一対のビット線ＢＬ、＠ＢＬ＠を
備える、開放ビット線型のダイナミック半導体記憶装置
において、 各センスアンプのＢＬ、＠ＢＬ＠を隣接センスアンプの
反対側＠ＢＬ＠、ＢＬへ線間容量相当の容量ＣＢＬ０１
Ｘ、ＣＢＬ０１Ｘ、……を介して接続したことを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61143534A JPS63897A (ja) | 1986-06-19 | 1986-06-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61143534A JPS63897A (ja) | 1986-06-19 | 1986-06-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63897A true JPS63897A (ja) | 1988-01-05 |
Family
ID=15340980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61143534A Pending JPS63897A (ja) | 1986-06-19 | 1986-06-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63897A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03108184A (ja) * | 1989-09-21 | 1991-05-08 | Toshiba Corp | 半導体集積回路 |
| US6753644B1 (en) | 1999-11-02 | 2004-06-22 | Matsushita Electric Industrial Co., Ltd. | Color cathode-ray tube and color cathode-ray tube apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182192A (ja) * | 1982-04-19 | 1983-10-25 | Nec Corp | 半導体メモリ装置 |
-
1986
- 1986-06-19 JP JP61143534A patent/JPS63897A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182192A (ja) * | 1982-04-19 | 1983-10-25 | Nec Corp | 半導体メモリ装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03108184A (ja) * | 1989-09-21 | 1991-05-08 | Toshiba Corp | 半導体集積回路 |
| US6753644B1 (en) | 1999-11-02 | 2004-06-22 | Matsushita Electric Industrial Co., Ltd. | Color cathode-ray tube and color cathode-ray tube apparatus |
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