JPS6381694A - メモリセル回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は例えばＤＲＡＭ等の半導体集積回路における情
報信号の書き込みや読み出しが行われるメモリセル回路
に関する。

Ｂ１発明の概要 本発明は、４トランジスタ構成とされるＤＲＡＭ等の所
謂ゲイン・セルにおいて、各アクセストランジスタとた
すき掛けされたトランジスタ対の対応するゲートとの間
にそれぞれ第３及び第４のアクセストランジスタを配設
することにより、記憶の保持特性の向上や高速動作等を
実現するものである。

Ｃ８従来の技術 ４トランジスタ構成とされるＤＲＡＭ等の所謂ゲイン・
セルにおいては、例えば第３図に示すような回路構成が
周知のものである。

この第３図に基づき従来のメモリセル回路について簡単
に説明すると、所謂たすき掛けに相互にゲート−ドレイ
ン接続されるトランジスタ対を構成するメモリトランジ
スタＭ３５．Ｍ３６を有し、そのソースは共通接続され
て接地ＧＮＤレベルとされている。上記トランジスタ対
の各ゲート−ドレイン接続点と、第１及び第２のビット
線ＢＬＩ。

ＢＬ２との間には、それぞれゲートがワード線（読み出
し選択線）ＷＬに接続される第１及び第２のアクセスト
ランジスタＭ３１．Ｍ３２が配設されている。

このような構成からなるメモリセル回路は、ワード線Ｗ
Ｌの選択信号に基づき上記第１及び第２のアクセストラ
ンジスタＭ３１．Ｍ３２がスイッチング動作を行い、ビ
ット線ＢＬＩ、ＢＬ２に対してメモリトランジスタＭ３
５．Ｍ３６のオン・オフ状態に応じた出力や、メモリト
ランジスタＭ３５、Ｍ２Ｓのオン・オフ状態の制御を行
って動作する。

Ｄ１発明が解決しようとする問題点 しかしながら、上述のメモリセル回路においては、まず
、トランジスタのチャンネルリークが問題となる。

すなわち、例えば第３図のメモリセル回路の状態として
メモリトランジスタＭ３５がオフ、メモリトランジスタ
Ｍ３６がオンとされ、ワード線の電位よりアクセストラ
ンジスタＭ３１．Ｍ３２がオフとされる場合には、第３
１ｉ！！ｌ中、２点で示すメモリトランジスタＭ３５の
ドレイン側はフローティングな状態となっている。そし
て、ある時間を経過することによって上記アクセストラ
ンジスタＭ３１やメモリトランジスタＭ３５のチャンネ
ルリークによって、２点の電位は変化し、データが“１
″からＭＯＳに変化するおそれがある。

また、ピッｌ＆ｊｌＢＬ１．ＢＬ２には動作時の例外と
してノイズ等である通常の電圧を超える誤差電圧が含ま
れることがある。この場合に上述のメモリセル回路でデ
ータの読み出しを行ったときには、その誤差電圧によっ
て各メモリトランジスタＭ３５．Ｍ３６のゲートに蓄積
されているデータが変化し、その記憶された情報が反転
して動作するおそれがある。

さらに、ＤＲＡＭ等の集積回路においては、−層の高速
動作が要求されており、メモリセルを選択したときのア
クセスタイムを短縮することが要求されている。

そこで、本発明は上述の問題点に鑑み、記憶の保持特性
の向上や高速動作等を実現するメモリセル回路の提供を
目的とする。

Ｅ６問題点を解決するための手段 本発明は、相互にゲート−ドレイン接続されたトランジ
スタ対と、読み出し選択線にゲートが接続され上記一対
のゲート−ドレイン接続点と一対のビット線との間にそ
れぞれ配設される第１及び第２のアクセストランジスタ
とを有するメモリセル回路において、読み出し選択線に
ゲートが接続され、上記第１及び第２のアクセストラン
ジスタと上記トランジスタ対の対応するゲートとの間に
それぞれ第３及び第４のアクセストランジスタを配設し
たことを特徴とするメモリセル回路により上述の問題点
を解決する。

Ｆ１作用 一般に、ＭＯＳ）ランジスタのチャンネルリークＩ　（
ｌｅａｋ）の値は、ドレイン−ソース間電圧Ｖｄｓに対
して、 ＋　（ｌｅａｋ）ｏｅ　ｅ　ｘ　ｐ　　（Ｖｄｓ）の関
係にある。本発明のメモリセル回路では、第１及び第２
のアクセストランジスタのみならず、第３及び第４のア
クセストランジスタをトランジスタ対の対応するゲート
との間に配設しているため、単独のアクセストランジス
タにかかるドレイン−ソース間電圧Ｖｄｓは分割され、
従って、そのチャンネルリークは単に減少するのではな
く指数関数的に太き（減少することになる。

また、第１と第３のアクセストランジスタ及び第２と第
４のアクセストランジスタの接続点に、トランジスタ対
を構成する各メモリトランジスタのドレインを接続した
場合には、読み出し時等において、上記各メモリトラン
ジスタのドレインが、ビット線に近い第１及び第２のア
クセストランジスタを介して当該ビット線と接続し、増
幅動作が行われるが、このとき情報信号が保持されてな
る各メモリトランジスタのゲートは、第３及び第４のア
クセストランジスタを介して上記接続点に接続するため
、例えばビット線に誤差電圧が含まれている場合であっ
ても、直接に保持されている情報信号が破壊されるよう
なおそれはなく、確実な出力が可能となる。

また、このように第１と第３のアクセストランジスタ及
び第２と第４のアクセストランジスタの接続点に、トラ
ンジスタ対を構成する各メモリトランジスタのドレイン
を接続した場合では、その接続点にデータの内容を所定
のレベルで保持させておくことができ、高速な読み出し
等が実現される。そして更に、上述のようにチャンネル
リークを低減できるため、各アクセストランジスタのチ
ャンネル長を短くしても良く、このとき−層の高速動作
が実現されることになる。

Ｇ、実施例 本発明の好適な実施例を図面を参照しながら説明する。

第１の実施例 本発明の第１の実施例のメモリセル回路は、２つの直列
に接続されたアクセストランジスタの接続点とトランジ
スタ対を構成するメモリトランジスタのドレインを接続
したメモリセル回路であり、記憶保持特性の向上や高速
動作を実現するメモリセル回路である。

まず、本実施例のメモリセル回路は、第１図に示すよう
な構成を有している。すなわち、このメモリセル回路は
、ソースが共通接続されて接地ＧＮＤレベルとされトラ
ンジスタ対を構成するメモリトランジスタＭ５．Ｍ６を
有している。このメモリトランジスタＭ５．Ｍ６の各ド
レインは、ゲートがワード線（読み出し選択線）ＷＬに
接続される第１及び第２のアクセストランジスタＭｌ。

Ｍ２を介して第１及び第２のビット＆１ｌＢＬ１．　Ｂ
Ｌ２と接続されている。そして、それら各ドレインは、
さらにゲートがワード線ＷＬに接続される第３及び第４
のアクセストランジスタＭ３．Ｍ４にそれぞれ接続され
ており、これら第３及び第４のアクセストランジスタＭ
３．Ｍ４は、各メモリトランジスタＭ５．Ｍ６の相互の
ゲート−ドレイン間をたすき掛けとするように、当該メ
モリトランジスタＭ６．ＭＳのそれぞれ対応するゲート
へと接続されている。

次に、このメモリセル回路の動作について説明する。

まず、データの保持期間においては、第１〜第４のアク
セストランジスタＭｌ、Ｍ２．Ｍ３．Ｍ４は全てオフと
され、一方のメモリトランジスタのゲート容量に電荷が
蓄積される。例えばメモリトランジスタＭ６のゲートに
データ“１”　（例えばハイレベル）が記憶されている
とすると、当該メモリトランジスタＭ６のドレインであ
る図中り点の電位は、必ず接地ＧＮＤレベルとなり、図
中Ｃ点の電位も同様に接地レベルとなる。そして、この
０点の電位からメモリトランジスタＭ５はオフ状態とさ
れ、フローティングな電位を有するＢ点より従来では第
１のアクセストランジスタＭ１やメモリトランジスタＭ
５のチャンネルリークが問題となっていたが、本実施例
のメモリセル回路においては、このＢ点とトランジスタ
Ｍｌ、Ｍ５の間に電圧を分割するように第３のアクセス
トランジスタＭ３が配設されている。このため第１のア
クセストランジスタＭ１及びメモリトランジスタＭ５と
当８亥第３のアクセストランジスタＭ３の接続点である
図中Ａ点の電位は、上記Ｂ点の電位を分割した電位とな
り、上述のように一般的にチャンネルリークの値はドレ
イン−ソース間電圧に指数関数的に依存することから、
本実施例のメモリセル回路は、そのリーク電流の値を極
めて小さいものに抑制することができる。

次に、データの読み出し期間においては、当該メモリセ
ル回路の各アクセストランジスタＭ１〜Ｍ４は、上記ワ
ード線ＷＬの選択信号により全てオン状態にされ、読み
出し時ではメモリトランジスタＭＳ、Ｍ６のゲートｉｔ
位の低い方がオフとされ、逆にゲート電位の高い方がオ
ンとされてデータを確定して行くようにラッチ動作する
。

この場合において、ビット線ＢＬＩ、ＢＬ２等にノイズ
が重畳され、ある程度の誤差電圧が含まれて読み出し動
作を開始したときには、従来では、直接誤差電圧が各メ
モリトランジスタのゲートへ悪影響を与え情報信号が破
壊されるおそれがあったが、本実施例のメモリセル回路
では、少なくともメモリトランジスタＭ５若しくはＭ６
のゲートは、アクセストランジスタＭ１及びＭ３若しく
はＭ２及びＭ４を介してビット線ＢＬＩ若しくはＢＬ２
と接続するため、そのアクセストランジスタのオン抵抗
によって、データの内容は十分に保護されることになる
。

さらに、本実施例のメモリセル回路においては、各メモ
リトランジスタＭ５．Ｍ６のドレインであるＡ点、Ｄ点
の電位は、そのデータ内容を示すものであって、読み出
し開始時における初期電圧は、ビット線ＢＬＩ、ＢＬ２
から１つのアクセストランジスタＭｌ、Ｍ２をそれぞれ
介したところに既に存在していることになり、このため
高速なアクセスが実現され、さらに本実施例ではアクセ
ストランジスタのサイズ（チャンネル長）を小さくして
もチャンネルリーク等は十分に抑制できるため、この第
１及び第２のアクセストランジスタのチャンネル長を小
さくすることによっては、−層の高速アクセスが実現で
きることになる。また、このことによっては、リフレッ
シュサイクルを長くすることができ、低消費電力を実現
することも合わせて可能となる。

また、本実施例のメモリセル回路は、結局６トランジス
タ構成となり素子数が増大するが、全てＮＭＯＳトラン
ジスタにて構成され、ウェル領域等の形成が不可欠なＣ
ＭＯ３構成よりセルの占有面積を縮小化できる。なお、
全てＰＭＯ３）ランジスタとしても良い。

第２の実施例 本発明の第２の実施例のメモリセル回路は、第２図に示
すように、アクセストランジスタを所謂ダブルゲート構
成としたものである。

すなわち、所謂たすき掛けに相互にゲート−ドレイン接
続されるトランジスタ対を構成するメモリトランジスタ
Ｍ２５．Ｍ２６を有し、そのソースは共通接続されて接
地ＧＮＤレベルとされている。上記トランジスタ対の対
応するゲートとしての各ゲート−ドレイン接続点と、第
１及び第２のビン）線ＢＬＩ、ＢＬ２との間には、それ
ぞれゲートがワード線（読み出し選択線）ＷＬに接続さ
れる第１〜第４のアクセストランジスタＭ２１゜Ｍ２２
．Ｍ２３．Ｍ２４が配設されている。

このような第１〜第４のアクセストランジスタＭ２１．
Ｍ２２．Ｍ２３．Ｍ２４を配設することによっても、上
述の第１の実施例の如きチャンネルリークの低減を図る
ことができ、そのデータの記憶保持特性の向上を実現す
ることができる。

なお、この第２の実施例のメモリセル回路をＮＭＯＳト
ランジスタのみならずＰＭＯ３）ランジスタのみで構成
しても良い。

Ｈ１発明の効果 本発明のメモリセル回路は、第３及び第４のアクセスト
ランジスタを配設していることから、指数関数的なチャ
ンネルリークの低減を図ることができ、記憶保持特性の
向上を図ることができる。

また、第１及び第２のアクセストランジスタと第３及び
第４のアクセストランジスタの接続点にトランジスタ対
のドレインを接続してなるものにおいては、誤差電圧に
よるデータの破壊を防止することができ、さらに高速ア
クセスも可能となり、また、低消費電力等も実現するこ
とができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に説明するメモリセル回
路の構成を示す回路図、第２図は本発明のメモリセル回
路の他の例の構成を示す回路図、第３図は従来のメモリ
セル回路の構成を示す回路図である。 Ｍｌ・・・・第１のアクセストランジスタＭ２・・・・
第２のアクセストランジスタＭ３・・・・第３のアクセ
ストランジスタＭ４・・・・第４のアクセストランジス
タＭ５．Ｍ６・・・・メモリトランジスタＢＬ１．ＢＬ
２・　・　・　・ビット線ＷＬ　・　・　・　・ワード
線 特　許　出　願　人　　ソニー株式会社代理人　　　弁
理士　　　　　小池　見回　　　　　　　　　田村榮− 第１図 メ毛り亡ｔＵＥＪシ■りの伊Ｊ 第２図

Claims (1)

1. 【特許請求の範囲】 　相互にゲート−ドレイン接続されたトランジスタ対と
   、読み出し選択線にゲートが接続され上記一対のゲート
   −ドレイン接続点と一対のビット線との間にそれぞれ配
   設される第１及び第２のアクセストランジスタとを有す
   るメモリセル回路において、 読み出し選択線にゲートが接続され、上記第１及び第２
   のアクセストランジスタと上記トランジスタ対の対応す
   るゲートとの間にそれぞれ第３及び第４のアクセストラ
   ンジスタを配設したことを特徴とするメモリセル回路。