JP2008153479A - 強誘電体電界効果トランジスタを備える半導体装置及びこれを用いた半導体集積回路装置 - Google Patents

強誘電体電界効果トランジスタを備える半導体装置及びこれを用いた半導体集積回路装置 Download PDF

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Abstract

【課題】強誘電体電界効果トランジスタを備えそのゲート側に設けられる回路の簡素化を図ることができる半導体装置を提供する。
【解決手段】ゲート部の等価回路が直列接続された強誘電体キャパシタＣF及び常誘電体キャパシタＣPからなり、強誘電体キャパシタＣFの残留分極に応じた閾値電圧ＶTHを有する強誘電体電界効果トランジスタと、前記強誘電体電界効果トランジスタのゲート電位を固定（例えばグランド電位に固定）し、前記強誘電体電界効果トランジスタのバックゲート電位を可変する（例えば＋１０Ｖ／−１０Ｖの切り替え）ことにより、前記強誘電体電界効果トランジスタのゲートとバックゲート間の電位差に応じた残留分極状態を前記強誘電体キャパシタに書き込む制御部（不図示）とを備えることを特徴とする半導体装置。
【選択図】図１

Description

本発明は、強誘電体電界効果トランジスタを備える半導体装置及びこれを用いた半導体集積回路装置に関するものである。
強誘電体電界効果トランジスタは、例えば１Ｔｒ型ＦｅＲＡＭに用いられる。強誘電体電界効果トランジスタには、ＭＯＳ構造の電界効果トランジスタの酸化層を強誘電体層に置き換えたＭＦＳ構造のものがあるが、強誘電体層と半導体バルクとの界面を良好にすることが困難であるため、通常、ＭＦＩＳ構造やＭＦＭＩＳ構造（例えば特許文献１参照）が採用されている。図３は、ＭＦＭＩＳ構造のＮチャネル強誘電体電界効果トランジスタの断面構造例を示している。図３に示す強誘電体電界効果トランジスタでは、Ｐ型半導体基板２０のＰ型チャネル領域の上に絶縁体層（ゲート酸化膜）２１が形成され、絶縁体層（ゲート酸化膜）２１の上に下部導電体層２２が形成され、下部導電体層２２の上に強誘電体層２３が形成され、強誘電体層２３の上に上部導電体層２４が形成されている。
次に、ＭＦＩＳ構造又はＭＦＭＩＳ構造の強誘電体電界効果トランジスタへのデータ書き込み方法について図４を参照して説明する。ＭＦＩＳ構造又はＭＦＭＩＳ構造の強誘電体電界効果トランジスタは、ゲート部の等価回路が直列接続された強誘電体キャパシタＣF及び常誘電体キャパシタＣPからなる。ＭＦＩＳ構造又はＭＦＭＩＳ構造の強誘電体電界効果トランジスタへのデータ書き込みは、強誘電体キャパシタＣFに電圧を印加して強誘電体キャパシタＣFの分極方向を書き込むことによって実現される。データ読み出しの際には、所定のゲート電圧及びソース−ドレイン間電圧を印加すると強誘電体キャパシタの分極方向をドレイン電流の違いとして検出することができる。
特開２０００−７７９８６号公報（第３図）
ＭＦＩＳ構造又はＭＦＭＩＳ構造の強誘電体電界効果トランジスタでは、ゲート部の等価回路が直列接続された強誘電体キャパシタＣF及び常誘電体キャパシタＣPからなるため、強誘電体キャパシタＣFにかかる電圧はゲート−バックゲート間電圧の強誘電体キャパシタＣF及び常誘電体キャパシタＣPによる容量分圧となる。したがって、強誘電体キャパシタＣFに電圧を印加して強誘電体キャパシタの分極方向を書き込むためには、ゲート電極に非常に高い電圧を印加する必要がある。例えば、データ“１”を書き込む場合ゲート電圧を＋１０Ｖ程度にし、データ“０”を書き込む場合ゲート電圧を−１０Ｖ程度にする。
そのため、ゲート側に論理回路以外にレベルシフタ等の電位変換を行う付加回路を設ける必要がある。一方、データ読み出しの際には強誘電体キャパシタの分極方向に影響を与えないような十分に小さいゲート電圧を印加する必要があるため、ゲート側に設けられる論理回路の出力を前記付加回路によって電位変換することなくゲート電極に供給する必要がある。このため、従来のデータ書き込み方法では、ゲート側に設けられる回路の回路構成が複雑になってしまっていた。
本発明は、上記の問題点に鑑み、強誘電体電界効果トランジスタを備えそのゲート側に設けられる回路の簡素化を図ることができる半導体装置及びこれを用いた半導体集積回路装置を提供することを目的とする。
上記目的を達成するために、本発明に係る半導体装置は、ゲート部の等価回路が直列接続された強誘電体キャパシタ及び常誘電体キャパシタからなり、前記強誘電体キャパシタの残留分極に応じた閾値電圧を有する強誘電体電界効果トランジスタと、前記強誘電体電界効果トランジスタのゲート電位を固定し、前記強誘電体電界効果トランジスタのバックゲート電位を可変することにより、前記強誘電体電界効果トランジスタのゲートとバックゲート間の電位差に応じた残留分極状態を前記強誘電体キャパシタに書き込む制御部とを備える構成とする。
このような構成によると、前記制御部が書き込みを行う際に前記強誘電体電界効果トランジスタのゲート電位を固定し前記強誘電体電界効果トランジスタのバックゲート電位を可変するので、前記強誘電体電界効果トランジスタのゲート電位を高くする必要がない。したがって、本発明に係る半導体装置では、前記強誘電体電界効果トランジスタのゲート側にレベルシフタ等の電位変換を行う付加回路を設ける必要がなくなり、前記強誘電体電界効果トランジスタのゲート側に設けられる回路の回路構成を簡単にすることができる。
また、上記構成の半導体装置において、製造を容易にする観点から、前記強誘電体電界効果トランジスタがＭＦＭＩＳ構造であって、前記強誘電体電界効果トランジスタの強誘電体層が前記強誘電体電界効果トランジスタの絶縁体層の真上に形成されていないようにしてもよい。
上記目的を達成するために、本発明に係る半導体集積回路装置は、上記各構成の半導体装置を複数用いている。本発明に係る半導体集積回路装置の例としては、不揮発メモリ、不揮発論理演算回路、不揮発マイクロプロセッサ、不揮性画像処理プロセッサ、不揮発マルチメディアプロセッサ、不揮発ＩＰコア等が挙げられる。
また、上記構成の半導体集積回路装置がＮチャネルの強誘電体電界効果トランジスタ及びＰチャネルの強誘電体電界効果トランジスタを備える場合には、各強誘電体電界効果トランジスタをウェル分離する。これにより、各強誘電体電界効果トランジスタのバックゲート電位を個別に設定することができる。
本発明に係る半導体装置及びこれを用いた半導体集積回路装置によると、強誘電体電界効果トランジスタのゲート電位を高くする必要がないので、強誘電体電界効果トランジスタのゲート側にレベルシフタ等の電位変換を行う付加回路を設ける必要がなくなり、強誘電体電界効果トランジスタのゲート側に設けられる回路の簡素化を図ることができる。
本発明の実施形態について図面を参照して以下に説明する。本実施形態に係る半導体装置は、図１に示すようにゲート部の等価回路が直列接続された強誘電体キャパシタＣF及び常誘電体キャパシタＣPからなる強誘電体電界効果トランジスタ１と、強誘電体電界効果トランジスタ１のゲート電位を固定し、強誘電体電界効果トランジスタ１のバックゲート電位を可変することにより、強誘電体電界効果トランジスタ１のゲートとバックゲート間の電位差に応じた残留分極状態を強誘電体キャパシタＣFに不揮発的に書き込む制御部（不図示）とを備える。前記制御部は、例えば図１に示すように、データ“１”を書き込む場合ゲート電位をグランド電位に固定しバックゲート電位を−１０Ｖ程度にし、データ“０”を書き込む場合ゲート電位をグランド電位に固定しバックゲート電位を＋１０Ｖ程度にする。
本実施形態に係る半導体装置では、強誘電体電界効果トランジスタ１にデータを書き込む際に強誘電体電界効果トランジスタ１のゲート電位を固定し強誘電体電界効果トランジスタ１のバックゲート電位を可変するので、強誘電体電界効果トランジスタ１のゲート電位を高くする必要がない。このため、本実施形態に係る半導体装置では、強誘電体電界効果トランジスタ１のゲート側にレベルシフタ等の電位変換を行う付加回路を設ける必要がなくなり、強誘電体電界効果トランジスタ１のゲート側に設けられる回路の回路構成が簡単になる。なお、強誘電体電界効果トランジスタ１には、ＭＦＭＩＳ構造の強誘電体電界効果トランジスタやＭＦＩＳ構造の強誘電体電界効果トランジスタを用いることができる。
強誘電体電界効果トランジスタ１の断面構造例を図２に示す。図２に示す強誘電体電界効果トランジスタは、ＭＦＭＩＳ構造のＮチャネル強誘電体電界効果トランジスタである。Ｐ型半導体基板２内にＮ型ウェル３が形成され、Ｎ型ウェル３内にＰ型ウェル４内が形成され、Ｐ型ウェル４のＰ型チャネル領域の上に絶縁体層（ゲート酸化膜）５が形成される。また、熱酸化層６の上に第１導電体層７が形成され、第１導電体層７の左部領域の上に強誘電体層８が形成され、強誘電体層８の上に第２導電体層９が形成される。そして、絶縁体層（ゲート酸化膜）５の上部と第２導電体層９の上部とが金属配線層１０によって接続されている。また、第１導電体層７の右部領域の上部にゲート金属配線層１１が接続され、Ｐ型ウェル４のＰ型高濃度不純物拡散領域１２の上部にバックゲート金属配線層１３が接続されている。上述した制御部（不図示）は、ゲート金属配線層１１の電位を固定することにより強誘電体電界効果トランジスタ１のゲート電位を固定し、バックゲート金属配線層１３の電位を可変することにより強誘電体電界効果トランジスタ１のバックゲート電位を可変する。図２に示す構造によると、第１導電体層７、強誘電体層８、及び第２導電体層９からなる強誘電体キャパシタを、絶縁体層（ゲート酸化膜）５上に積層するのではなく絶縁体層（ゲート酸化膜）５と分離して形成しているので、物性的に安定な強誘電体層を得ることが容易になり、強誘電体電界効果トランジスタ自体の製造が容易になる。
また、本実施形態に係る半導体集積回路装置は、上述した本実施形態に係る半導体装置を複数用いた構成である。
本実施形態に係る半導体集積回路装置がＮチャネルの強誘電体電界効果トランジスタ１を備える本実施形態に係る半導体装置とＰチャネルの強誘電体電界効果トランジスタ１を備える本実施形態に係る半導体装置とを用いる場合は、各強誘電体電界効果トランジスタをウェル分離する。例えば、Ｐ型半導体基板を用いる場合は、Ｎウェルによって各強誘電体電界効果トランジスタをウェル分離する（図２参照）。これにより、各強誘電体電界効果トランジスタのバックゲート電位を個別に設定することができる。
なお、本実施形態に係る半導体集積回路装置がＮチャネルの強誘電体電界効果トランジスタ１を備える本実施形態に係る半導体装置又はＰチャネルの強誘電体電界効果トランジスタ１を備える本実施形態に係る半導体装置のどちらか一方のみを用いる場合は、ウェル分離を行わなくても各強誘電体電界効果トランジスタのバックゲート電位を個別に設定することができる。Ｎチャネルの強誘電体電界効果トランジスタ１を備える本実施形態に係る半導体装置のみを用いる場合はＮ型半導体基板を用いればよく、Ｐチャネルの強誘電体電界効果トランジスタ１を備える本実施形態に係る半導体装置のみを用いる場合はＰ型半導体基板を用いればよい。
本実施形態に係る半導体集積回路装置の適用例としては、強誘電体電界効果トランジスタ１の強誘電体キャパシタに書き込まれた分極方向によってデータ“０”と“１”を記憶する１Ｔｒ型ＦｅＲＡＭが挙げられる。また、強誘電体電界効果トランジスタ１が強誘電体キャパシタの残留分極に応じた閾値電圧を有するので、強誘電体電界効果トランジスタ１の強誘電体キャパシタに書き込まれた残留分極量によってデータを記憶し、データ読み出しの際には、強誘電体キャパシタの残留分極量を閾値電圧の違いとして検出する不揮発多値メモリを本実施形態に係る半導体集積回路装置によって実現することができる。
また、本実施形態に係る半導体集積回路装置は、不揮発メモリのみならず、不揮発論理演算回路、不揮発マイクロプロセッサ、不揮発画像処理プロセッサ、不揮発マルチメディアプロセッサ、不揮発ＩＰコア等にも適用することができる。
は、本発明に係るデータ書き込み方法を示す図である。 は、本発明の半導体装置が備える強誘電体電界効果トランジスタの断面構造例を示す図である。 は、ＭＦＭＩＳ構造のＮチャネル強誘電体電界効果トランジスタの断面構造例を示す図である。 は、従来のデータ書き込み方法を示す図である。
符号の説明
１ 強誘電体電界効果トランジスタ
２ Ｐ型半導体基板
３ Ｎ型ウェル
４ Ｐ型ウェル
５ 絶縁体層（ゲート酸化膜）
６ 熱酸化層
７ 第１導電体層
８ 強誘電体層
９ 第２導電体層
１０ 金属配線層
１１ ゲート金属配線層
１２ Ｐ型高濃度不純物拡散領域
１３ バックゲート金属配線層
ＣF 強誘電体キャパシタ
Ｃp 常誘電体キャパシタ

Claims (4)

  1. ゲート部の等価回路が直列接続された強誘電体キャパシタ及び常誘電体キャパシタからなり、前記強誘電体キャパシタの残留分極に応じた閾値電圧を有する強誘電体電界効果トランジスタと、
    前記強誘電体電界効果トランジスタのゲート電位を固定し、前記強誘電体電界効果トランジスタのバックゲート電位を可変することにより、前記強誘電体電界効果トランジスタのゲートとバックゲート間の電位差に応じた残留分極状態を前記強誘電体キャパシタに書き込む制御部とを備えることを特徴とする半導体装置。
  2. 前記強誘電体電界効果トランジスタがＭＦＭＩＳ構造であって、前記強誘電体電界効果トランジスタの強誘電体層が前記強誘電体電界効果トランジスタの絶縁体層の真上に形成されていない請求項１に記載の半導体装置。
  3. 請求項１または請求項２に記載の半導体装置を複数用いたことを特徴とする半導体集積回路装置。
  4. Ｎチャネルの強誘電体電界効果トランジスタ及びＰチャネルの強誘電体電界効果トランジスタを備え、各強誘電体電界効果トランジスタがウェル分離されている請求項３に記載の半導体集積回路装置。
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