JP6324595B2 - 半導体メモリ装置 - Google Patents
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Description
本発明は、半導体を用いたメモリ装置に関する。
多くの電気製品、電子製品で用いられている半導体を用いたメモリ装置として、ダイナミ
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）やスタティック・ランダム・アクセス・
メモリ（ＳＲＡＭ）等を挙げることができる。
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）やスタティック・ランダム・アクセス・
メモリ（ＳＲＡＭ）等を挙げることができる。
ＤＲＡＭはメモリセルに設けたキャパシタに電荷を保持することにより、データを記憶す
る。しかしながら、スイッチングに用いられているトランジスタはオフ状態であっても、
わずかにソースとドレイン間にリーク電流が生じるため、データは比較的短時間（長くて
も数十秒）で失われる。そのため、一定周期（一般的には数十ミリ秒）でデータを再書き
込み（リフレッシュ）する必要があり、待機時においても消費電力は大きい。
る。しかしながら、スイッチングに用いられているトランジスタはオフ状態であっても、
わずかにソースとドレイン間にリーク電流が生じるため、データは比較的短時間（長くて
も数十秒）で失われる。そのため、一定周期（一般的には数十ミリ秒）でデータを再書き
込み（リフレッシュ）する必要があり、待機時においても消費電力は大きい。
また、回路の微細化の一方で、キャパシタの容量は一定に保つ（通常は１０ｆＦ以上）必
要から、半導体基板に深い穴（トレンチ）や煙突状の突起（スタック）を形成して、それ
をキャパシタとしている。微細化とともにこれらのアスペクト比（底辺に対する高さや深
さの比率）は５０倍以上となっている。このような構造物を作製するため特殊な技術が必
要である（非特許文献１および２参照）。
要から、半導体基板に深い穴（トレンチ）や煙突状の突起（スタック）を形成して、それ
をキャパシタとしている。微細化とともにこれらのアスペクト比（底辺に対する高さや深
さの比率）は５０倍以上となっている。このような構造物を作製するため特殊な技術が必
要である（非特許文献１および２参照）。
ＳＲＡＭはフリップフロップ回路の双安定状態を用いてデータを保持する。ＳＲＡＭのフ
リップフロップ回路にＣＭＯＳインバータ（相補型インバータ）を用いると、待機時の消
費電力がＤＲＡＭよりも格段に小さくなる（特許文献１参照）。そのため、携帯電話のよ
うに、データの書き込みや読み出しがそれほど頻繁におこなわれず、待機時間の方がはる
かに長いという用途には、ＤＲＡＭの代わりにＳＲＡＭが用いられる。しかし、ひとつの
メモリセルに６つのトランジスタを用いるため、集積率がＤＲＡＭより低くなり、また、
１ビットあたりのコストもＤＲＡＭの１０倍以上となる。
リップフロップ回路にＣＭＯＳインバータ（相補型インバータ）を用いると、待機時の消
費電力がＤＲＡＭよりも格段に小さくなる（特許文献１参照）。そのため、携帯電話のよ
うに、データの書き込みや読み出しがそれほど頻繁におこなわれず、待機時間の方がはる
かに長いという用途には、ＤＲＡＭの代わりにＳＲＡＭが用いられる。しかし、ひとつの
メモリセルに６つのトランジスタを用いるため、集積率がＤＲＡＭより低くなり、また、
１ビットあたりのコストもＤＲＡＭの１０倍以上となる。
最近、オフ状態でのソースとドレイン間のリーク電流が極めて小さく、電荷保持特性のよ
いトランジスタが考案され、これを用いたメモリセルが提案されている（特許文献２参照
）。この構造のトランジスタでは、１つのメモリセルに２つのトランジスタが必要ではあ
るが、ＤＲＡＭのような大きな容量のキャパシタは不要であり、また、極めて長期間にわ
たりリフレッシュなしでデータを保持できる。
いトランジスタが考案され、これを用いたメモリセルが提案されている（特許文献２参照
）。この構造のトランジスタでは、１つのメモリセルに２つのトランジスタが必要ではあ
るが、ＤＲＡＭのような大きな容量のキャパシタは不要であり、また、極めて長期間にわ
たりリフレッシュなしでデータを保持できる。
Ｋｉｍ，"Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ｓｕｂ−５０ｎｍ ＤＲＡＭ ａｎｄ ＮＡＮＤ Ｆｌａｓｈ Ｍａｎｕｆａｃｔｕｒｉｎｇ" ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ ＯＦ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ＭＥＥＴＩＮＧ， ｐｐ３３３−３３６， ２００５
Ｍｕｅｌｌｅｒ ｅｔ ａｌ．，"Ｃｈａｌｌｅｎｇｅｓ ｆｏｒ ｔｈｅ ＤＲＡＭ Ｃｅｌｌ Ｓｃａｌｉｎｇ ｔｏ ４０ｎｍ" ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ ＯＦ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ＭＥＥＴＩＮＧ， ｐｐ３４７−３５０， ２００５
本発明では、新規の半導体装置（特に、半導体メモリ装置）を提供することを課題とする
。また、新規の半導体装置の駆動方法（特に、半導体メモリ装置の駆動方法）を提供する
ことを課題とする。さらに、新規の半導体装置の作製方法（特に、半導体メモリ装置の作
製方法）を提供することを課題とする。
。また、新規の半導体装置の駆動方法（特に、半導体メモリ装置の駆動方法）を提供する
ことを課題とする。さらに、新規の半導体装置の作製方法（特に、半導体メモリ装置の作
製方法）を提供することを課題とする。
また、本発明では、待機時の１ビットあたりの消費電力がＤＲＡＭより小さく、ＳＲＡＭ
よりも集積度が高い半導体メモリ装置、その半導体メモリ装置に用いるメモリセル、それ
らの駆動方法あるいはそれらの作製方法を提供する。
よりも集積度が高い半導体メモリ装置、その半導体メモリ装置に用いるメモリセル、それ
らの駆動方法あるいはそれらの作製方法を提供する。
あるいは、本発明では１つのメモリセルに用いるトランジスタの数が３つ以下であり、待
機時にメモリセルが消費する電流が、１×１０−２０Ａ以下であるメモリセルあるいはそ
のようなメモリセルを有する半導体装置を提供する。本発明では以上の課題の少なくとも
１つを解決する。
機時にメモリセルが消費する電流が、１×１０−２０Ａ以下であるメモリセルあるいはそ
のようなメモリセルを有する半導体装置を提供する。本発明では以上の課題の少なくとも
１つを解決する。
以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず
、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと
呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。し
たがって、本明細書において、ソースとされている部分をドレインと読み替えることもで
きる。
、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと
呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。し
たがって、本明細書において、ソースとされている部分をドレインと読み替えることもで
きる。
また、本明細書では、「接続する」と表現される場合であっても、現実の回路においては
、物理的な接続部分がなく、配線が延在しているだけの場合のこともある。例えば、電界
効果トランジスタ（ＦＥＴ）を有する回路では、一本の配線が複数のＦＥＴのゲートを兼
ねている場合もある。その場合、回路図では、一本の配線から何本もの分岐が生じるよう
に書かれることもある。本明細書では、そのような場合でも、「配線がゲートに接続する
」という表現を用いることがある。
、物理的な接続部分がなく、配線が延在しているだけの場合のこともある。例えば、電界
効果トランジスタ（ＦＥＴ）を有する回路では、一本の配線が複数のＦＥＴのゲートを兼
ねている場合もある。その場合、回路図では、一本の配線から何本もの分岐が生じるよう
に書かれることもある。本明細書では、そのような場合でも、「配線がゲートに接続する
」という表現を用いることがある。
なお、本明細書では、マトリクスにおいて特定の行や列、位置を扱う場合には、符号に座
標を示す記号をつけて、例えば、「書き込みトランジスタＷＴｒ＿ｎ＿ｍ」、「ビット線
ＢＬ＿ｍ」、「書き込みワード線ＷＷＬ＿ｎ」というように表記することがあるが、特に
、行や列、位置を特定しない場合や集合的に扱う場合、あるいはどの位置にあるか明らか
である場合には、「書き込みトランジスタＷＴｒ」、「ビット線ＢＬ」、「書き込みワー
ド線ＷＷＬ」、あるいは、単に「書き込みトランジスタ」、「ビット線」、「書き込みワ
ード線」というように表記することもある。
標を示す記号をつけて、例えば、「書き込みトランジスタＷＴｒ＿ｎ＿ｍ」、「ビット線
ＢＬ＿ｍ」、「書き込みワード線ＷＷＬ＿ｎ」というように表記することがあるが、特に
、行や列、位置を特定しない場合や集合的に扱う場合、あるいはどの位置にあるか明らか
である場合には、「書き込みトランジスタＷＴｒ」、「ビット線ＢＬ」、「書き込みワー
ド線ＷＷＬ」、あるいは、単に「書き込みトランジスタ」、「ビット線」、「書き込みワ
ード線」というように表記することもある。
また、「ワード線の電位をＨとする」（あるいは「ワード線の電位をＬとする」）とは、
ワード線の電位を、ワード線にゲートが接続するトランジスタをオンとなるような電位と
すること（あるいはオフとなるような電位とすること）を意味する。
ワード線の電位を、ワード線にゲートが接続するトランジスタをオンとなるような電位と
すること（あるいはオフとなるような電位とすること）を意味する。
本発明の一態様では、オフ状態でのソースとドレイン間のリーク電流が少ないトランジス
タを書き込みトランジスタとし、もう一つのトランジスタ（読み出しトランジスタ）およ
び、キャパシタとで１つのメモリセルを構成する。また、これらに接続する配線として、
書き込みワード線、書き込みビット線、読み出しワード線、読み出しビット線という４種
類の配線を用意する。
タを書き込みトランジスタとし、もう一つのトランジスタ（読み出しトランジスタ）およ
び、キャパシタとで１つのメモリセルを構成する。また、これらに接続する配線として、
書き込みワード線、書き込みビット線、読み出しワード線、読み出しビット線という４種
類の配線を用意する。
そして、書き込みトランジスタのソースを読み出しトランジスタのゲートおよびキャパシ
タの一方の電極に接続する。この接続された部分については、書き込みトランジスタを通
じてのみ電荷の移動が可能であり、書き込みトランジスタがオフとなると、周囲と絶縁さ
れ、電荷が閉じ込められることとなる。このため、この部分をフローティングノードとい
い、特に読み出しトランジスタのゲートの部分をフローティングゲートともいう。
タの一方の電極に接続する。この接続された部分については、書き込みトランジスタを通
じてのみ電荷の移動が可能であり、書き込みトランジスタがオフとなると、周囲と絶縁さ
れ、電荷が閉じ込められることとなる。このため、この部分をフローティングノードとい
い、特に読み出しトランジスタのゲートの部分をフローティングゲートともいう。
また、書き込みトランジスタのゲートは書き込みワード線に、書き込みトランジスタのド
レインは書き込みビット線に、読み出しトランジスタのドレインは読み出しビット線に、
キャパシタの他方の電極は読み出しワード線に接続する。
レインは書き込みビット線に、読み出しトランジスタのドレインは読み出しビット線に、
キャパシタの他方の電極は読み出しワード線に接続する。
なお、読み出しトランジスタのソースは別の配線によって適切な電位とされる。読み出し
方法によっては、この電位は変動を小さくすることができ、例えば、１秒以上にわたって
、同一の電位を保持するような駆動方法とできる。そのため、読み出しトランジスタのソ
ースに接続する配線の抵抗は必ずしも低いことが要求されない。例えば、不純物がドーピ
ングされたシリコン、あるいはその表面にシリサイドが形成されたものを用いてもよい。
方法によっては、この電位は変動を小さくすることができ、例えば、１秒以上にわたって
、同一の電位を保持するような駆動方法とできる。そのため、読み出しトランジスタのソ
ースに接続する配線の抵抗は必ずしも低いことが要求されない。例えば、不純物がドーピ
ングされたシリコン、あるいはその表面にシリサイドが形成されたものを用いてもよい。
書き込みトランジスタには、ゲートの電位を調整することにより、ソースとドレイン間を
流れる電流が、使用時の温度（例えば、２５℃）で１×１０−２１Ａ以下、好ましくは、
１×１０−２４Ａ以下、あるいは８５℃で１×１０−２０Ａ以下、好ましくは、１×１０
−２３Ａ以下となるものを用いることが望ましい。このような条件では、キャパシタの容
量を従来のＤＲＡＭよりはるかに小さくでき、かつ、従来のＤＲＡＭで必要なリフレッシ
ュの間隔を非常に長く、実質的には不要とできる。
流れる電流が、使用時の温度（例えば、２５℃）で１×１０−２１Ａ以下、好ましくは、
１×１０−２４Ａ以下、あるいは８５℃で１×１０−２０Ａ以下、好ましくは、１×１０
−２３Ａ以下となるものを用いることが望ましい。このような条件では、キャパシタの容
量を従来のＤＲＡＭよりはるかに小さくでき、かつ、従来のＤＲＡＭで必要なリフレッシ
ュの間隔を非常に長く、実質的には不要とできる。
例えば、ソースとドレイン間を流れる電流を１×１０−２４Ａとした場合、キャパシタの
容量を従来のＤＲＡＭの１／１０００以下の０．０１ｆＦとしても、時定数は１×１０７
秒（１１５日）であり、従来のＤＲＡＭでは想定できない期間にわたってデータを保持で
きる。すなわち、通常のパーソナルコンピュータの使用に際してリフレッシュは不要と考
えてもよいし、少なくとも１０日に１回リフレッシュすればよい。
容量を従来のＤＲＡＭの１／１０００以下の０．０１ｆＦとしても、時定数は１×１０７
秒（１１５日）であり、従来のＤＲＡＭでは想定できない期間にわたってデータを保持で
きる。すなわち、通常のパーソナルコンピュータの使用に際してリフレッシュは不要と考
えてもよいし、少なくとも１０日に１回リフレッシュすればよい。
すなわち、従来のＤＲＡＭでは１秒間に１０回以上も必要であったリフレッシュ（容量素
子に蓄えられた電荷が減少することを補うために、データを再書き込みすること）が通常
の使用では不要となることである。
子に蓄えられた電荷が減少することを補うために、データを再書き込みすること）が通常
の使用では不要となることである。
通常のシリコン半導体では、リーク電流をそのような低い値とすることは困難であるが、
酸化物半導体等の２．８電子ボルト（ｅＶ）以上のバンドギャップを有する半導体（ワイ
ドバンドギャップ半導体）を好ましい条件で加工して得られたトランジスタにおいては達
成しうる。このため、書き込みトランジスタの材料として、ワイドバンドギャップ半導体
を用いることが好ましい。もちろん、本発明は書き込みトランジスタに用いる半導体とし
てシリコン半導体を排除するものではない。
酸化物半導体等の２．８電子ボルト（ｅＶ）以上のバンドギャップを有する半導体（ワイ
ドバンドギャップ半導体）を好ましい条件で加工して得られたトランジスタにおいては達
成しうる。このため、書き込みトランジスタの材料として、ワイドバンドギャップ半導体
を用いることが好ましい。もちろん、本発明は書き込みトランジスタに用いる半導体とし
てシリコン半導体を排除するものではない。
酸化物半導体としては、公知の各種の材料を用いることができるが、バンドギャップが３
ｅＶ以上３．６ｅＶ未満であるものが望ましい。また、電子親和力が４ｅＶ以上、好まし
くは、４ｅＶ以上４．９ｅＶ未満であるものが望ましい。特に、ガリウムとインジウムを
有する酸化物は、本発明の目的には好適である。このような材料において、さらに、ドナ
ーあるいはアクセプタに由来するキャリア濃度が１×１０−１４ｃｍ−３未満、好ましく
は、１×１０−１１ｃｍ−３未満であるものが望ましい。
ｅＶ以上３．６ｅＶ未満であるものが望ましい。また、電子親和力が４ｅＶ以上、好まし
くは、４ｅＶ以上４．９ｅＶ未満であるものが望ましい。特に、ガリウムとインジウムを
有する酸化物は、本発明の目的には好適である。このような材料において、さらに、ドナ
ーあるいはアクセプタに由来するキャリア濃度が１×１０−１４ｃｍ−３未満、好ましく
は、１×１０−１１ｃｍ−３未満であるものが望ましい。
読み出しトランジスタに関しては、オフ状態でのソースとドレイン間のリーク電流につい
ての制限はないが、リーク電流が少ない方が消費電力を少なくできるので好ましい。また
、読み出しの速度を高くするために、高速で動作するものが望ましい。具体的には、スイ
ッチングスピードが１０ｎｓｅｃ以下であることが好ましい。
ての制限はないが、リーク電流が少ない方が消費電力を少なくできるので好ましい。また
、読み出しの速度を高くするために、高速で動作するものが望ましい。具体的には、スイ
ッチングスピードが１０ｎｓｅｃ以下であることが好ましい。
また、書き込みトランジスタ、読み出しトランジスタともゲートリーク電流（ゲートとソ
ースあるいはゲートとドレイン間のリーク電流）が極めて低いことが求められ、また、キ
ャパシタも内部リーク電流（電極間のリーク電流）が低いことが求められる。いずれのリ
ーク電流も、使用時の温度（例えば、２５℃）で１×１０−２１Ａ以下、好ましくは、１
×１０−２４Ａ以下とするとよい。
ースあるいはゲートとドレイン間のリーク電流）が極めて低いことが求められ、また、キ
ャパシタも内部リーク電流（電極間のリーク電流）が低いことが求められる。いずれのリ
ーク電流も、使用時の温度（例えば、２５℃）で１×１０−２１Ａ以下、好ましくは、１
×１０−２４Ａ以下とするとよい。
また、読み出しトランジスタのゲート（フローティングノード）の電位は、読み出しワー
ド線の電位に応じて変化するが、その結果、読み出しトランジスタのゲート容量が変動す
る。すなわち、読み出しトランジスタがオフ状態である場合より、オン状態である場合の
方がゲート容量は大きくなる。読み出しトランジスタのゲート容量の変動が、キャパシタ
の容量よりも大きいと、メモリセルを動作させる上で問題が生じることもある。
ド線の電位に応じて変化するが、その結果、読み出しトランジスタのゲート容量が変動す
る。すなわち、読み出しトランジスタがオフ状態である場合より、オン状態である場合の
方がゲート容量は大きくなる。読み出しトランジスタのゲート容量の変動が、キャパシタ
の容量よりも大きいと、メモリセルを動作させる上で問題が生じることもある。
したがって、キャパシタの容量は、読み出しトランジスタのゲート容量以上、好ましくは
２倍以上とするとよい。そのためには、キャパシタの誘電体の誘電率を読み出しトランジ
スタのゲート絶縁物の誘電率よりも大きくするとよい。なお、キャパシタの誘電体が書き
込みトランジスタのゲート絶縁物と同一の場合には、そのような誘電率の高い材料を用い
ることにより書き込みトランジスタの電流駆動能力を向上させる効果もある。
２倍以上とするとよい。そのためには、キャパシタの誘電体の誘電率を読み出しトランジ
スタのゲート絶縁物の誘電率よりも大きくするとよい。なお、キャパシタの誘電体が書き
込みトランジスタのゲート絶縁物と同一の場合には、そのような誘電率の高い材料を用い
ることにより書き込みトランジスタの電流駆動能力を向上させる効果もある。
読み出しワード線には、このように多くのキャパシタが並列に接続することとなるが、そ
のために読み出しワード線の容量が増加することは多くの場合において問題とならない。
なぜならば、読み出しワード線に接続する容量は、キャパシタの容量と読み出しトランジ
スタのゲート容量が直列に接続したものであるため、その合成容量は、いずれかの小さい
方（上記の条件では読み出しトランジスタのゲート容量）以上の値となることがないため
である。
のために読み出しワード線の容量が増加することは多くの場合において問題とならない。
なぜならば、読み出しワード線に接続する容量は、キャパシタの容量と読み出しトランジ
スタのゲート容量が直列に接続したものであるため、その合成容量は、いずれかの小さい
方（上記の条件では読み出しトランジスタのゲート容量）以上の値となることがないため
である。
なお、微細化された半導体回路において、アスペクト比が極めて大きな特殊な構造物を作
製せずともキャパシタを形成するためキャパシタの容量は１ｆＦ以下、可能であれば０．
１ｆＦ以下とすることが望ましい。ただし、ソフトエラーによるデータ変動の確率を低減
させるためには、容量を大きくすることが好ましいため、１ｆＦ以上の容量としてもよい
。
製せずともキャパシタを形成するためキャパシタの容量は１ｆＦ以下、可能であれば０．
１ｆＦ以下とすることが望ましい。ただし、ソフトエラーによるデータ変動の確率を低減
させるためには、容量を大きくすることが好ましいため、１ｆＦ以上の容量としてもよい
。
なお、上記の構造においてソフトエラーによるキャパシタの電荷の変動は書き込みトラン
ジスタが原因となるが、書き込みトランジスタの半導体層を５０ｎｍ以下の薄膜とすると
、ソフトエラーにより電荷が変動する確率は、キャパシタの容量が０．１ｆＦ以下であっ
ても無視できるレベルとなる。したがって、書き込みトランジスタに用いる半導体層の厚
さを５０ｎｍ以下とすることにより、キャパシタの容量を０．１ｆＦ以下としても信頼性
を保てる。
ジスタが原因となるが、書き込みトランジスタの半導体層を５０ｎｍ以下の薄膜とすると
、ソフトエラーにより電荷が変動する確率は、キャパシタの容量が０．１ｆＦ以下であっ
ても無視できるレベルとなる。したがって、書き込みトランジスタに用いる半導体層の厚
さを５０ｎｍ以下とすることにより、キャパシタの容量を０．１ｆＦ以下としても信頼性
を保てる。
なお、書き込みトランジスタの短チャネル効果を抑制する意味では、半導体層を薄くする
ことが好ましく、書き込みトランジスタのチャネル長をＬ、ゲート絶縁物の厚さと誘電率
をそれぞれ、ｔ１、ε１、半導体層の厚さと誘電率をそれぞれ、ｔ２、ε２、とするとき
、Ｌ／５＞（ε２ｔ１／ε１＋ｔ２）であることが好ましい。例えば、Ｌ＝１００ｎｍ、
ｔ１＝１０ｎｍ、ε１＝ε２であるとき、ｔ２は１０ｎｍより小さいことが好ましい。そ
して、このように半導体層が薄いと、上記のソフトエラーを防止できるという効果も奏す
る。
ことが好ましく、書き込みトランジスタのチャネル長をＬ、ゲート絶縁物の厚さと誘電率
をそれぞれ、ｔ１、ε１、半導体層の厚さと誘電率をそれぞれ、ｔ２、ε２、とするとき
、Ｌ／５＞（ε２ｔ１／ε１＋ｔ２）であることが好ましい。例えば、Ｌ＝１００ｎｍ、
ｔ１＝１０ｎｍ、ε１＝ε２であるとき、ｔ２は１０ｎｍより小さいことが好ましい。そ
して、このように半導体層が薄いと、上記のソフトエラーを防止できるという効果も奏す
る。
書き込みワード線、書き込みビット線、読み出しワード線、読み出しビット線はマトリク
スを構成するが、マトリクス駆動をおこなうためには、書き込みワード線と書き込みビッ
ト線は直交し、書き込みワード線と読み出しワード線は平行であること、および書き込み
ビット線と読み出しビット線は平行であることが望ましい。
スを構成するが、マトリクス駆動をおこなうためには、書き込みワード線と書き込みビッ
ト線は直交し、書き込みワード線と読み出しワード線は平行であること、および書き込み
ビット線と読み出しビット線は平行であることが望ましい。
すなわち、マトリクス１行につき、書き込みワード線、読み出しワード線がそれぞれ１本
、マトリクス１列につき、書き込みビット線、読み出しビット線がそれぞれ１本必要であ
るため、メモリ装置のマトリクスがＮ行Ｍ列（Ｎ、Ｍは２以上の自然数）であれば、少な
くとも（２Ｎ＋２Ｍ）本の配線が必要である。また、それらとは別に、読み出しトランジ
スタＲＴｒのソースに接続する配線が必要である。
、マトリクス１列につき、書き込みビット線、読み出しビット線がそれぞれ１本必要であ
るため、メモリ装置のマトリクスがＮ行Ｍ列（Ｎ、Ｍは２以上の自然数）であれば、少な
くとも（２Ｎ＋２Ｍ）本の配線が必要である。また、それらとは別に、読み出しトランジ
スタＲＴｒのソースに接続する配線が必要である。
これらの配線のいくつかは立体的に構成することにより配線の占める面積を削減できる。
例えば、読み出しトランジスタＲＴｒのソースに接続する配線を書き込みワード線や読み
出しワード線と重なるように、あるいは書き込みワード線と読み出しワード線の間に構成
することにより、メモリセルの実質的な面積を変えずにメモリセルを構成できる。
例えば、読み出しトランジスタＲＴｒのソースに接続する配線を書き込みワード線や読み
出しワード線と重なるように、あるいは書き込みワード線と読み出しワード線の間に構成
することにより、メモリセルの実質的な面積を変えずにメモリセルを構成できる。
また、読み出しトランジスタと書き込みトランジスタを別の層に形成してもよい。なお、
あるメモリセルの書き込みワード線が他のメモリセルの読み出しワード線を兼ねるような
構成、あるいは、あるメモリセルの書き込みビット線が他のメモリセルの読み出しビット
線を兼ねるような構成とすることにより、必要な配線を削減することができる。
あるメモリセルの書き込みワード線が他のメモリセルの読み出しワード線を兼ねるような
構成、あるいは、あるメモリセルの書き込みビット線が他のメモリセルの読み出しビット
線を兼ねるような構成とすることにより、必要な配線を削減することができる。
このようなメモリセルにおいて、データの書き込みは書き込みワード線の電位をＨとして
、書き込みトランジスタをオンとした状態で、書き込みビット線の電位に応じた電荷をメ
モリセルのキャパシタに取り込むことによっておこなう。
、書き込みトランジスタをオンとした状態で、書き込みビット線の電位に応じた電荷をメ
モリセルのキャパシタに取り込むことによっておこなう。
ところで、書き込みワード線には多くのメモリセルの書き込みトランジスタが接続されて
おり、あるメモリセルは書き込みが必要であるが、他のメモリセルは書き込みが必要でな
い場合がある。書き込みワード線の電位をＨとすると、同じ書き込みワード線に接続され
ている全ての書き込みトランジスタがオンとなり、書き込みが必要でないメモリセルのデ
ータが誤ったものに書き換えられるおそれがある。
おり、あるメモリセルは書き込みが必要であるが、他のメモリセルは書き込みが必要でな
い場合がある。書き込みワード線の電位をＨとすると、同じ書き込みワード線に接続され
ている全ての書き込みトランジスタがオンとなり、書き込みが必要でないメモリセルのデ
ータが誤ったものに書き換えられるおそれがある。
そこで、データの書き込みの前に、データを読み出す操作をおこなう。読み出されたデー
タは読み出しビット線に出力されるが、そのデータは保持されていたデータとは逆の位相
を有するものとする。すなわち、”１”のデータが保持されていた場合には、読み出しビ
ット線に出力されるデータは”０”に相当するものとなる。
タは読み出しビット線に出力されるが、そのデータは保持されていたデータとは逆の位相
を有するものとする。すなわち、”１”のデータが保持されていた場合には、読み出しビ
ット線に出力されるデータは”０”に相当するものとなる。
読み出しビット線の出力は、インバータ回路もしくはフリップフロップ回路等の反転増幅
回路により反転される。すなわち、読み出しビット線のデータが”０”に相当するもので
あった場合には、インバータ回路の出力、あるいは、フリップフロップ回路の他の入力端
子（これらを反転増幅回路の出力と呼ぶ）の出力は”１”に相当するものとなる。
回路により反転される。すなわち、読み出しビット線のデータが”０”に相当するもので
あった場合には、インバータ回路の出力、あるいは、フリップフロップ回路の他の入力端
子（これらを反転増幅回路の出力と呼ぶ）の出力は”１”に相当するものとなる。
もし、そのメモリセルのデータを書き換える必要がないのであれば、反転増幅回路の出力
を書き込みビット線に出力する。上記のように、反転増幅回路の出力は、当初保持されて
いたデータと同じ位相のものとなる。
を書き込みビット線に出力する。上記のように、反転増幅回路の出力は、当初保持されて
いたデータと同じ位相のものとなる。
この状態で、書き込みワード線の電位をＨにして、書き込みトランジスタをオンとすると
、書き込みトランジスタのソースの電位は、書き込みビット線の電位と同じ位相のものと
なる。すなわち、元のデータと同じデータが書き込まれたこととなる。結果的に、「書き
換えられなかった」こととなる。
、書き込みトランジスタのソースの電位は、書き込みビット線の電位と同じ位相のものと
なる。すなわち、元のデータと同じデータが書き込まれたこととなる。結果的に、「書き
換えられなかった」こととなる。
なお、そのメモリセルのデータを書き換える必要があるのであれば、書き換えるべきデー
タを書き込みビット線に出力し、書き込みワード線の電位をＨにして、書き込みトランジ
スタをオンとするとよい。
タを書き込みビット線に出力し、書き込みワード線の電位をＨにして、書き込みトランジ
スタをオンとするとよい。
また、本発明の一態様は、１以上の書き込みビット線と１以上の書き込みワード線と１以
上の読み出しビット線と１以上の読み出しワード線と、１以上のメモリセルと、読み出し
ビット線の電位が反転増幅されて、書き込みビット線に与えられる機構とを有し、メモリ
セルは、書き込みトランジスタと読み出しトランジスタとキャパシタとを有し、書き込み
トランジスタのソースと読み出しトランジスタのゲートとキャパシタの一方の電極は互い
に接続し、書き込みトランジスタのドレインは書き込みビット線の一に接続し、書き込み
トランジスタのゲートは書き込みワード線の一に接続し、読み出しトランジスタのドレイ
ンは読み出しビット線の一に接続し、キャパシタの他方の電極は読み出しワード線の一に
接続することを特徴とする半導体メモリ装置である。
上の読み出しビット線と１以上の読み出しワード線と、１以上のメモリセルと、読み出し
ビット線の電位が反転増幅されて、書き込みビット線に与えられる機構とを有し、メモリ
セルは、書き込みトランジスタと読み出しトランジスタとキャパシタとを有し、書き込み
トランジスタのソースと読み出しトランジスタのゲートとキャパシタの一方の電極は互い
に接続し、書き込みトランジスタのドレインは書き込みビット線の一に接続し、書き込み
トランジスタのゲートは書き込みワード線の一に接続し、読み出しトランジスタのドレイ
ンは読み出しビット線の一に接続し、キャパシタの他方の電極は読み出しワード線の一に
接続することを特徴とする半導体メモリ装置である。
また、本発明の一態様は、２以上のビット線と２以上のワード線と、１以上のメモリセル
と、ビット線の一の電位が反転増幅されて、ビット線の他に与えられる機構とを有し、メ
モリセルは、書き込みトランジスタと読み出しトランジスタとキャパシタとを有し、書き
込みトランジスタのソースと読み出しトランジスタのゲートとキャパシタの一方の電極は
互いに接続し、書き込みトランジスタのドレインはビット線の一に接続し、書き込みトラ
ンジスタのゲートはワード線の一に接続し、読み出しトランジスタのドレインはビット線
の他に接続し、キャパシタの他方の電極はワード線の他に接続することを特徴とする半導
体メモリ装置である。
と、ビット線の一の電位が反転増幅されて、ビット線の他に与えられる機構とを有し、メ
モリセルは、書き込みトランジスタと読み出しトランジスタとキャパシタとを有し、書き
込みトランジスタのソースと読み出しトランジスタのゲートとキャパシタの一方の電極は
互いに接続し、書き込みトランジスタのドレインはビット線の一に接続し、書き込みトラ
ンジスタのゲートはワード線の一に接続し、読み出しトランジスタのドレインはビット線
の他に接続し、キャパシタの他方の電極はワード線の他に接続することを特徴とする半導
体メモリ装置である。
また、本発明の一態様は、上記のような半導体メモリ装置において、書き込みビット線と
読み出しビット線とを互いに異なる電位に充電する過程と、読み出しワード線の電位を変
動させる過程と、反転増幅回路により読み出しビット線と逆位相の電位を書き込みビット
線に出力する過程とを有することを特徴とするメモリ装置の駆動方法である。
読み出しビット線とを互いに異なる電位に充電する過程と、読み出しワード線の電位を変
動させる過程と、反転増幅回路により読み出しビット線と逆位相の電位を書き込みビット
線に出力する過程とを有することを特徴とするメモリ装置の駆動方法である。
上記の構成のメモリセルでは、書き込みトランジスタがオフ状態にあるときには極めて高
抵抗であるため、キャパシタに蓄積された電荷は、十分な長期間にわたって保持され、従
来のＤＲＡＭのような頻繁なリフレッシュ操作は不要である。例えば、オフ状態での書き
込みトランジスタのソースとドレイン間の電流を１×１０−２６Ａ、キャパシタの容量を
０．０１ｆＦとすれば、１０年以上にわたって電荷を保持できる。
抵抗であるため、キャパシタに蓄積された電荷は、十分な長期間にわたって保持され、従
来のＤＲＡＭのような頻繁なリフレッシュ操作は不要である。例えば、オフ状態での書き
込みトランジスタのソースとドレイン間の電流を１×１０−２６Ａ、キャパシタの容量を
０．０１ｆＦとすれば、１０年以上にわたって電荷を保持できる。
また、待機時に、読み出しビット線の電位と読み出しトランジスタのソースの電位を同じ
ものとすれば、この部分での消費電力は理想的には０となる。また、上述のとおり、キャ
パシタを介したリーク電流も十分に低い。したがって、待機時における１つのメモリセル
が消費する電流を１×１０−２０Ａ以下とすることができる。
ものとすれば、この部分での消費電力は理想的には０となる。また、上述のとおり、キャ
パシタを介したリーク電流も十分に低い。したがって、待機時における１つのメモリセル
が消費する電流を１×１０−２０Ａ以下とすることができる。
また、上記の説明から明らかなように、１つのメモリセルに用いられるトランジスタは３
つ以下、典型的には２つであり、それらは異なる層に設けることでメモリセルの占有面積
を削減できる。さらに、上記の説明のように、配線を立体的に配置することや、配線を兼
用することにより配線数を削減することができ、さらなる集積化を進めることができる。
つ以下、典型的には２つであり、それらは異なる層に設けることでメモリセルの占有面積
を削減できる。さらに、上記の説明のように、配線を立体的に配置することや、配線を兼
用することにより配線数を削減することができ、さらなる集積化を進めることができる。
なお、書き込みトランジスタのオフ状態でのソースとドレイン間の電流が上記のような極
めて低い値でなかったとしても、以下の実施の形態で示されるように、十分に高集積化さ
れた半導体メモリ装置を作製できる。そして、この半導体メモリ装置では、ＤＲＡＭのよ
うに大きな容量のキャパシタは不要であり、それでいてソフトエラー耐性が高いという特
徴を有する。
めて低い値でなかったとしても、以下の実施の形態で示されるように、十分に高集積化さ
れた半導体メモリ装置を作製できる。そして、この半導体メモリ装置では、ＤＲＡＭのよ
うに大きな容量のキャパシタは不要であり、それでいてソフトエラー耐性が高いという特
徴を有する。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、
以下の実施の形態の記載内容に限定して解釈されるものではない。
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、
以下の実施の形態の記載内容に限定して解釈されるものではない。
なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を
助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタ等の
さまざまな特性によって、あるいは実施者の都合によって変更される。また、本実施の形
態に示される半導体メモリ装置は、以下の方法以外の方法によっても、データを書き込み
、あるいは読み出すことができる。
助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタ等の
さまざまな特性によって、あるいは実施者の都合によって変更される。また、本実施の形
態に示される半導体メモリ装置は、以下の方法以外の方法によっても、データを書き込み
、あるいは読み出すことができる。
また、理解を助けるため、回路図においては、オフ状態であるトランジスタには、トラン
ジスタ記号に×印を重ね、オン状態であるトランジスタには、トランジスタ記号に○印を
重ねて表記することがある。
ジスタ記号に×印を重ね、オン状態であるトランジスタには、トランジスタ記号に○印を
重ねて表記することがある。
（実施の形態１）
図１（Ａ）に、本実施の形態のメモリセルを図示する。ここでは、ｎ、ｍを１以上の自然
数とする。図１（Ａ）では、書き込みトランジスタＷＴｒ＿ｎ＿ｍと読み出しトランジス
タＲＴｒ＿ｎ＿ｍとキャパシタＣＳ＿ｎ＿ｍからなるメモリセルが示されている。ここで
、書き込みトランジスタＷＴｒ＿ｎ＿ｍのソースは読み出しトランジスタＲＴｒ＿ｎ＿ｍ
のゲートおよびキャパシタＣＳ＿ｎ＿ｍの一方の電極に接続されている。
図１（Ａ）に、本実施の形態のメモリセルを図示する。ここでは、ｎ、ｍを１以上の自然
数とする。図１（Ａ）では、書き込みトランジスタＷＴｒ＿ｎ＿ｍと読み出しトランジス
タＲＴｒ＿ｎ＿ｍとキャパシタＣＳ＿ｎ＿ｍからなるメモリセルが示されている。ここで
、書き込みトランジスタＷＴｒ＿ｎ＿ｍのソースは読み出しトランジスタＲＴｒ＿ｎ＿ｍ
のゲートおよびキャパシタＣＳ＿ｎ＿ｍの一方の電極に接続されている。
図１（Ａ）に示されるメモリセルでは、書き込みトランジスタＷＴｒ＿ｎ＿ｍ、読み出し
トランジスタＲＴｒ＿ｎ＿ｍともＮチャネル型であるが、これに限られず、例えば、書き
込みトランジスタＷＴｒ＿ｎ＿ｍ、読み出しトランジスタＲＴｒ＿ｎ＿ｍともＰチャネル
型、書き込みトランジスタＷＴｒ＿ｎ＿ｍをＮチャネル型、読み出しトランジスタＲＴｒ
＿ｎ＿ｍをＰチャネル型、書き込みトランジスタＷＴｒ＿ｎ＿ｍをＰチャネル型、読み出
しトランジスタＲＴｒ＿ｎ＿ｍをＮチャネル型とすることもできる。なお、トランジスタ
の導電型を変更すると、ゲート、ソース、ドレインの電位をそれに応じたものとする必要
がある。
トランジスタＲＴｒ＿ｎ＿ｍともＮチャネル型であるが、これに限られず、例えば、書き
込みトランジスタＷＴｒ＿ｎ＿ｍ、読み出しトランジスタＲＴｒ＿ｎ＿ｍともＰチャネル
型、書き込みトランジスタＷＴｒ＿ｎ＿ｍをＮチャネル型、読み出しトランジスタＲＴｒ
＿ｎ＿ｍをＰチャネル型、書き込みトランジスタＷＴｒ＿ｎ＿ｍをＰチャネル型、読み出
しトランジスタＲＴｒ＿ｎ＿ｍをＮチャネル型とすることもできる。なお、トランジスタ
の導電型を変更すると、ゲート、ソース、ドレインの電位をそれに応じたものとする必要
がある。
また、書き込みワード線ＷＷＬ＿ｎと読み出しワード線ＲＷＬ＿ｎは平行であり、書き込
みビット線ＷＢＬ＿ｍと読み出しビット線ＲＢＬ＿ｍは平行である。そして、書き込みワ
ード線ＷＷＬ＿ｎと書き込みビット線ＷＢＬ＿ｍは交差し、マトリクスを形成する。
みビット線ＷＢＬ＿ｍと読み出しビット線ＲＢＬ＿ｍは平行である。そして、書き込みワ
ード線ＷＷＬ＿ｎと書き込みビット線ＷＢＬ＿ｍは交差し、マトリクスを形成する。
また、書き込みトランジスタＷＴｒ＿ｎ＿ｍのゲートは書き込みワード線ＷＷＬ＿ｎに、
書き込みトランジスタＷＴｒ＿ｎ＿ｍのドレインは書き込みビット線ＷＢＬ＿ｍに、読み
出しトランジスタＲＴｒ＿ｎ＿ｍのドレインは読み出しビット線ＲＢＬ＿ｍに、キャパシ
タＣＳ＿ｎ＿ｍの他方の電極は読み出しワード線ＲＷＬ＿ｎに、それぞれ接続されている
。
書き込みトランジスタＷＴｒ＿ｎ＿ｍのドレインは書き込みビット線ＷＢＬ＿ｍに、読み
出しトランジスタＲＴｒ＿ｎ＿ｍのドレインは読み出しビット線ＲＢＬ＿ｍに、キャパシ
タＣＳ＿ｎ＿ｍの他方の電極は読み出しワード線ＲＷＬ＿ｎに、それぞれ接続されている
。
さらに、読み出しトランジスタＲＴｒ＿ｎ＿ｍのソースは一定の電位（ここでは０Ｖ）に
保持されている。また、書き込みビット線ＷＢＬ＿ｍ、読み出しビット線ＲＢＬ＿ｍの電
位は０Ｖ以上であるものとする。なお、書き込みトランジスタＷＴｒ＿ｎ＿ｍのしきい値
は＋１Ｖ、読み出しトランジスタＲＴｒ＿ｎ＿ｍのしきい値は＋０．５Ｖとする。
保持されている。また、書き込みビット線ＷＢＬ＿ｍ、読み出しビット線ＲＢＬ＿ｍの電
位は０Ｖ以上であるものとする。なお、書き込みトランジスタＷＴｒ＿ｎ＿ｍのしきい値
は＋１Ｖ、読み出しトランジスタＲＴｒ＿ｎ＿ｍのしきい値は＋０．５Ｖとする。
図１（Ａ）に示すメモリセルでは、書き込みワード線ＷＷＬ＿ｎの電位をＨとすることに
よって、書き込みトランジスタＷＴｒ＿ｎ＿ｍをオンとする。その際の書き込みビット線
ＷＢＬ＿ｍの電位により、キャパシタＣＳ＿ｎ＿ｍに電荷が注入される。この際の電荷の
注入量は、書き込みビット線ＷＢＬ＿ｍの電位、読み出しトランジスタＲＴｒ＿ｎ＿ｍの
ゲート容量、キャパシタＣＳ＿ｎ＿ｍの容量等によって決定されるため、同じ条件でおこ
なえば、ほぼ同じ結果となり、ばらつきが少ない。このようにして、データが書き込まれ
る。
よって、書き込みトランジスタＷＴｒ＿ｎ＿ｍをオンとする。その際の書き込みビット線
ＷＢＬ＿ｍの電位により、キャパシタＣＳ＿ｎ＿ｍに電荷が注入される。この際の電荷の
注入量は、書き込みビット線ＷＢＬ＿ｍの電位、読み出しトランジスタＲＴｒ＿ｎ＿ｍの
ゲート容量、キャパシタＣＳ＿ｎ＿ｍの容量等によって決定されるため、同じ条件でおこ
なえば、ほぼ同じ結果となり、ばらつきが少ない。このようにして、データが書き込まれ
る。
次に、書き込みワード線ＷＷＬ＿ｎの電位をＬとすることによって、書き込みトランジス
タＷＴｒ＿ｎ＿ｍをオフとする。この際、書き込みトランジスタＷＴｒ＿ｎ＿ｍのソース
とドレイン間に流れる電流を、１×１０−２１Ａ以下、好ましくは、１×１０−２４Ａ以
下とすることにより、キャパシタＣＳ＿ｎ＿ｍの電荷を極めて長期にわたり保持できる。
タＷＴｒ＿ｎ＿ｍをオフとする。この際、書き込みトランジスタＷＴｒ＿ｎ＿ｍのソース
とドレイン間に流れる電流を、１×１０−２１Ａ以下、好ましくは、１×１０−２４Ａ以
下とすることにより、キャパシタＣＳ＿ｎ＿ｍの電荷を極めて長期にわたり保持できる。
読み出す際には、読み出しワード線ＲＷＬ＿ｎに適切な電位を与え、読み出しトランジス
タＲＴｒ＿ｎ＿ｍがどのような状態となるかをモニターすることによって、書き込まれた
データを知ることができる。以下、具体的な書き込みおよび読み出しの例について図１（
Ｂ）乃至図１（Ｅ）を用いて説明する。
タＲＴｒ＿ｎ＿ｍがどのような状態となるかをモニターすることによって、書き込まれた
データを知ることができる。以下、具体的な書き込みおよび読み出しの例について図１（
Ｂ）乃至図１（Ｅ）を用いて説明する。
なお、以下の例では、読み出しトランジスタＲＴｒのゲート容量はキャパシタＣＳの容量
に比べて十分に小さいものとして扱う。そのため、書き込みトランジスタＷＴｒ＿ｎ＿ｍ
がオフであれば、読み出しトランジスタＲＴｒ＿ｎ＿ｍの状態にかかわらず、読み出しワ
ード線ＲＷＬ＿ｎの電位を１Ｖ下げれば、読み出しトランジスタＲＴｒ＿ｎ＿ｍのゲート
の電位も１Ｖ下がるものとする。
に比べて十分に小さいものとして扱う。そのため、書き込みトランジスタＷＴｒ＿ｎ＿ｍ
がオフであれば、読み出しトランジスタＲＴｒ＿ｎ＿ｍの状態にかかわらず、読み出しワ
ード線ＲＷＬ＿ｎの電位を１Ｖ下げれば、読み出しトランジスタＲＴｒ＿ｎ＿ｍのゲート
の電位も１Ｖ下がるものとする。
最初に書き込み方法の例について説明する。まず、書き込みワード線ＷＷＬ＿ｎの電位を
＋２Ｖ、読み出しワード線ＲＷＬ＿ｎの電位を０Ｖとする。そして、書き込むデータが”
１”の場合には、書き込みビット線ＷＢＬ＿ｍの電位を＋１Ｖ、書き込むデータが”０”
の場合には、書き込みビット線ＷＢＬ＿ｍの電位を０Ｖとする。この操作で、書き込みト
ランジスタＷＴｒ＿ｎ＿ｍがオンとなり、キャパシタＣＳ＿ｎ＿ｍに電荷が蓄積される（
図１（Ｂ）参照）。
＋２Ｖ、読み出しワード線ＲＷＬ＿ｎの電位を０Ｖとする。そして、書き込むデータが”
１”の場合には、書き込みビット線ＷＢＬ＿ｍの電位を＋１Ｖ、書き込むデータが”０”
の場合には、書き込みビット線ＷＢＬ＿ｍの電位を０Ｖとする。この操作で、書き込みト
ランジスタＷＴｒ＿ｎ＿ｍがオンとなり、キャパシタＣＳ＿ｎ＿ｍに電荷が蓄積される（
図１（Ｂ）参照）。
なお、この際、読み出しビット線ＲＢＬ＿ｍの電位を０Ｖに保持すると、書き込まれるデ
ータに関らず読み出しトランジスタＲＴｒ＿ｎ＿ｍのソースとドレイン間に電流が流れな
いので、消費電力を低減する上で効果的である。同様に、読み出しビット線ＲＢＬ＿ｍの
電位を書き込みビット線ＷＢＬ＿ｍと逆の位相の電位（すなわち、書き込みビット線ＷＢ
Ｌ＿ｍの電位が＋１Ｖのときには０Ｖ、書き込みビット線ＷＢＬ＿ｍの電位が０Ｖのとき
には＋１Ｖ）とすることでも同様に、読み出しトランジスタＲＴｒ＿ｎ＿ｍのソースとド
レイン間に電流が流れない。
ータに関らず読み出しトランジスタＲＴｒ＿ｎ＿ｍのソースとドレイン間に電流が流れな
いので、消費電力を低減する上で効果的である。同様に、読み出しビット線ＲＢＬ＿ｍの
電位を書き込みビット線ＷＢＬ＿ｍと逆の位相の電位（すなわち、書き込みビット線ＷＢ
Ｌ＿ｍの電位が＋１Ｖのときには０Ｖ、書き込みビット線ＷＢＬ＿ｍの電位が０Ｖのとき
には＋１Ｖ）とすることでも同様に、読み出しトランジスタＲＴｒ＿ｎ＿ｍのソースとド
レイン間に電流が流れない。
その後、書き込みワード線ＷＷＬ＿ｎの電位を−１Ｖとし、さらに、読み出しワード線Ｒ
ＷＬ＿ｎの電位を−１Ｖとする。この操作で、書き込みトランジスタＷＴｒ＿ｎ＿ｍがオ
フとなり、キャパシタＣＳ＿ｎ＿ｍの電荷が保持される。また、読み出しトランジスタＲ
Ｔｒ＿ｎ＿ｍのゲートの電位（キャパシタＣＳ＿ｎ＿ｍの電位あるいはフローティングノ
ードの電位でもある）は、書き込まれた電位より１Ｖ下がって、０Ｖあるいは−１Ｖとな
るため、読み出しトランジスタＲＴｒ＿ｎ＿ｍは書き込まれたデータに関らずオフとなる
。
ＷＬ＿ｎの電位を−１Ｖとする。この操作で、書き込みトランジスタＷＴｒ＿ｎ＿ｍがオ
フとなり、キャパシタＣＳ＿ｎ＿ｍの電荷が保持される。また、読み出しトランジスタＲ
Ｔｒ＿ｎ＿ｍのゲートの電位（キャパシタＣＳ＿ｎ＿ｍの電位あるいはフローティングノ
ードの電位でもある）は、書き込まれた電位より１Ｖ下がって、０Ｖあるいは−１Ｖとな
るため、読み出しトランジスタＲＴｒ＿ｎ＿ｍは書き込まれたデータに関らずオフとなる
。
なお、書き込みビット線ＷＢＬ＿ｍには、他の行のメモリセルへの書き込みのためのデー
タが送られるので、その電位は０Ｖと＋１Ｖの間で変動する（図１（Ｃ）参照）。同様に
、読み出しビット線ＲＢＬ＿ｍの電位が０Ｖと＋１Ｖの間で変動することもある。
タが送られるので、その電位は０Ｖと＋１Ｖの間で変動する（図１（Ｃ）参照）。同様に
、読み出しビット線ＲＢＬ＿ｍの電位が０Ｖと＋１Ｖの間で変動することもある。
次に読み出し方法の例について説明する。最初に、読み出しビット線ＲＢＬ＿ｍを＋１Ｖ
に充電する（図１（Ｄ）参照）。このようにある操作の前に配線を充電することをプリチ
ャージという。そして、読み出しワード線ＲＷＬ＿ｎの電位を０Ｖ（データを書き込んだ
ときと同じ電位である）とする。すると、読み出しトランジスタＲＴｒ＿ｎ＿ｍのゲート
の電位は書き込まれたデータに応じて、＋１Ｖ（データが”１”のとき）あるいは０Ｖ（
データが”０”のとき）もしくはそれらに近い値となる。前者の場合には、読み出しトラ
ンジスタＲＴｒ＿ｎ＿ｍはオンとなり、後者の場合には、読み出しトランジスタＲＴｒ＿
ｎ＿ｍはオフのままである。
に充電する（図１（Ｄ）参照）。このようにある操作の前に配線を充電することをプリチ
ャージという。そして、読み出しワード線ＲＷＬ＿ｎの電位を０Ｖ（データを書き込んだ
ときと同じ電位である）とする。すると、読み出しトランジスタＲＴｒ＿ｎ＿ｍのゲート
の電位は書き込まれたデータに応じて、＋１Ｖ（データが”１”のとき）あるいは０Ｖ（
データが”０”のとき）もしくはそれらに近い値となる。前者の場合には、読み出しトラ
ンジスタＲＴｒ＿ｎ＿ｍはオンとなり、後者の場合には、読み出しトランジスタＲＴｒ＿
ｎ＿ｍはオフのままである。
読み出しトランジスタＲＴｒ＿ｎ＿ｍがオンとなると、読み出しビット線ＲＢＬ＿ｍの電
荷は読み出しトランジスタＲＴｒ＿ｎ＿ｍのソース（電位０Ｖ）に吸収され、読み出しビ
ット線ＲＢＬ＿ｍの電位は０Ｖとなる。一方、読み出しトランジスタＲＴｒ＿ｎ＿ｍがオ
フであると、読み出しビット線ＲＢＬ＿ｍの電位は＋１Ｖのままである。したがって、読
み出しビット線ＲＢＬ＿ｍの電位を測定することで、保持されているデータを判断するこ
とができる（図１（Ｅ）参照）。
荷は読み出しトランジスタＲＴｒ＿ｎ＿ｍのソース（電位０Ｖ）に吸収され、読み出しビ
ット線ＲＢＬ＿ｍの電位は０Ｖとなる。一方、読み出しトランジスタＲＴｒ＿ｎ＿ｍがオ
フであると、読み出しビット線ＲＢＬ＿ｍの電位は＋１Ｖのままである。したがって、読
み出しビット線ＲＢＬ＿ｍの電位を測定することで、保持されているデータを判断するこ
とができる（図１（Ｅ）参照）。
ここで、読み出しビット線ＲＢＬ＿ｍの電位は、データの書き込みの際に書き込みビット
線ＷＢＬ＿ｍの電位とは逆位相である。すなわち、データ”０”（データ”１”）を書き
込む際には、書き込みビット線ＷＢＬ＿ｍの電位を０Ｖ（＋１Ｖ）としたが、データ”０
”（データ”１”）を読み出した際の読み出しビット線ＲＢＬ＿ｍの電位は＋１Ｖ（０Ｖ
）である。なお、上記の読み出し過程を通じて、書き込みトランジスタＷＴｒ＿ｎ＿ｍは
オフであるため、キャパシタＣＳ＿ｎ＿ｍに蓄積された電荷は保持される。
線ＷＢＬ＿ｍの電位とは逆位相である。すなわち、データ”０”（データ”１”）を書き
込む際には、書き込みビット線ＷＢＬ＿ｍの電位を０Ｖ（＋１Ｖ）としたが、データ”０
”（データ”１”）を読み出した際の読み出しビット線ＲＢＬ＿ｍの電位は＋１Ｖ（０Ｖ
）である。なお、上記の読み出し過程を通じて、書き込みトランジスタＷＴｒ＿ｎ＿ｍは
オフであるため、キャパシタＣＳ＿ｎ＿ｍに蓄積された電荷は保持される。
図２は図１（Ａ）に示すメモリセルを複数形成したメモリセルアレイを駆動するための回
路の例を示す。この回路では、書き込みビット線ＷＢＬ＿ｍに第２プリチャージ用トラン
ジスタＣＴｒ２＿ｍのドレインが、読み出しビット線ＲＢＬ＿ｍに第１プリチャージ用ト
ランジスタＣＴｒ１＿ｍのドレインが接続される。第１プリチャージ用トランジスタＣＴ
ｒ１＿ｍのソースの電位は＋１Ｖに保持され、ゲートは第１プリチャージ制御線ＣＬ１に
接続する。また、第２プリチャージ用トランジスタＣＴｒ２＿ｍのソースの電位は＋０．
５Ｖに保持され、ゲートは第１プリチャージ制御線ＣＬ１に接続する。
路の例を示す。この回路では、書き込みビット線ＷＢＬ＿ｍに第２プリチャージ用トラン
ジスタＣＴｒ２＿ｍのドレインが、読み出しビット線ＲＢＬ＿ｍに第１プリチャージ用ト
ランジスタＣＴｒ１＿ｍのドレインが接続される。第１プリチャージ用トランジスタＣＴ
ｒ１＿ｍのソースの電位は＋１Ｖに保持され、ゲートは第１プリチャージ制御線ＣＬ１に
接続する。また、第２プリチャージ用トランジスタＣＴｒ２＿ｍのソースの電位は＋０．
５Ｖに保持され、ゲートは第１プリチャージ制御線ＣＬ１に接続する。
すなわち、第１プリチャージ制御線ＣＬ１の電位をＨとすることで、書き込みビット線Ｗ
ＢＬ＿ｍの電位を＋０．５Ｖ、読み出しビット線ＲＢＬ＿ｍの電位を＋１Ｖとすることが
できる。
ＢＬ＿ｍの電位を＋０．５Ｖ、読み出しビット線ＲＢＬ＿ｍの電位を＋１Ｖとすることが
できる。
また、読み出しビット線ＲＢＬ＿ｍは選択トランジスタＳＴｒ＿ｍのドレインとも接続す
る。選択トランジスタＳＴｒ＿ｍのソースはフリップフロップ回路ＦＦ＿ｍの１つの入出
力端子と接続し、ゲートはデータ選択線ＳＬ０＿ｍに接続する。データ選択線ＳＬ０＿ｍ
の電位をＨとすることにより、選択トランジスタＳＴｒ＿ｍをオンとし、読み出しビット
線ＲＢＬ＿ｍの電位をフリップフロップ回路ＦＦ＿ｍに入力できる。
る。選択トランジスタＳＴｒ＿ｍのソースはフリップフロップ回路ＦＦ＿ｍの１つの入出
力端子と接続し、ゲートはデータ選択線ＳＬ０＿ｍに接続する。データ選択線ＳＬ０＿ｍ
の電位をＨとすることにより、選択トランジスタＳＴｒ＿ｍをオンとし、読み出しビット
線ＲＢＬ＿ｍの電位をフリップフロップ回路ＦＦ＿ｍに入力できる。
フリップフロップ回路ＦＦ＿ｍのもう一つの入出力端子は書き込みビット線ＷＢＬ＿ｍに
接続する。なお、フリップフロップ回路ＦＦ＿ｍの電源電位は、高電位を＋１Ｖ、低電位
を０Ｖとする。また、書き込みビット線ＷＢＬ＿ｍはデータ入出力端子ＤＡＴＡ＿ｍとも
接続する。データを読み出す際には、データ入出力端子ＤＡＴＡ＿ｍの電位を測定する。
上述のとおり、読み出しビット線ＲＢＬ＿ｍの電位は書き込まれたデータとは逆の位相で
あるが、フリップフロップ回路ＦＦ＿ｍによって反転した電位（すなわち、書き込まれた
データと同位相の電位）が書き込みビット線ＷＢＬ＿ｍおよびデータ入出力端子ＤＡＴＡ
＿ｍに出力される。
接続する。なお、フリップフロップ回路ＦＦ＿ｍの電源電位は、高電位を＋１Ｖ、低電位
を０Ｖとする。また、書き込みビット線ＷＢＬ＿ｍはデータ入出力端子ＤＡＴＡ＿ｍとも
接続する。データを読み出す際には、データ入出力端子ＤＡＴＡ＿ｍの電位を測定する。
上述のとおり、読み出しビット線ＲＢＬ＿ｍの電位は書き込まれたデータとは逆の位相で
あるが、フリップフロップ回路ＦＦ＿ｍによって反転した電位（すなわち、書き込まれた
データと同位相の電位）が書き込みビット線ＷＢＬ＿ｍおよびデータ入出力端子ＤＡＴＡ
＿ｍに出力される。
データの書き込みの際には、データ入出力端子ＤＡＴＡ＿ｍの電位をデータに応じたもの
とする。なお、データを書き換える列では、データ選択線ＳＬ０＿ｍの電位をＬとして、
選択トランジスタＳＴｒ＿ｍをオフとした状態で、データ入出力端子ＤＡＴＡ＿ｍの電位
を変更することが好ましい。
とする。なお、データを書き換える列では、データ選択線ＳＬ０＿ｍの電位をＬとして、
選択トランジスタＳＴｒ＿ｍをオフとした状態で、データ入出力端子ＤＡＴＡ＿ｍの電位
を変更することが好ましい。
例えば、メモリセルにデータ”１”が記録されていて、これをデータ”０”に書き換える
場合を考える。その場合には、選択トランジスタＳＴｒ＿ｍをオフとした状態でデータ入
出力端子ＤＡＴＡ＿ｍの電位を０Ｖとする。メモリセルにデータ”１”が記録されている
状態では、読み出しトランジスタＲＴｒ＿ｎ＿ｍはオンである。そのため読み出しビット
線ＲＢＬ＿ｍの電位は０Ｖである。
場合を考える。その場合には、選択トランジスタＳＴｒ＿ｍをオフとした状態でデータ入
出力端子ＤＡＴＡ＿ｍの電位を０Ｖとする。メモリセルにデータ”１”が記録されている
状態では、読み出しトランジスタＲＴｒ＿ｎ＿ｍはオンである。そのため読み出しビット
線ＲＢＬ＿ｍの電位は０Ｖである。
なお、選択トランジスタＳＴｒ＿ｍをオフとした状態でデータ入出力端子ＤＡＴＡ＿ｍの
電位を０Ｖとすると、読み出しビット線ＲＢＬ＿ｍの電位は０Ｖのままであり、読み出し
トランジスタＲＴｒ＿ｎ＿ｍのソースとドレインの間に電流が流れることはない。
電位を０Ｖとすると、読み出しビット線ＲＢＬ＿ｍの電位は０Ｖのままであり、読み出し
トランジスタＲＴｒ＿ｎ＿ｍのソースとドレインの間に電流が流れることはない。
このような駆動回路を用いた場合の駆動方法の例を図３を用いて説明する。上述のとおり
、書き込みワード線ＷＷＬには多くのメモリセルの書き込みトランジスタＷＴｒが接続さ
れており、あるものは書き込みが必要であるが、他のものは書き込みが必要でない場合が
ある。書き込みワード線ＷＷＬの電位をＨとすると、その書き込みワード線ＷＷＬに接続
されている全ての書き込みトランジスタＷＴｒがオンとなり、書き込みが必要でないメモ
リセルのデータが誤ったものに書き換えられるおそれがある。
、書き込みワード線ＷＷＬには多くのメモリセルの書き込みトランジスタＷＴｒが接続さ
れており、あるものは書き込みが必要であるが、他のものは書き込みが必要でない場合が
ある。書き込みワード線ＷＷＬの電位をＨとすると、その書き込みワード線ＷＷＬに接続
されている全ての書き込みトランジスタＷＴｒがオンとなり、書き込みが必要でないメモ
リセルのデータが誤ったものに書き換えられるおそれがある。
図２に示す回路を有する半導体装置では、書き込みが必要でないメモリセルには、記録さ
れていたデータと同じデータが再書き込みされる。そのためには、書き込みをおこなう前
に、記録されていたデータを読み出す過程が必要である。ここでは、当初、第ｎ行第ｍ列
のメモリセルに”１”のデータが記録されていたものとする。
れていたデータと同じデータが再書き込みされる。そのためには、書き込みをおこなう前
に、記録されていたデータを読み出す過程が必要である。ここでは、当初、第ｎ行第ｍ列
のメモリセルに”１”のデータが記録されていたものとする。
最初に、書き込みビット線ＷＢＬ＿ｍを＋０．５Ｖに、読み出しビット線ＲＢＬ＿ｍを＋
１Ｖに、それぞれプリチャージする（図３（Ａ）参照）。そのためには、図２の選択トラ
ンジスタＳＴｒ＿ｍをオフとした状態で、第１プリチャージ制御線ＣＬ１の電位をＨとし
て、第１プリチャージ用トランジスタＣＴｒ１＿ｍおよび第２プリチャージ用トランジス
タＣＴｒ２＿ｍをオンとする。
１Ｖに、それぞれプリチャージする（図３（Ａ）参照）。そのためには、図２の選択トラ
ンジスタＳＴｒ＿ｍをオフとした状態で、第１プリチャージ制御線ＣＬ１の電位をＨとし
て、第１プリチャージ用トランジスタＣＴｒ１＿ｍおよび第２プリチャージ用トランジス
タＣＴｒ２＿ｍをオンとする。
次に、読み出しワード線ＲＷＬ＿ｎの電位を０Ｖとする。その結果、読み出しトランジス
タＲＴｒ＿ｎ＿ｍのゲートの電位は＋１Ｖとなり、読み出しトランジスタＲＴｒ＿ｎ＿ｍ
はオンとなる。読み出しビット線ＲＢＬ＿ｍの電位は、＋１Ｖから０Ｖに向かって低下す
る（図３（Ｂ）参照）。
タＲＴｒ＿ｎ＿ｍのゲートの電位は＋１Ｖとなり、読み出しトランジスタＲＴｒ＿ｎ＿ｍ
はオンとなる。読み出しビット線ＲＢＬ＿ｍの電位は、＋１Ｖから０Ｖに向かって低下す
る（図３（Ｂ）参照）。
その後、データ選択線ＳＬ０＿ｍの電位をＨとして、選択トランジスタＳＴｒ＿ｍをオン
とする。選択トランジスタＳＴｒ＿ｍがオンとなったため、読み出しビット線ＲＢＬ＿ｍ
の電位がフリップフロップ回路ＦＦ＿ｍに入力される。ここで、読み出しビット線ＲＢＬ
＿ｍの電位（０Ｖ）は書き込みビット線ＷＢＬ＿ｍの電位（＋０．５Ｖ）よりも低いため
、フリップフロップ回路ＦＦ＿ｍの作用で、読み出しビット線ＲＢＬ＿ｍの電位は０Ｖに
、書き込みビット線ＷＢＬ＿ｍの電位は＋１Ｖになる。また、書き込みビット線ＷＢＬ＿
ｍに接続するデータ入出力端子ＤＡＴＡ＿ｍの電位は＋１Ｖとなる（図３（Ｃ）参照）。
とする。選択トランジスタＳＴｒ＿ｍがオンとなったため、読み出しビット線ＲＢＬ＿ｍ
の電位がフリップフロップ回路ＦＦ＿ｍに入力される。ここで、読み出しビット線ＲＢＬ
＿ｍの電位（０Ｖ）は書き込みビット線ＷＢＬ＿ｍの電位（＋０．５Ｖ）よりも低いため
、フリップフロップ回路ＦＦ＿ｍの作用で、読み出しビット線ＲＢＬ＿ｍの電位は０Ｖに
、書き込みビット線ＷＢＬ＿ｍの電位は＋１Ｖになる。また、書き込みビット線ＷＢＬ＿
ｍに接続するデータ入出力端子ＤＡＴＡ＿ｍの電位は＋１Ｖとなる（図３（Ｃ）参照）。
この状態で、書き込みワード線ＷＷＬ＿ｎの電位を＋２Ｖとすると書き込みトランジスタ
ＷＴｒ＿ｎ＿ｍがオンとなり、キャパシタＣＳ＿ｎ＿ｍが＋１Ｖに充電される。つまり、
当初記録されていたデータと同じデータが再書き込みされる。
ＷＴｒ＿ｎ＿ｍがオンとなり、キャパシタＣＳ＿ｎ＿ｍが＋１Ｖに充電される。つまり、
当初記録されていたデータと同じデータが再書き込みされる。
なお、この過程においては、読み出しトランジスタＲＴｒ＿ｎ＿ｍはオンであるものの、
ソース、ドレインとも同電位（０Ｖ）であるため、ソースとドレインの間に電流が流れる
ことはない。
ソース、ドレインとも同電位（０Ｖ）であるため、ソースとドレインの間に電流が流れる
ことはない。
以上は、当初記録されていたデータが”１”の場合であるが、当初、記録されていたデー
タが”０”の場合であっても同様に書き込みビット線ＷＢＬ＿ｍの電位は当初のデータに
応じた電位（すなわち、０Ｖ）となる（図３（Ｄ）参照）。
タが”０”の場合であっても同様に書き込みビット線ＷＢＬ＿ｍの電位は当初のデータに
応じた電位（すなわち、０Ｖ）となる（図３（Ｄ）参照）。
そして、書き込みワード線ＷＷＬ＿ｎの電位を＋２Ｖとすると書き込みトランジスタＷＴ
ｒ＿ｎ＿ｍがオンとなり、キャパシタＣＳ＿ｎ＿ｍが０Ｖに充電される。つまり、当初記
録されていたデータと同じデータが再書き込みされる。
ｒ＿ｎ＿ｍがオンとなり、キャパシタＣＳ＿ｎ＿ｍが０Ｖに充電される。つまり、当初記
録されていたデータと同じデータが再書き込みされる。
その際、読み出しトランジスタＲＴｒ＿ｎ＿ｍのソースとドレインの間に電流が流れるこ
とはない。この場合には、読み出しビット線ＲＢＬ＿ｍの電位がプリチャージされた＋１
Ｖのままであり、読み出しトランジスタＲＴｒ＿ｎ＿ｍのソースとドレインの間に電位差
があるが、読み出しトランジスタＲＴｒ＿ｎ＿ｍのゲートの電位が０Ｖであるので、読み
出しトランジスタＲＴｒ＿ｎ＿ｍはオフであるからである。
とはない。この場合には、読み出しビット線ＲＢＬ＿ｍの電位がプリチャージされた＋１
Ｖのままであり、読み出しトランジスタＲＴｒ＿ｎ＿ｍのソースとドレインの間に電位差
があるが、読み出しトランジスタＲＴｒ＿ｎ＿ｍのゲートの電位が０Ｖであるので、読み
出しトランジスタＲＴｒ＿ｎ＿ｍはオフであるからである。
以上は、データを書き換えない場合であるが、データを書き換える場合は、以下のように
おこなえばよい。まず、図３（Ａ）のように書き込みビット線ＷＢＬ＿ｍを＋０．５Ｖに
、読み出しビット線ＲＢＬ＿ｍを＋１Ｖにプリチャージする。なお、データを読み出す必
要はないので、プリチャージを列ごとに制御できるのであれば、データを書き換える列で
はプリチャージをおこなわないようにすれば、消費電力を低減できる。
おこなえばよい。まず、図３（Ａ）のように書き込みビット線ＷＢＬ＿ｍを＋０．５Ｖに
、読み出しビット線ＲＢＬ＿ｍを＋１Ｖにプリチャージする。なお、データを読み出す必
要はないので、プリチャージを列ごとに制御できるのであれば、データを書き換える列で
はプリチャージをおこなわないようにすれば、消費電力を低減できる。
その後は、選択トランジスタをオフとしたまま、データ入出力端子ＤＡＴＡ＿ｍの電位を
書き込むデータに応じたものとする。書き込みビット線ＷＢＬ＿ｍの電位も書き込むデー
タに応じたものとなる。この状態で、書き込みワード線ＷＷＬ＿ｎの電位を＋２Ｖとする
と書き込みトランジスタＷＴｒ＿ｎ＿ｍがオンとなり、キャパシタＣＳ＿ｎ＿ｍが書き込
むデータに応じた電位に充電される。
書き込むデータに応じたものとする。書き込みビット線ＷＢＬ＿ｍの電位も書き込むデー
タに応じたものとなる。この状態で、書き込みワード線ＷＷＬ＿ｎの電位を＋２Ｖとする
と書き込みトランジスタＷＴｒ＿ｎ＿ｍがオンとなり、キャパシタＣＳ＿ｎ＿ｍが書き込
むデータに応じた電位に充電される。
（実施の形態２）
図４に本実施の形態の半導体メモリ装置のメモリセルアレイの一部、図５に本実施の形態
の半導体メモリ装置の駆動回路の一部の回路図を示す。また、図９には本実施の形態の半
導体メモリ装置の駆動方法の例を示す。
図４に本実施の形態の半導体メモリ装置のメモリセルアレイの一部、図５に本実施の形態
の半導体メモリ装置の駆動回路の一部の回路図を示す。また、図９には本実施の形態の半
導体メモリ装置の駆動方法の例を示す。
本実施の形態の半導体メモリ装置のメモリセルは、図４に示すように、第（ｎ−１）行第
ｍ列のメモリセルや第ｎ行第（ｍ−１）列のメモリセル等の複数のメモリセルがマトリク
ス状に配置される。ここで、ｎ、ｍは２以上の偶数とする。
ｍ列のメモリセルや第ｎ行第（ｍ−１）列のメモリセル等の複数のメモリセルがマトリク
ス状に配置される。ここで、ｎ、ｍは２以上の偶数とする。
第ｎ行第（ｍ−１）列のメモリセルにおいては、書き込みトランジスタのＷＴｒ＿ｎ＿ｍ
−１のソースと読み出しトランジスタＲＴｒ＿ｎ＿ｍ−１のゲートとキャパシタＣＳ＿ｎ
＿ｍ−１の一方の電極が互いに接続され、第（ｎ−１）行第ｍ列のメモリセルにおいては
、書き込みトランジスタのＷＴｒ＿ｎ−１＿ｍのソースと読み出しトランジスタＲＴｒ＿
ｎ−１＿ｍのゲートとキャパシタＣＳ＿ｎ−１＿ｍの一方の電極が互いに接続される。
−１のソースと読み出しトランジスタＲＴｒ＿ｎ＿ｍ−１のゲートとキャパシタＣＳ＿ｎ
＿ｍ−１の一方の電極が互いに接続され、第（ｎ−１）行第ｍ列のメモリセルにおいては
、書き込みトランジスタのＷＴｒ＿ｎ−１＿ｍのソースと読み出しトランジスタＲＴｒ＿
ｎ−１＿ｍのゲートとキャパシタＣＳ＿ｎ−１＿ｍの一方の電極が互いに接続される。
ここで、書き込みトランジスタＷＴｒとしては、実施の形態１で書き込みトランジスタＷ
Ｔｒとして示したものと同様な特性のトランジスタを用いるとよい。また、読み出しトラ
ンジスタＲＴｒとしては、書き込みトランジスタＷＴｒとは逆の導電型のトランジスタ（
ここではＰチャネル型）を用いる。
Ｔｒとして示したものと同様な特性のトランジスタを用いるとよい。また、読み出しトラ
ンジスタＲＴｒとしては、書き込みトランジスタＷＴｒとは逆の導電型のトランジスタ（
ここではＰチャネル型）を用いる。
さらに、第ｎ行のワード線ＷＬ＿ｎに書き込みトランジスタＷＴｒ＿ｎ＿ｍ−１のゲート
と、キャパシタＣＳ＿ｎ−１＿ｍの他方の電極が接続され、第（ｎ−１）行のワード線Ｗ
Ｌ＿ｎ−１に書き込みトランジスタＷＴｒ＿ｎ−１＿ｍのゲートと、キャパシタＣＳ＿ｎ
＿ｍ−１の他方の電極が接続され、第（ｍ−１）列のビット線ＢＬ＿ｍ−１には、書き込
みトランジスタＷＴｒ＿ｎ＿ｍ−１のドレインと読み出しトランジスタＲＴｒ＿ｎ−１＿
ｍのドレインが接続され、第ｍ列のビット線ＢＬ＿ｍには、書き込みトランジスタＷＴｒ
＿ｎ−１＿ｍのドレインと読み出しトランジスタＲＴｒ＿ｎ＿ｍ−１のドレインが接続さ
れる。
と、キャパシタＣＳ＿ｎ−１＿ｍの他方の電極が接続され、第（ｎ−１）行のワード線Ｗ
Ｌ＿ｎ−１に書き込みトランジスタＷＴｒ＿ｎ−１＿ｍのゲートと、キャパシタＣＳ＿ｎ
＿ｍ−１の他方の電極が接続され、第（ｍ−１）列のビット線ＢＬ＿ｍ−１には、書き込
みトランジスタＷＴｒ＿ｎ＿ｍ−１のドレインと読み出しトランジスタＲＴｒ＿ｎ−１＿
ｍのドレインが接続され、第ｍ列のビット線ＢＬ＿ｍには、書き込みトランジスタＷＴｒ
＿ｎ−１＿ｍのドレインと読み出しトランジスタＲＴｒ＿ｎ＿ｍ−１のドレインが接続さ
れる。
図４のワード線ＷＬは、図１における書き込みワード線ＷＷＬとしても、また読み出しワ
ード線ＲＷＬとしても機能し、図４のビット線ＢＬは、図１における書き込みビット線Ｗ
ＢＬとしても、また読み出しビット線ＲＢＬとしても機能する。そのため、配線数を削減
でき、集積度を高めることができる。
ード線ＲＷＬとしても機能し、図４のビット線ＢＬは、図１における書き込みビット線Ｗ
ＢＬとしても、また読み出しビット線ＲＢＬとしても機能する。そのため、配線数を削減
でき、集積度を高めることができる。
具体的には、第ｎ行第（ｍ−１）列のメモリセルにとっては、ワード線ＷＬ＿ｎ、ワード
線ＷＬ＿ｎ−１、ビット線ＢＬ＿ｍ−１、ビット線ＢＬ＿ｍが、それぞれ、図１のメモリ
セルにおける、書き込みワード線ＷＷＬ＿ｎ、読み出しワード線ＲＷＬ＿ｎ、書き込みビ
ット線ＷＢＬ＿ｍ、読み出しビット線ＲＢＬ＿ｍに相当する。
線ＷＬ＿ｎ−１、ビット線ＢＬ＿ｍ−１、ビット線ＢＬ＿ｍが、それぞれ、図１のメモリ
セルにおける、書き込みワード線ＷＷＬ＿ｎ、読み出しワード線ＲＷＬ＿ｎ、書き込みビ
ット線ＷＢＬ＿ｍ、読み出しビット線ＲＢＬ＿ｍに相当する。
図５には、図４に示すメモリセルアレイを駆動するための回路の一部を示す。ビット線Ｂ
Ｌ＿ｍ−１には、第１プリチャージ用トランジスタＣＴｒ１＿ｍ−１のドレインと第２プ
リチャージ用トランジスタＣＴｒ２＿ｍ−１のドレインが接続され、ビット線ＢＬ＿ｍに
は、第１プリチャージ用トランジスタＣＴｒ１＿ｍのドレインと第２プリチャージ用トラ
ンジスタＣＴｒ２＿ｍのドレインが接続される。
Ｌ＿ｍ−１には、第１プリチャージ用トランジスタＣＴｒ１＿ｍ−１のドレインと第２プ
リチャージ用トランジスタＣＴｒ２＿ｍ−１のドレインが接続され、ビット線ＢＬ＿ｍに
は、第１プリチャージ用トランジスタＣＴｒ１＿ｍのドレインと第２プリチャージ用トラ
ンジスタＣＴｒ２＿ｍのドレインが接続される。
同様に、ビット線ＢＬ＿ｍ＋１には、第１プリチャージ用トランジスタＣＴｒ１＿ｍ＋１
のドレインと第２プリチャージ用トランジスタＣＴｒ２＿ｍ＋１のドレインが接続され、
ビット線ＢＬ＿ｍ＋２には、第１プリチャージ用トランジスタＣＴｒ１＿ｍ＋２のドレイ
ンと第２プリチャージ用トランジスタＣＴｒ２＿ｍ＋２のドレインが接続される。
のドレインと第２プリチャージ用トランジスタＣＴｒ２＿ｍ＋１のドレインが接続され、
ビット線ＢＬ＿ｍ＋２には、第１プリチャージ用トランジスタＣＴｒ１＿ｍ＋２のドレイ
ンと第２プリチャージ用トランジスタＣＴｒ２＿ｍ＋２のドレインが接続される。
また、第１プリチャージ用トランジスタＣＴｒ１＿ｍ−１のゲートと第２プリチャージ用
トランジスタＣＴｒ２＿ｍのゲートは、ともに第１プリチャージ制御線ＣＬ１に接続され
、連動して動作するようになっている。同様に、第２プリチャージ用トランジスタＣＴｒ
２＿ｍ−１のゲートと第１プリチャージ用トランジスタＣＴｒ１＿ｍのゲートは、ともに
第２プリチャージ制御線ＣＬ２に接続される。
トランジスタＣＴｒ２＿ｍのゲートは、ともに第１プリチャージ制御線ＣＬ１に接続され
、連動して動作するようになっている。同様に、第２プリチャージ用トランジスタＣＴｒ
２＿ｍ−１のゲートと第１プリチャージ用トランジスタＣＴｒ１＿ｍのゲートは、ともに
第２プリチャージ制御線ＣＬ２に接続される。
同様に、第１プリチャージ用トランジスタＣＴｒ１＿ｍ＋１のゲートと第２プリチャージ
用トランジスタＣＴｒ２＿ｍ＋２のゲートは、ともに第１プリチャージ制御線ＣＬ１に接
続され、連動して動作するようになっている。同様に、第２プリチャージ用トランジスタ
ＣＴｒ２＿ｍ＋１のゲートと第１プリチャージ用トランジスタＣＴｒ１＿ｍ＋２のゲート
は、ともに第２プリチャージ制御線ＣＬ２に接続される。
用トランジスタＣＴｒ２＿ｍ＋２のゲートは、ともに第１プリチャージ制御線ＣＬ１に接
続され、連動して動作するようになっている。同様に、第２プリチャージ用トランジスタ
ＣＴｒ２＿ｍ＋１のゲートと第１プリチャージ用トランジスタＣＴｒ１＿ｍ＋２のゲート
は、ともに第２プリチャージ制御線ＣＬ２に接続される。
なお、第１プリチャージ用トランジスタＣＴｒ１＿ｍ−１、ＣＴｒ１＿ｍ、ＣＴｒ１＿ｍ
＋１およびＣＴｒ１＿ｍ＋２のソースの電位は０Ｖに保持され、第２プリチャージ用トラ
ンジスタＣＴｒ２＿ｍ−１、ＣＴｒ２＿ｍ、ＣＴｒ２＿ｍ＋１およびＣＴｒ２＿ｍ＋２の
ソースの電位は＋０．５Ｖに保持される。
＋１およびＣＴｒ１＿ｍ＋２のソースの電位は０Ｖに保持され、第２プリチャージ用トラ
ンジスタＣＴｒ２＿ｍ−１、ＣＴｒ２＿ｍ、ＣＴｒ２＿ｍ＋１およびＣＴｒ２＿ｍ＋２の
ソースの電位は＋０．５Ｖに保持される。
したがって、第１プリチャージ制御線ＣＬ１の電位をＨとすれば、ビット線ＢＬ＿ｍ−１
およびビット線ＢＬ＿ｍ＋１の電位は０Ｖに、ビット線ＢＬ＿ｍおよびビット線ＢＬ＿ｍ
＋２の電位は＋０．５Ｖになる。また、第２プリチャージ制御線ＣＬ２の電位をＨとすれ
ば、ビット線ＢＬ＿ｍ−１およびビット線ＢＬ＿ｍ＋１の電位は＋０．５Ｖに、ビット線
ＢＬ＿ｍおよびビット線ＢＬ＿ｍ＋２の電位は０Ｖになる。
およびビット線ＢＬ＿ｍ＋１の電位は０Ｖに、ビット線ＢＬ＿ｍおよびビット線ＢＬ＿ｍ
＋２の電位は＋０．５Ｖになる。また、第２プリチャージ制御線ＣＬ２の電位をＨとすれ
ば、ビット線ＢＬ＿ｍ−１およびビット線ＢＬ＿ｍ＋１の電位は＋０．５Ｖに、ビット線
ＢＬ＿ｍおよびビット線ＢＬ＿ｍ＋２の電位は０Ｖになる。
また、ビット線ＢＬ＿ｍ−１、ビット線ＢＬ＿ｍには、それぞれ、選択トランジスタＳＴ
ｒ＿ｍ−１、ＳＴｒ＿ｍのドレインが接続され、選択トランジスタＳＴｒ＿ｍ−１、ＳＴ
ｒ＿ｍのソースは、フリップフロップ回路ＦＦ＿ｍの２つの入力端子にそれぞれ接続され
る。また、選択トランジスタＳＴｒ＿ｍ−１、ＳＴｒ＿ｍのソースは、それぞれデータ入
出力端子ＤＡＴＡ＿ｍ−１、ＤＡＴＡ＿ｍにも接続される。
ｒ＿ｍ−１、ＳＴｒ＿ｍのドレインが接続され、選択トランジスタＳＴｒ＿ｍ−１、ＳＴ
ｒ＿ｍのソースは、フリップフロップ回路ＦＦ＿ｍの２つの入力端子にそれぞれ接続され
る。また、選択トランジスタＳＴｒ＿ｍ−１、ＳＴｒ＿ｍのソースは、それぞれデータ入
出力端子ＤＡＴＡ＿ｍ−１、ＤＡＴＡ＿ｍにも接続される。
同様に、ビット線ＢＬ＿ｍ＋１、ビット線ＢＬ＿ｍ＋２には、それぞれ、選択トランジス
タＳＴｒ＿ｍ＋１、ＳＴｒ＿ｍ＋２のドレインが接続され、選択トランジスタＳＴｒ＿ｍ
＋１、ＳＴｒ＿ｍ＋２のソースは、フリップフロップ回路ＦＦ＿ｍ＋２の２つの入力端子
にそれぞれ接続される。また、選択トランジスタＳＴｒ＿ｍ＋１、ＳＴｒ＿ｍ＋２のソー
スは、それぞれデータ入出力端子ＤＡＴＡ＿ｍ＋１、ＤＡＴＡ＿ｍ＋２にも接続される。
タＳＴｒ＿ｍ＋１、ＳＴｒ＿ｍ＋２のドレインが接続され、選択トランジスタＳＴｒ＿ｍ
＋１、ＳＴｒ＿ｍ＋２のソースは、フリップフロップ回路ＦＦ＿ｍ＋２の２つの入力端子
にそれぞれ接続される。また、選択トランジスタＳＴｒ＿ｍ＋１、ＳＴｒ＿ｍ＋２のソー
スは、それぞれデータ入出力端子ＤＡＴＡ＿ｍ＋１、ＤＡＴＡ＿ｍ＋２にも接続される。
選択トランジスタＳＴｒ＿ｍ−１、ＳＴｒ＿ｍ、ＳＴｒ＿ｍ＋１およびＳＴｒ＿ｍ＋２の
ゲートは第１データ選択線ＳＬ１に接続しているので、第１データ選択線ＳＬ１の電位を
Ｈとすることで、選択トランジスタＳＴｒ＿ｍ−１、ＳＴｒ＿ｍ、ＳＴｒ＿ｍ＋１および
ＳＴｒ＿ｍ＋２をオンとでき、ビット線ＢＬとフリップフロップ回路ＦＦを接続できる。
フリップフロップ回路ＦＦの電源電位は、高電位は＋１Ｖ、低電位は０Ｖとする。
ゲートは第１データ選択線ＳＬ１に接続しているので、第１データ選択線ＳＬ１の電位を
Ｈとすることで、選択トランジスタＳＴｒ＿ｍ−１、ＳＴｒ＿ｍ、ＳＴｒ＿ｍ＋１および
ＳＴｒ＿ｍ＋２をオンとでき、ビット線ＢＬとフリップフロップ回路ＦＦを接続できる。
フリップフロップ回路ＦＦの電源電位は、高電位は＋１Ｖ、低電位は０Ｖとする。
このような回路を用いた動作例について図９を用いて説明する。ここでは、第（ｎ−１）
行第ｍ列のメモリセルと第ｎ行第（ｍ−１）列のメモリセルの動作を例に取り説明する。
以下の動作において、ビット線ＢＬの電位は０Ｖ以上であるものとする。また、書き込み
トランジスタＷＴｒのしきい値を＋１Ｖ、読み出しトランジスタＲＴｒのしきい値を−０
．５Ｖとする。なお、読み出しトランジスタＲＴｒのソースは以下の動作において一定の
電位（ここでは＋１Ｖ）に保持されている。
行第ｍ列のメモリセルと第ｎ行第（ｍ−１）列のメモリセルの動作を例に取り説明する。
以下の動作において、ビット線ＢＬの電位は０Ｖ以上であるものとする。また、書き込み
トランジスタＷＴｒのしきい値を＋１Ｖ、読み出しトランジスタＲＴｒのしきい値を−０
．５Ｖとする。なお、読み出しトランジスタＲＴｒのソースは以下の動作において一定の
電位（ここでは＋１Ｖ）に保持されている。
最初に読み出し操作について説明する。当初、第（ｎ−１）行第ｍ列のメモリセルには、
データ”１”が、第ｎ行第（ｍ−１）列のメモリセルには、データ”０”が記録されてい
るものとする。保持状態では、図９（Ａ）に示すように、ワード線ＷＬ＿ｎ−１、ＷＬ＿
ｎの電位は−１Ｖとする。後述するように、書き込みの際のキャパシタＣＳに接続するワ
ード線ＷＬの電位が−２Ｖであるので、データ”１”が記録されたメモリセルでは、読み
出しトランジスタＲＴｒのゲートの電位は＋２Ｖとなり、データ”０”が記録されたメモ
リセルでは＋１Ｖとなる。
データ”１”が、第ｎ行第（ｍ−１）列のメモリセルには、データ”０”が記録されてい
るものとする。保持状態では、図９（Ａ）に示すように、ワード線ＷＬ＿ｎ−１、ＷＬ＿
ｎの電位は−１Ｖとする。後述するように、書き込みの際のキャパシタＣＳに接続するワ
ード線ＷＬの電位が−２Ｖであるので、データ”１”が記録されたメモリセルでは、読み
出しトランジスタＲＴｒのゲートの電位は＋２Ｖとなり、データ”０”が記録されたメモ
リセルでは＋１Ｖとなる。
したがって、図９（Ａ）に示されるように、読み出しトランジスタＲＴｒ＿ｎ＿ｍ−１の
ゲートの電位は＋１Ｖであり、読み出しトランジスタＲＴｒ＿ｎ−１＿ｍのゲートの電位
は＋２Ｖであり、いずれの読み出しトランジスタもオフである。また、書き込みトランジ
スタＷＴｒ＿ｎ−１＿ｍ、ＷＴｒ＿ｎ＿ｍ−１もオフである。
ゲートの電位は＋１Ｖであり、読み出しトランジスタＲＴｒ＿ｎ−１＿ｍのゲートの電位
は＋２Ｖであり、いずれの読み出しトランジスタもオフである。また、書き込みトランジ
スタＷＴｒ＿ｎ−１＿ｍ、ＷＴｒ＿ｎ＿ｍ−１もオフである。
また、第ｎ行第（ｍ−１）列のメモリセルのデータの読み出しの前に、図９（Ａ）に示さ
れるように、ビット線ＢＬ＿ｍ−１を＋０．５Ｖに、ビット線ＢＬ＿ｍを０Ｖにプリチャ
ージする。そのためには、図５の第２プリチャージ制御線ＣＬ２の電位をＨとすればよい
。
れるように、ビット線ＢＬ＿ｍ−１を＋０．５Ｖに、ビット線ＢＬ＿ｍを０Ｖにプリチャ
ージする。そのためには、図５の第２プリチャージ制御線ＣＬ２の電位をＨとすればよい
。
次に、ワード線ＷＬ＿ｎ−１の電位を−２Ｖにする。その結果、読み出しトランジスタＲ
Ｔｒ＿ｎ＿ｍ−１のゲートの電位は０Ｖとなり、読み出しトランジスタＲＴｒ＿ｎ＿ｍ−
１はオンとなる。そして、読み出しトランジスタＲＴｒ＿ｎ＿ｍ−１のソースからビット
線ＢＬ＿ｍに電荷が供給され、ビット線ＢＬ＿ｍの電位が０Ｖから＋１Ｖに向かって上昇
する（図９（Ｂ）参照）。
Ｔｒ＿ｎ＿ｍ−１のゲートの電位は０Ｖとなり、読み出しトランジスタＲＴｒ＿ｎ＿ｍ−
１はオンとなる。そして、読み出しトランジスタＲＴｒ＿ｎ＿ｍ−１のソースからビット
線ＢＬ＿ｍに電荷が供給され、ビット線ＢＬ＿ｍの電位が０Ｖから＋１Ｖに向かって上昇
する（図９（Ｂ）参照）。
ここで、図５の第１データ選択線ＳＬ１の電位をＨとして、フリップフロップ回路ＦＦ＿
ｍとビット線ＢＬ＿ｍ−１、ＢＬ＿ｍを接続すると、フリップフロップ回路ＦＦ＿ｍの入
力端子のうち、電位の高いビット線ＢＬ＿ｍに接続する入力端子の電位は高電位（＋１Ｖ
）に、電位の低いビット線ＢＬ＿ｍ−１に接続する入力端子の電位は低電位（０Ｖ）とな
る。結果として、データ入出力端子ＤＡＴＡ＿ｍ−１には、第ｎ行第（ｍ−１）列のメモ
リセルのデータに相当する電位（すなわち、０Ｖ）が現れる（図９（Ｃ）参照）。
ｍとビット線ＢＬ＿ｍ−１、ＢＬ＿ｍを接続すると、フリップフロップ回路ＦＦ＿ｍの入
力端子のうち、電位の高いビット線ＢＬ＿ｍに接続する入力端子の電位は高電位（＋１Ｖ
）に、電位の低いビット線ＢＬ＿ｍ−１に接続する入力端子の電位は低電位（０Ｖ）とな
る。結果として、データ入出力端子ＤＡＴＡ＿ｍ−１には、第ｎ行第（ｍ−１）列のメモ
リセルのデータに相当する電位（すなわち、０Ｖ）が現れる（図９（Ｃ）参照）。
以上は、第ｎ行第（ｍ−１）列のメモリセルにデータ”０”が記録されていた場合である
が、データ”１”が記録されていても同様にデータ入出力端子ＤＡＴＡ＿ｍ−１に、メモ
リセルのデータに相当する電位（すなわち、＋１Ｖ）が現れる。すなわち、その場合には
、上記の過程において、読み出しトランジスタＲＴｒ＿ｎ＿ｍ−１（ゲートの電位は＋１
Ｖ）はオフのままであり、ビット線ＢＬ＿ｍの電位も０Ｖのままで、ビット線ＢＬ＿ｍ−
１の電位（＋０．５Ｖ）よりも低いため、フリップフロップ回路ＦＦ＿ｍによって、ビッ
ト線ＢＬ＿ｍの電位は０Ｖに、ビット線ＢＬ＿ｍ−１の電位（すなわち、データ入出力端
子ＤＡＴＡ＿ｍ−１の電位）は＋１Ｖとなる。
が、データ”１”が記録されていても同様にデータ入出力端子ＤＡＴＡ＿ｍ−１に、メモ
リセルのデータに相当する電位（すなわち、＋１Ｖ）が現れる。すなわち、その場合には
、上記の過程において、読み出しトランジスタＲＴｒ＿ｎ＿ｍ−１（ゲートの電位は＋１
Ｖ）はオフのままであり、ビット線ＢＬ＿ｍの電位も０Ｖのままで、ビット線ＢＬ＿ｍ−
１の電位（＋０．５Ｖ）よりも低いため、フリップフロップ回路ＦＦ＿ｍによって、ビッ
ト線ＢＬ＿ｍの電位は０Ｖに、ビット線ＢＬ＿ｍ−１の電位（すなわち、データ入出力端
子ＤＡＴＡ＿ｍ−１の電位）は＋１Ｖとなる。
以上で読み出し操作は終了する。次に書き込み操作について説明する。実施の形態１と同
様に書き込みの前にデータの読み出しをおこなう。その過程は、上記に記したとおりであ
る。
様に書き込みの前にデータの読み出しをおこなう。その過程は、上記に記したとおりであ
る。
もし、第ｎ行第（ｍ−１）列のメモリセルのデータを書き換える必要がないのであれば、
そのままワード線ＷＬ＿ｎの電位を＋２Ｖとする。すると、書き込みトランジスタＷＴｒ
＿ｎ＿ｍ−１がオンとなり、キャパシタＣＳ＿ｎ＿ｍ−１の電位は、図９（Ｄ）に示すよ
うに０Ｖとなる。このとき、読み出しトランジスタＲＴｒ＿ｎ＿ｍ−１はオンであるが、
そのソースとドレインの電位はともに＋１Ｖであるため、ソースとドレインの間に電流は
流れない。
そのままワード線ＷＬ＿ｎの電位を＋２Ｖとする。すると、書き込みトランジスタＷＴｒ
＿ｎ＿ｍ−１がオンとなり、キャパシタＣＳ＿ｎ＿ｍ−１の電位は、図９（Ｄ）に示すよ
うに０Ｖとなる。このとき、読み出しトランジスタＲＴｒ＿ｎ＿ｍ−１はオンであるが、
そのソースとドレインの電位はともに＋１Ｖであるため、ソースとドレインの間に電流は
流れない。
また、当初、第ｎ行第（ｍ−１）列のメモリセルにデータ”１”が記録されていた場合に
は、読み出しトランジスタＲＴｒ＿ｎ＿ｍ−１のドレインの電位（ビット線ＢＬ＿ｍの電
位）は０Ｖとなり、ソースの電位（＋１Ｖ）と異なるが、読み出しトランジスタＲＴｒ＿
ｎ＿ｍ−１はオフであるので、やはり、ソースとドレインの間に電流は流れない（図９（
Ｅ）参照）。
は、読み出しトランジスタＲＴｒ＿ｎ＿ｍ−１のドレインの電位（ビット線ＢＬ＿ｍの電
位）は０Ｖとなり、ソースの電位（＋１Ｖ）と異なるが、読み出しトランジスタＲＴｒ＿
ｎ＿ｍ−１はオフであるので、やはり、ソースとドレインの間に電流は流れない（図９（
Ｅ）参照）。
もし、第ｎ行第（ｍ−１）列のメモリセルのデータを書き換えるのであれば、ワード線Ｗ
Ｌ＿ｎの電位を＋２Ｖとし、書き込みトランジスタＷＴｒ＿ｎ＿ｍ−１をオンとした状態
で、図５のデータ入出力端子ＤＡＴＡ＿ｍ−１の電位を書き換えるデータに応じたものと
するとよい。その際、データ入出力端子ＤＡＴＡ＿ｍの電位も書き込むデータと逆のデー
タに応じた電位（すなわち、書き込むデータがデータ”０”であれば＋１Ｖ、データ”１
”であれば０Ｖ）とするとより安定して書き込みをおこなえる。
Ｌ＿ｎの電位を＋２Ｖとし、書き込みトランジスタＷＴｒ＿ｎ＿ｍ−１をオンとした状態
で、図５のデータ入出力端子ＤＡＴＡ＿ｍ−１の電位を書き換えるデータに応じたものと
するとよい。その際、データ入出力端子ＤＡＴＡ＿ｍの電位も書き込むデータと逆のデー
タに応じた電位（すなわち、書き込むデータがデータ”０”であれば＋１Ｖ、データ”１
”であれば０Ｖ）とするとより安定して書き込みをおこなえる。
（実施の形態３）
本実施の形態では実施の形態２で示した半導体メモリ装置のレイアウトの例および作製方
法の例について図６乃至図８を用いて説明する。図６および図７は作製工程断面図、図８
は主要な層における主要な配線等の構造物のレイアウトを示す。なお、図８（Ａ）乃至図
８（Ｆ）における線分Ａ−Ｂは同じ位置を示す。また、図８（Ａ）乃至図８（Ｆ）中の点
線は座標を示し、異なる層の構造物間の位置を参照する際の参考にできる。
本実施の形態では実施の形態２で示した半導体メモリ装置のレイアウトの例および作製方
法の例について図６乃至図８を用いて説明する。図６および図７は作製工程断面図、図８
は主要な層における主要な配線等の構造物のレイアウトを示す。なお、図８（Ａ）乃至図
８（Ｆ）における線分Ａ−Ｂは同じ位置を示す。また、図８（Ａ）乃至図８（Ｆ）中の点
線は座標を示し、異なる層の構造物間の位置を参照する際の参考にできる。
図８（Ａ）には半導体基板上に設けられた素子分離絶縁物１０２の形状を示す。素子分離
絶縁物１０２はＣの字のような形状とする。また、図の線分Ａ−Ｂと交差する方向に連続
する領域１０１ａが形成されるが、この領域は後に配線として機能する不純物領域１０４
ａとなる。本実施の形態で示される半導体メモリ装置の単位メモリセルは図８（Ａ）に一
点鎖線で示される領域を占有する。
絶縁物１０２はＣの字のような形状とする。また、図の線分Ａ−Ｂと交差する方向に連続
する領域１０１ａが形成されるが、この領域は後に配線として機能する不純物領域１０４
ａとなる。本実施の形態で示される半導体メモリ装置の単位メモリセルは図８（Ａ）に一
点鎖線で示される領域を占有する。
図８（Ｂ）にはフローティングゲート１０３と第１コンタクトホール１０６のレイアウト
を示す。第１コンタクトホール１０６は、上記の素子分離絶縁物１０２のＣの字の中央部
に設けられる。また、それぞれのフローティングゲート１０３は２つの素子分離絶縁物と
重なるように設けられる。
を示す。第１コンタクトホール１０６は、上記の素子分離絶縁物１０２のＣの字の中央部
に設けられる。また、それぞれのフローティングゲート１０３は２つの素子分離絶縁物と
重なるように設けられる。
また、フローティングゲート１０３や第１コンタクトホール１０６に接して設けられる層
間配線１０７のレイアウトを図８（Ｃ）に、層間配線１０７に接して設けられる酸化物半
導体層１０９のレイアウトを図８（Ｄ）に、ワード線１１１と第２コンタクトホール１１
３のレイアウトを図８（Ｅ）に、ビット線１１４のレイアウトを図８（Ｆ）に、それぞれ
示す。第２コンタクトホール１１３は第１コンタクトホール１０６と概略同じ位置に設け
るとよい。
間配線１０７のレイアウトを図８（Ｃ）に、層間配線１０７に接して設けられる酸化物半
導体層１０９のレイアウトを図８（Ｄ）に、ワード線１１１と第２コンタクトホール１１
３のレイアウトを図８（Ｅ）に、ビット線１１４のレイアウトを図８（Ｆ）に、それぞれ
示す。第２コンタクトホール１１３は第１コンタクトホール１０６と概略同じ位置に設け
るとよい。
以下、図６および図７を用いて、図８に示すようなレイアウト構造を有する半導体メモリ
装置の作製工程について説明する。なお、図６および図７は、図８の線分Ａ−Ｂの断面に
相当する図である。
装置の作製工程について説明する。なお、図６および図７は、図８の線分Ａ−Ｂの断面に
相当する図である。
＜図６（Ａ）＞
公知の半導体加工技術を用いて、シリコン、砒化ガリウム等の単結晶半導体の基板１０１
の一表面に、素子分離絶縁物１０２を形成する。図６（Ａ）に点線で示す領域１０１ａは
上述のとおり、その後、配線として機能する不純物領域１０４ａとなる。
公知の半導体加工技術を用いて、シリコン、砒化ガリウム等の単結晶半導体の基板１０１
の一表面に、素子分離絶縁物１０２を形成する。図６（Ａ）に点線で示す領域１０１ａは
上述のとおり、その後、配線として機能する不純物領域１０４ａとなる。
＜図６（Ｂ）＞
公知の半導体加工技術を用いて、フローティングゲート１０３、およびＰ型の不純物領域
１０４を形成する。さらに、第１層間絶縁物１０５を形成する。なお、不純物領域１０４
の一部（図６（Ｂ）中に点線で示す）は配線として機能する不純物領域１０４ａである。
配線として機能する不純物領域１０４ａは線分Ａ−Ｂに直交する方向（すなわち、ワード
線１１１の方向）に延在する。
公知の半導体加工技術を用いて、フローティングゲート１０３、およびＰ型の不純物領域
１０４を形成する。さらに、第１層間絶縁物１０５を形成する。なお、不純物領域１０４
の一部（図６（Ｂ）中に点線で示す）は配線として機能する不純物領域１０４ａである。
配線として機能する不純物領域１０４ａは線分Ａ−Ｂに直交する方向（すなわち、ワード
線１１１の方向）に延在する。
＜図６（Ｃ）＞
第１層間絶縁物１０５を化学機械的研磨（ＣＭＰ）法等の手段を用いて平坦化する。この
平坦化は、フローティングゲート１０３が露出した状態で停止するとよい。このようにし
て平坦化された第１層間絶縁物１０５ａを得る。さらに平坦化された第１層間絶縁物１０
５ａをエッチングして第１コンタクトホール１０６を形成する。
第１層間絶縁物１０５を化学機械的研磨（ＣＭＰ）法等の手段を用いて平坦化する。この
平坦化は、フローティングゲート１０３が露出した状態で停止するとよい。このようにし
て平坦化された第１層間絶縁物１０５ａを得る。さらに平坦化された第１層間絶縁物１０
５ａをエッチングして第１コンタクトホール１０６を形成する。
＜図６（Ｄ）＞
層間配線１０７と埋め込み絶縁物１０８を形成する。埋め込み絶縁物１０８の作製方法は
、第１層間絶縁物の作製方法を参照すればよく、層間配線１０７の表面が露出するように
平坦化処理するとよい。また、埋め込み絶縁物１０８としては、酸化シリコンを用いるこ
とが好ましく、埋め込み絶縁物１０８の厚さは１００ｎｍ乃至５００ｎｍとし、少なくと
もその表面から厚さ１００ｎｍの領域では水素の濃度が１×１０１８ｃｍ−３未満、好ま
しくは、１×１０−１７ｃｍ−３未満とするとよい。
層間配線１０７と埋め込み絶縁物１０８を形成する。埋め込み絶縁物１０８の作製方法は
、第１層間絶縁物の作製方法を参照すればよく、層間配線１０７の表面が露出するように
平坦化処理するとよい。また、埋め込み絶縁物１０８としては、酸化シリコンを用いるこ
とが好ましく、埋め込み絶縁物１０８の厚さは１００ｎｍ乃至５００ｎｍとし、少なくと
もその表面から厚さ１００ｎｍの領域では水素の濃度が１×１０１８ｃｍ−３未満、好ま
しくは、１×１０−１７ｃｍ−３未満とするとよい。
＜図７（Ａ）＞
酸化物半導体層１０９とそれを覆うゲート絶縁物１１０を形成する。酸化物半導体層１０
９に用いる酸化物半導体としては、インジウムが金属元素に占める比率が２０原子％以上
のものを用いるとよい。また、その厚さは１ｎｍ乃至２０ｎｍ、好ましくは１ｎｍ乃至１
０ｎｍ、厚さのばらつきに関しては、厚さの自乗平均平方根（ＲＭＳ）を０．０１ｎｍ乃
至１ｎｍとするとよい。
酸化物半導体層１０９とそれを覆うゲート絶縁物１１０を形成する。酸化物半導体層１０
９に用いる酸化物半導体としては、インジウムが金属元素に占める比率が２０原子％以上
のものを用いるとよい。また、その厚さは１ｎｍ乃至２０ｎｍ、好ましくは１ｎｍ乃至１
０ｎｍ、厚さのばらつきに関しては、厚さの自乗平均平方根（ＲＭＳ）を０．０１ｎｍ乃
至１ｎｍとするとよい。
酸化物半導体層１０９の形成時には、水素が混入しないように注意することが必要で、酸
化物半導体の成膜は雰囲気やターゲット中の水素や水を十分に低減したスパッタリング法
でおこなうことが好ましい。酸化物半導体層１０９中の水素の濃度は１×１０１８ｃｍ−
３未満、好ましくは、１×１０−１７ｃｍ−３未満とするとよい。なお、酸化物半導体層
１０９およびその作製方法に関しては、特許文献２を参照できる。
化物半導体の成膜は雰囲気やターゲット中の水素や水を十分に低減したスパッタリング法
でおこなうことが好ましい。酸化物半導体層１０９中の水素の濃度は１×１０１８ｃｍ−
３未満、好ましくは、１×１０−１７ｃｍ−３未満とするとよい。なお、酸化物半導体層
１０９およびその作製方法に関しては、特許文献２を参照できる。
ゲート絶縁物１１０の材料としては、酸化シリコン、酸窒化シリコン、酸化アルミニウム
、酸化ハフニウム、酸化ジルコニウム等を用いることができる。また、その厚さは６ｎｍ
乃至２０ｎｍ、好ましくは１０ｎｍ乃至１６ｎｍ、厚さのばらつきに関しては、厚さの自
乗平均平方根（ＲＭＳ）を０．０１ｎｍ乃至１ｎｍとするとよい。ゲート絶縁物１１０中
の水素濃度も１×１０１８ｃｍ−３未満、好ましくは、１×１０−１７ｃｍ−３未満とす
るとよい。
、酸化ハフニウム、酸化ジルコニウム等を用いることができる。また、その厚さは６ｎｍ
乃至２０ｎｍ、好ましくは１０ｎｍ乃至１６ｎｍ、厚さのばらつきに関しては、厚さの自
乗平均平方根（ＲＭＳ）を０．０１ｎｍ乃至１ｎｍとするとよい。ゲート絶縁物１１０中
の水素濃度も１×１０１８ｃｍ−３未満、好ましくは、１×１０−１７ｃｍ−３未満とす
るとよい。
＜図７（Ｂ）＞
ワード線１１１を形成する。ワード線１１１の材料としては、タングステン、窒化タング
ステン、白金、パラジウム、ニッケル、窒化インジウム等のように仕事関数が酸化物半導
体の電子親和力より大きい材料を用いるとよい。あるいは、ゲート絶縁物１１０と接する
部分のみをそのような材料としてもよい。
ワード線１１１を形成する。ワード線１１１の材料としては、タングステン、窒化タング
ステン、白金、パラジウム、ニッケル、窒化インジウム等のように仕事関数が酸化物半導
体の電子親和力より大きい材料を用いるとよい。あるいは、ゲート絶縁物１１０と接する
部分のみをそのような材料としてもよい。
さらに、第２層間絶縁物１１２を形成し、第２層間絶縁物１１２、ゲート絶縁物１１０、
酸化物半導体層１０９をエッチングして、第２コンタクトホール１１３を形成する。
酸化物半導体層１０９をエッチングして、第２コンタクトホール１１３を形成する。
＜図７（Ｃ）＞
ビット線１１４を形成する。このようにして、書き込みトランジスタ１１５、読み出しト
ランジスタ１１６、キャパシタ１１７を作製できる。図７（Ｃ）に示されるように、本実
施の形態で示したメモリセルにおいては、酸化物半導体層１０９とワード線１１１が重な
る部分（書き込みトランジスタ１１５のチャネル部分）のほとんどは、素子分離絶縁物１
０２の上に形成される。
ビット線１１４を形成する。このようにして、書き込みトランジスタ１１５、読み出しト
ランジスタ１１６、キャパシタ１１７を作製できる。図７（Ｃ）に示されるように、本実
施の形態で示したメモリセルにおいては、酸化物半導体層１０９とワード線１１１が重な
る部分（書き込みトランジスタ１１５のチャネル部分）のほとんどは、素子分離絶縁物１
０２の上に形成される。
書き込みトランジスタ１１５のチャネル部分が不純物領域１０４上に形成されていたなら
ば、不純物領域１０４の電位変動によって、書き込みトランジスタ１１５がオンあるいは
それに近い状態となることがあるが、本実施の形態で示した配置では、そのようなことは
ない。すなわち、平坦化された第１層間絶縁物１０５ａや埋め込み絶縁物１０８を２００
ｎｍ以下に薄くしても、メモリセルの電荷保持動作に影響を及ぼすことはない。
ば、不純物領域１０４の電位変動によって、書き込みトランジスタ１１５がオンあるいは
それに近い状態となることがあるが、本実施の形態で示した配置では、そのようなことは
ない。すなわち、平坦化された第１層間絶縁物１０５ａや埋め込み絶縁物１０８を２００
ｎｍ以下に薄くしても、メモリセルの電荷保持動作に影響を及ぼすことはない。
本実施の形態で開示される半導体メモリ装置の１つのメモリセルの占有面積は最小加工線
幅をＦとしたとき、８Ｆ２であり、これはＤＲＡＭと同等の集積度である。しかも、ＤＲ
ＡＭのような大きな容量のキャパシタは不要であり、上述のように書き込みトランジスタ
にオフ時のソースとドレイン間の電流を極めて小さいものを用いることにより、リフレッ
シュ間隔を十分に長く、あるいは、実質的に不要とできる。
幅をＦとしたとき、８Ｆ２であり、これはＤＲＡＭと同等の集積度である。しかも、ＤＲ
ＡＭのような大きな容量のキャパシタは不要であり、上述のように書き込みトランジスタ
にオフ時のソースとドレイン間の電流を極めて小さいものを用いることにより、リフレッ
シュ間隔を十分に長く、あるいは、実質的に不要とできる。
以上の例では、書き込みトランジスタに使用する半導体として、酸化物半導体を用いる例
を示したが、その他の半導体であってもよい。例えば、レーザー光の照射によって結晶化
させた多結晶あるいは単結晶のシリコン膜でもよい。
を示したが、その他の半導体であってもよい。例えば、レーザー光の照射によって結晶化
させた多結晶あるいは単結晶のシリコン膜でもよい。
（実施の形態４）
実施の形態１および２では、データの読み出しの際に、書き込みビット線ＷＢＬ＿ｍある
いはビット線ＢＬ＿ｍ−１を＋０．５Ｖにプリチャージしたが、本実施の形態では、その
ようなプリチャージが不要な駆動方法の例およびそのための駆動回路の例を説明する。プ
リチャージ操作が不要であるため、消費電力を低減できる。
実施の形態１および２では、データの読み出しの際に、書き込みビット線ＷＢＬ＿ｍある
いはビット線ＢＬ＿ｍ−１を＋０．５Ｖにプリチャージしたが、本実施の形態では、その
ようなプリチャージが不要な駆動方法の例およびそのための駆動回路の例を説明する。プ
リチャージ操作が不要であるため、消費電力を低減できる。
図１０は本実施の形態で用いる半導体メモリ装置の駆動回路の一部である。ここで、ｍは
２以上の偶数とする。メモリセルアレイには図４で示されるものを用いるとする。各ビッ
ト線ＢＬには、ビット線ＢＬを０Ｖにプリチャージするための第１プリチャージ用トラン
ジスタＣＴｒ１のドレインを接続する。第１プリチャージ用トランジスタＣＴｒ１のソー
スは＋１Ｖに保持し、またゲートは、奇数列では第１プリチャージ制御線ＣＬ１に、偶数
列では第２プリチャージ制御線ＣＬ２に接続する。
２以上の偶数とする。メモリセルアレイには図４で示されるものを用いるとする。各ビッ
ト線ＢＬには、ビット線ＢＬを０Ｖにプリチャージするための第１プリチャージ用トラン
ジスタＣＴｒ１のドレインを接続する。第１プリチャージ用トランジスタＣＴｒ１のソー
スは＋１Ｖに保持し、またゲートは、奇数列では第１プリチャージ制御線ＣＬ１に、偶数
列では第２プリチャージ制御線ＣＬ２に接続する。
すなわち、第１プリチャージ制御線ＣＬ１の電位をＨとすると、奇数列のビット線が０Ｖ
にプリチャージされ、第２プリチャージ制御線ＣＬ２の電位をＨとすると、偶数列のビッ
ト線が０Ｖにプリチャージされる。
にプリチャージされ、第２プリチャージ制御線ＣＬ２の電位をＨとすると、偶数列のビッ
ト線が０Ｖにプリチャージされる。
また、ビット線ＢＬ＿ｍ−１は、選択トランジスタＳＴｒ＿ｍ−１のドレインおよびイン
バータＩＮＶ＿ｍの出力端子と接続し、選択トランジスタＳＴｒ＿ｍ−１のソースはイン
バータＩＮＶ＿ｍ−１の入力端子と接続する。
バータＩＮＶ＿ｍの出力端子と接続し、選択トランジスタＳＴｒ＿ｍ−１のソースはイン
バータＩＮＶ＿ｍ−１の入力端子と接続する。
一方、ビット線ＢＬ＿ｍは、選択トランジスタＳＴｒ＿ｍのドレインおよびインバータＩ
ＮＶ＿ｍ−１の出力端子と接続し、選択トランジスタＳＴｒ＿ｍのソースはインバータＩ
ＮＶ＿ｍの入力端子と接続する。なお、インバータの電源電位は、高電位を＋１Ｖ、低電
位を０Ｖとする。
ＮＶ＿ｍ−１の出力端子と接続し、選択トランジスタＳＴｒ＿ｍのソースはインバータＩ
ＮＶ＿ｍの入力端子と接続する。なお、インバータの電源電位は、高電位を＋１Ｖ、低電
位を０Ｖとする。
選択トランジスタＳＴｒ＿ｍ−１のゲートは第１データ選択線ＳＬ１に、選択トランジス
タＳＴｒ＿ｍのゲートは第２データ選択線ＳＬ２に接続する。このため、第１データ選択
線ＳＬ１の電位をＨとすると、選択トランジスタＳＴｒ＿ｍ−１がオンとなり、第２デー
タ選択線ＳＬ２の電位をＨとすると、選択トランジスタＳＴｒ＿ｍがオンとなる。
タＳＴｒ＿ｍのゲートは第２データ選択線ＳＬ２に接続する。このため、第１データ選択
線ＳＬ１の電位をＨとすると、選択トランジスタＳＴｒ＿ｍ−１がオンとなり、第２デー
タ選択線ＳＬ２の電位をＨとすると、選択トランジスタＳＴｒ＿ｍがオンとなる。
同様にビット線ＢＬ＿ｍ＋１、ビット線ＢＬ＿ｍ＋２、選択トランジスタＳＴｒ＿ｍ＋１
、選択トランジスタＳＴｒ＿ｍ＋２、第１データ選択線ＳＬ１、第２データ選択線ＳＬ２
、インバータＩＮＶ＿ｍ＋１、インバータＩＮＶ＿ｍ＋２も同様に接続する。なお、各ビ
ット線ＢＬは、データ入出力端子ＤＡＴＡに接続する。
、選択トランジスタＳＴｒ＿ｍ＋２、第１データ選択線ＳＬ１、第２データ選択線ＳＬ２
、インバータＩＮＶ＿ｍ＋１、インバータＩＮＶ＿ｍ＋２も同様に接続する。なお、各ビ
ット線ＢＬは、データ入出力端子ＤＡＴＡに接続する。
データの読み出しは以下のようにおこなう。例えば、第ｎ行第（ｍ−１）列のメモリセル
の読み出しをおこなうのであれば、最初に第ｍ列を０Ｖにプリチャージする。この操作は
上述のとおり、第２プリチャージ制御線ＣＬ２の電位をＨとして、第１プリチャージ用ト
ランジスタをオンとすることによっておこなえる。
の読み出しをおこなうのであれば、最初に第ｍ列を０Ｖにプリチャージする。この操作は
上述のとおり、第２プリチャージ制御線ＣＬ２の電位をＨとして、第１プリチャージ用ト
ランジスタをオンとすることによっておこなえる。
次に、実施の形態２で示したようにワード線ＷＬ＿ｎ−１の電位を−２Ｖにすることによ
り読み出しトランジスタＲＴｒ＿ｎ＿ｍ−１の状態を変化させる。メモリセルにデータ”
１”が記録されておれば、読み出しトランジスタＲＴｒ＿ｎ＿ｍ−１はオフであるため、
ビット線ＢＬ＿ｍの電位は変動しないが、メモリセルにデータ”０”が記録されておれば
、読み出しトランジスタＲＴｒ＿ｎ＿ｍ−１はオンとなるため、ビット線ＢＬ＿ｍの電位
は０Ｖから＋１Ｖに上昇する。
り読み出しトランジスタＲＴｒ＿ｎ＿ｍ−１の状態を変化させる。メモリセルにデータ”
１”が記録されておれば、読み出しトランジスタＲＴｒ＿ｎ＿ｍ−１はオフであるため、
ビット線ＢＬ＿ｍの電位は変動しないが、メモリセルにデータ”０”が記録されておれば
、読み出しトランジスタＲＴｒ＿ｎ＿ｍ−１はオンとなるため、ビット線ＢＬ＿ｍの電位
は０Ｖから＋１Ｖに上昇する。
そして、図１０の第２データ選択線ＳＬ２の電位をＨとすることにより選択トランジスタ
ＳＴｒ＿ｍをオンとする。その結果、ビット線ＢＬ＿ｍの電位がインバータＩＮＶ＿ｍに
入力される。インバータＩＮＶ＿ｍからは、ビット線ＢＬ＿ｍの電位を反転した電位がビ
ット線ＢＬ＿ｍ−１に出力される。すなわち、ビット線ＢＬ＿ｍの電位が０Ｖであれば、
ビット線ＢＬ＿ｍ−１の電位は＋１Ｖに、ビット線ＢＬ＿ｍの電位が＋１Ｖであれば、ビ
ット線ＢＬ＿ｍ−１の電位は０Ｖになる。
ＳＴｒ＿ｍをオンとする。その結果、ビット線ＢＬ＿ｍの電位がインバータＩＮＶ＿ｍに
入力される。インバータＩＮＶ＿ｍからは、ビット線ＢＬ＿ｍの電位を反転した電位がビ
ット線ＢＬ＿ｍ−１に出力される。すなわち、ビット線ＢＬ＿ｍの電位が０Ｖであれば、
ビット線ＢＬ＿ｍ−１の電位は＋１Ｖに、ビット線ＢＬ＿ｍの電位が＋１Ｖであれば、ビ
ット線ＢＬ＿ｍ−１の電位は０Ｖになる。
データの読み出しをおこなうのであれば、このときのデータ入出力端子ＤＡＴＡ＿ｍ−１
の電位を読み取ればよい。また、データの書き込みをおこなう場合で、メモリセルのデー
タを書き換える必要がないのであれば、続いて、ワード線ＷＬ＿ｎの電位を＋２Ｖとして
、書き込みトランジスタＷＴｒ＿ｎ＿ｍ−１をオンとすればよい。
の電位を読み取ればよい。また、データの書き込みをおこなう場合で、メモリセルのデー
タを書き換える必要がないのであれば、続いて、ワード線ＷＬ＿ｎの電位を＋２Ｖとして
、書き込みトランジスタＷＴｒ＿ｎ＿ｍ−１をオンとすればよい。
一方、データの書き込みをおこなう場合で、メモリセルのデータを書き換えるのであれば
、書き込みトランジスタＷＴｒ＿ｎ＿ｍ−１をオンとした後、図１０のデータ入出力端子
ＤＡＴＡ＿ｍ−１の電位を書き換えるデータに応じたものとし、また、データ入出力端子
ＤＡＴＡ＿ｍの電位を書き込むデータと逆のデータに応じた電位（すなわち、書き込むデ
ータがデータ”０”であれば＋１Ｖ、データ”１”であれば０Ｖ）とすればよい。
、書き込みトランジスタＷＴｒ＿ｎ＿ｍ−１をオンとした後、図１０のデータ入出力端子
ＤＡＴＡ＿ｍ−１の電位を書き換えるデータに応じたものとし、また、データ入出力端子
ＤＡＴＡ＿ｍの電位を書き込むデータと逆のデータに応じた電位（すなわち、書き込むデ
ータがデータ”０”であれば＋１Ｖ、データ”１”であれば０Ｖ）とすればよい。
１０１ 基板
１０１ａ 配線となる領域
１０２ 素子分離絶縁物
１０３ フローティングゲート
１０４ 不純物領域
１０４ａ 配線として機能する不純物領域
１０５ 第１層間絶縁物
１０５ａ 平坦化された第１層間絶縁物
１０６ 第１コンタクトホール
１０７ 層間配線
１０８ 埋め込み絶縁物
１０９ 酸化物半導体層
１１０ ゲート絶縁物
１１１ ワード線
１１２ 第２層間絶縁物
１１３ 第２コンタクトホール
１１４ ビット線
１１５ 書き込みトランジスタ
１１６ 読み出しトランジスタ
１１７ キャパシタ
ＢＬ ビット線
ＣＬ１ 第１プリチャージ制御線
ＣＬ２ 第２プリチャージ制御線
ＣＳ キャパシタ
ＣＴｒ１ 第１プリチャージ用トランジスタ
ＣＴｒ２ 第２プリチャージ用トランジスタ
ＤＡＴＡ データ入出力端子
ＦＦ フリップフロップ回路
ＩＮＶ インバータ
ＲＢＬ 読み出しビット線
ＲＴｒ 読み出しトランジスタ
ＲＷＬ 読み出しワード線
ＳＬ０ データ選択線
ＳＬ１ データ選択線
ＳＬ２ データ選択線
ＳＴｒ 選択トランジスタ
ＷＢＬ 書き込みビット線
ＷＬ ワード線
ＷＴｒ 書き込みトランジスタ
ＷＷＬ 書き込みワード線
１０１ａ 配線となる領域
１０２ 素子分離絶縁物
１０３ フローティングゲート
１０４ 不純物領域
１０４ａ 配線として機能する不純物領域
１０５ 第１層間絶縁物
１０５ａ 平坦化された第１層間絶縁物
１０６ 第１コンタクトホール
１０７ 層間配線
１０８ 埋め込み絶縁物
１０９ 酸化物半導体層
１１０ ゲート絶縁物
１１１ ワード線
１１２ 第２層間絶縁物
１１３ 第２コンタクトホール
１１４ ビット線
１１５ 書き込みトランジスタ
１１６ 読み出しトランジスタ
１１７ キャパシタ
ＢＬ ビット線
ＣＬ１ 第１プリチャージ制御線
ＣＬ２ 第２プリチャージ制御線
ＣＳ キャパシタ
ＣＴｒ１ 第１プリチャージ用トランジスタ
ＣＴｒ２ 第２プリチャージ用トランジスタ
ＤＡＴＡ データ入出力端子
ＦＦ フリップフロップ回路
ＩＮＶ インバータ
ＲＢＬ 読み出しビット線
ＲＴｒ 読み出しトランジスタ
ＲＷＬ 読み出しワード線
ＳＬ０ データ選択線
ＳＬ１ データ選択線
ＳＬ２ データ選択線
ＳＴｒ 選択トランジスタ
ＷＢＬ 書き込みビット線
ＷＬ ワード線
ＷＴｒ 書き込みトランジスタ
ＷＷＬ 書き込みワード線
Claims (3)
- 第１のビット線と、第２のビット線と、第１のワード線と、第２のワード線と、第１のメモリセルと、第２のメモリセルと、を有し、
前記第１のメモリセルは、第１の書き込みトランジスタと、第１の読み出しトランジスタと、第１のキャパシタと、を有し、
前記第１の書き込みトランジスタのソース又はドレインの一方は、前記第１の読み出しトランジスタのゲートと、前記第１のキャパシタの一方の電極と、に電気的に接続され、
前記第１の書き込みトランジスタのソース又はドレインの他方は、前記第１のビット線と電気的に接続され、
前記第１の書き込みトランジスタのゲートは、前記第２のワード線と電気的に接続され、
前記第１の読み出しトランジスタのソース又はドレインの一方は、前記第２のビット線と電気的に接続され、
前記第１のキャパシタの他方の電極は、前記第１のワード線と電気的に接続され、
前記第２のメモリセルは、第２の書き込みトランジスタと、第２の読み出しトランジスタと、第２のキャパシタと、を有し、
前記第２の書き込みトランジスタのソース又はドレインの一方は、前記第２の読み出しトランジスタのゲートと、前記第２のキャパシタの一方の電極と、に電気的に接続され、
前記第２の書き込みトランジスタのソース又はドレインの他方は、前記第２のビット線と電気的に接続され、
前記第２の書き込みトランジスタのゲートは、前記第１のワード線と電気的に接続され、
前記第２の読み出しトランジスタのソース又はドレインの一方は、前記第１のビット線と電気的に接続され、
前記第２のキャパシタの他方の電極は、前記第２のワード線と電気的に接続され、
前記第１の読み出しトランジスタ及び前記第２の読み出しトランジスタが設けられた層の上に、前記第１の書き込みトランジスタ及び前記第２の書き込みトランジスタが設けられた層が位置することを特徴とする半導体メモリ装置。 - 第１のビット線と、第２のビット線と、第１のワード線と、第２のワード線と、第１のメモリセルと、第２のメモリセルと、を有し、
前記第１のメモリセルは、第１の書き込みトランジスタと、第１の読み出しトランジスタと、第１のキャパシタと、を有し、
前記第１の書き込みトランジスタのソース又はドレインの一方は、前記第１の読み出しトランジスタのゲートと、前記第１のキャパシタの一方の電極と、に電気的に接続され、
前記第１の書き込みトランジスタのソース又はドレインの他方は、前記第１のビット線と電気的に接続され、
前記第１の書き込みトランジスタのゲートは、前記第２のワード線と電気的に接続され、
前記第１の読み出しトランジスタのソース又はドレインの一方は、前記第２のビット線と電気的に接続され、
前記第１のキャパシタの他方の電極は、前記第１のワード線と電気的に接続され、
前記第２のメモリセルは、第２の書き込みトランジスタと、第２の読み出しトランジスタと、第２のキャパシタと、を有し、
前記第２の書き込みトランジスタのソース又はドレインの一方は、前記第２の読み出しトランジスタのゲートと、前記第２のキャパシタの一方の電極と、に電気的に接続され、
前記第２の書き込みトランジスタのソース又はドレインの他方は、前記第２のビット線と電気的に接続され、
前記第２の書き込みトランジスタのゲートは、前記第１のワード線と電気的に接続され、
前記第２の読み出しトランジスタのソース又はドレインの一方は、前記第１のビット線と電気的に接続され、
前記第２のキャパシタの他方の電極は、前記第２のワード線と電気的に接続され、
前記第１の書き込みトランジスタは、チャネルに酸化物半導体を有し、
前記第２の書き込みトランジスタは、チャネルに酸化物半導体を有し、
前記第１の読み出しトランジスタは、チャネルにシリコンを有し、
前記第２の読み出しトランジスタは、チャネルにシリコンを有し、
前記第１の読み出しトランジスタ及び前記第２の読み出しトランジスタが設けられた層の上に、前記第１の書き込みトランジスタ及び前記第２の書き込みトランジスタが設けられた層が位置することを特徴とする半導体メモリ装置。 - 請求項１または請求項２において、
前記第１のキャパシタが有する誘電体の誘電率は、前記第１の読み出しトランジスタが有するゲート絶縁物の誘電率より大きいことを特徴とする半導体メモリ装置。
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| JP5890251B2 (ja) * | 2011-06-08 | 2016-03-22 | 株式会社半導体エネルギー研究所 | 通信方法 |
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| US9747962B2 (en) * | 2014-03-14 | 2017-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic component, and electronic device |
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| US10032492B2 (en) | 2016-03-18 | 2018-07-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, driver IC, computer and electronic device |
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| US10552258B2 (en) | 2016-09-16 | 2020-02-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic device, and driving method thereof |
| JP7195068B2 (ja) | 2017-06-26 | 2022-12-23 | 株式会社半導体エネルギー研究所 | 半導体装置、電子機器 |
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| US11355504B2 (en) * | 2018-05-31 | 2022-06-07 | Intel Corporation | Anti-ferroelectric capacitor memory cell |
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| WO2020262248A1 (ja) * | 2019-06-28 | 2020-12-30 | 株式会社ソシオネクスト | 半導体記憶装置 |
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