JP5860119B2 - 半導体装置 - Google Patents
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Description
クセス・メモリ(DRAM)やスタティック・ランダム・アクセス・メモリ(SRAM)
、電子的消去可能プログラマブル・リード・オンリー・メモリ(EEPROM)やフラッ
シュメモリ等である。
。しかしながら、スイッチングに用いるトランジスタはオフ状態であっても、わずかにソ
ースとドレイン間にリーク電流が生じるため、データは比較的短時間(長くても数十秒)
で失われる。そのため、一定周期(一般的には数十ミリ秒)でデータを再書き込み(リフ
レッシュ)する必要がある。
Mのフリップフロップ回路には、通常、CMOSインバータを用いるが、ひとつの記憶セ
ルに6つのトランジスタを用いるため、集積度がDRAMより低くなる。また、電源が供
給されないとデータが失われてしまう。
ャネルとゲートの間に設け、フローティングゲートに電荷を蓄えることにより、データを
保持する。フローティングゲートに蓄えられた電荷は、トランジスタへの電源が途絶えた
後でも保持されるので、これらのメモリは不揮発性メモリと呼ばれる。フラッシュメモリ
に関しては、例えば、特許文献1を参照するとよい。
るメモリを、フローティングゲート型不揮発性メモリ(FGNVM)という。FGNVM
では、多段階(多値)のデータを1つの記憶セルに保存できるので、記憶容量を大きくで
きる。加えて、NAND型フラッシュメモリはコンタクトホールの数を大幅に減らせるた
め、ある程度まで集積度を高めることができる。
高い電圧を必要とし、また、そのせいもあって、ゲート絶縁膜の劣化が避けられず、無制
限に書き込みや消去を繰り返せなかった。加えて、高い電圧が印加される関係で、ある程
度以上の集積度となると隣接する記憶セル間の干渉が生じるため、セルとの間を一定の間
隔に保つ必要があった。
要件すべてを満たすものはなかった。メモリ装置においては、低消費電力がまず求められ
る。消費電力が大きいと、電源を供給するための装置を大きくしなければならず、あるい
は、バッテリでの駆動時間が短くなる。のみならず、半導体素子の発熱により、素子の特
性が劣化し、さらには、回路が破壊される場合もある。また、書き換え回数の制限がない
ことが好ましく、10億回以上の書き換えができることが望まれる。もちろん、集積度の
高いことも必要である。
力の点で難があった。一方、SRAMでは、消費電力の問題はある程度解消できるものの
、1つの記憶セルに6つのトランジスタを有するため集積度を上げられないという別の問
題がある。また、FGNVMにおいては消費電力や集積度の点では問題はなかったが、書
き換え回数が10万回以下であった。
、記憶セルに用いるトランジスタの数を5つ以下とすること、書き換え回数を100万回
以上とすること、という3つの条件を克服することが第一の課題となる。また、電力の供
給がない状態で、データを10時間以上、好ましくは、100時間以上保持することと、
書き換え回数を100万回以上とすること、という2つの条件を克服することが第二の課
題となる。なお、本明細書では、データの保持時間とは、記憶セルに保持された電荷量が
初期の電荷量の90%となる時間と定義する。
ることを課題とする。また、新規の半導体装置、特に、半導体メモリ装置の駆動方法を提
供することを課題とする。さらに、新規の半導体装置、特に、半導体メモリ装置の作製方
法を提供することを課題とする。本発明では上記課題の少なくともひとつを解決する。
ては、本明細書では、いずれか一方をソースと呼んだ場合には、便宜上、他方をドレイン
と呼ぶこととし、特に区別しない。したがって、本明細書においてソースとされているも
のをドレインと読み替えることも可能である。
書き込みトランジスタとし、もう一つのトランジスタ(読み出しトランジスタ)および、
キャパシタで1つの記憶セルを構成する。また、これらに接続する配線として、書き込み
ワード線、書き込みビット線、読み出しワード線、読み出しビット線、バイアス線という
5種類の配線を用意する。
シタの一方の電極に接続する。さらに、書き込みトランジスタのゲートを書き込みワード
線に、書き込みトランジスタのソースを書き込みビット線に、読み出しトランジスタのソ
ースを読み出しビット線に、読み出しトランジスタのドレインをバイアス線に、キャパシ
タの他方の電極を読み出しワード線に接続する。
レインのいずれの電位よりも低い状態)でのソースとドレイン間のリーク電流は、使用時
の温度(例えば、25℃)で1×10−20A以下、好ましくは、1×10−24A以下
、あるいは85℃で1×10−20A以下とする。通常のシリコン半導体では、リーク電
流をそのような低い値とすることは困難であるが、酸化物半導体を好ましい条件で加工し
て得られたトランジスタにおいては達成しうる。このため、書き込みトランジスタとして
、酸化物半導体を用いることが好ましい。もちろん、何らかの方法により、シリコン半導
体やその他の半導体において、リーク電流を上記の値以下にすることができるのであれば
、その使用を妨げるものではない。
電子ボルト以上、好ましくは、3電子ボルト以上3.6電子ボルト未満であるものが望ま
しい。また、電子親和力が4電子ボルト以上、好ましくは、4電子ボルト以上4.9電子
ボルト未満であるものが望ましい。このような材料において、さらに、キャリア濃度が1
×1014cm−3未満、好ましくは、1×1011cm−3未満であるものが望ましい
。
の制限はないが、読み出しの速度を高くするために、高速で動作するものが望ましい。ス
イッチングスピードが10nsec以下であることが好ましい。また、書き込みトランジ
スタ、読み出しトランジスタともゲートリーク電流(ゲートとソースあるいはゲートとド
レイン間のリーク電流)が極めて低いことが求められ、また、キャパシタも内部リーク電
流(電極間のリーク電流)が低いことが求められる。いずれのリーク電流も、使用時の温
度(例えば、25℃)で1×10−20A以下、好ましくは、1×10−24A以下であ
ることが望ましい。
じて変化するが、(キャパシタの容量)/(読み出しトランジスタのゲート容量+キャパ
シタの容量)に比例するので、キャパシタの容量が読み出しトランジスタのゲート容量よ
りも大きいと、読み出しワード線の電圧をそれほど変動させなくとも、読み出しトランジ
スタのゲートに適切な電圧を印加できる。逆に、キャパシタの容量がゲート容量よりも小
さいと、同様な電圧を読み出しトランジスタのゲートに印加するためには、読み出しワー
ド線の電圧を大きく変動させなければならない。
2倍以上とするとよい。また、半導体メモリ装置の動作を高速におこなう目的では、キャ
パシタの容量は10fF以下とすることが望ましい。
ード線はマトリクスを構成するが、マトリクス駆動をおこなうためには、書き込みワード
線と書き込みビット線は直交し、読み出しビット線とバイアス線は平行であることが望ま
しい。また、書き込みワード線と読み出しワード線は平行であることが望ましい。
記憶セルについて説明する。図1(A)では、書き込みトランジスタTr1(n,m)と
読み出しトランジスタTr2(n,m)とキャパシタC(n,m)からなる記憶セルが示
されている。ここで、書き込みトランジスタTr1(n,m)のドレインは読み出しトラ
ンジスタTr2(n,m)のゲートおよびキャパシタC(n,m)の一方の電極に接続さ
れている。
き込みトランジスタTr1(n,m)のソースは書き込みビット線Rmに、読み出しトラ
ンジスタTr2(n,m)のソースは読み出しビット線Omに、読み出しトランジスタT
r2(n,m)のドレインはバイアス線Smに、キャパシタC(n,m)の他方の電極は
読み出しワード線Pnに、それぞれ接続されている。
き込みビット線Rm、読み出しビット線Om、バイアス線Smは平行である。そして、書
き込みワード線Qnと読み出しワード線Pnは、書き込みビット線Rm、読み出しビット
線Om、バイアス線Smと直交する。
に、1行あたり2本、1列あたり3本の配線が必要であるので、N行M列のマトリクスで
は(2N+3M)本の配線が必要である。
を与えて、書き込みトランジスタTr1(n,m)をオン状態とする。その際の書き込み
ビット線Rmの電位により、書き込みトランジスタTr1(n,m)のドレイン側に電荷
が注入される。この際の電荷の注入量は、書き込みビット線Rmの電位、読み出しトラン
ジスタTr2(n,m)のゲート容量、キャパシタC(n,m)の容量等によって決定さ
れるため、同じ条件でおこなえば、ほぼ同じ結果となり、ばらつきが少ない。このように
して、データが書き込まれる。
スタTr1(n,m)をオフ状態とする。オフ状態での書き込みトランジスタTr1(n
,m)のソースドレイン間を流れる電流を1×10−20A以下とすることにより、相当
の長時間にわたり、書き込みトランジスタTr1(n,m)のドレイン側の電荷はそのま
ま保持される。
2(n,m)がどのような状態となるかをモニタする。例えば、データとして、書き込み
トランジスタTr1(n,m)のドレイン側に電荷がないか、正の電荷があるかという2
つの状態を考える。
に保ち、読み出しワード線Pnに、読み出しトランジスタTr2(n,m)のしきい値以
下の適切な電位を与えるものとする。
以下であるので、読み出しトランジスタTr2(n,m)はオフ状態であるため、ソース
とドレイン間の抵抗は極めて大きい。このため、読み出しビット線Omの電位は、バイア
ス線Smの電位とは大きく異なる。しかし、書き込みトランジスタTr1(n,m)のド
レイン側に正の電荷があれば、読み出しワード線Pnの電位がしきい値に達していなくて
も読み出しトランジスタTr2(n,m)はオン状態となることがあり、読み出しビット
線Omの電位がバイアス線Smの電位と同じもしくは非常に近いものとなることがある。
このようにして、どのようなデータが保持されているかを知ることができる。
(A)は、読み出し時の回路を等価的に書いたものである。書き込み時に、書き込みビッ
ト線Rmの電位を変化させることにより、電荷Qを4段階の値(Q0、Q1、Q2、Q3
、Q0<Q1<Q2<Q3)とする。読み出し時には、書き込みトランジスタTr1(n
,m)は、絶縁体とみなせるので、書き込みワード線Qn、書き込みビット線Rmととも
に図面からは削除してある。
。読み出しビット線Omの電位を0、バイアス線Smの電位をVSH(>0)とし、読み
出しワード線Pnの電位を変化させると、読み出しトランジスタTr2(n,m)を流れ
る電流量が変化する。その様子を図4(B)に示す。
電流が流れ、オン状態となる。例えば、Vg=VP1とすればオン状態となる。これをオ
フ状態とするには、Vgを十分大きな負の値(例えば、VPL)とする必要がある。電荷
量が2番目の場合(Q=Q2)は、左から二番目の曲線となる。このとき、Vg=VP1
ではオフ状態である。しかし、Vg=VP2ではオン状態となる。電荷量が3番目の場合
(Q=Q1)は、Vg=VP2ではオフ状態であるが、Vg=VP3ではオン状態となる
。Q=Q0であれば、Vg=VP3でもオフ状態である。
電荷量を知ることができる。最初、Vg=VPLとしておく。この場合、保持されている
電荷量にかかわらずオフ状態である。次に、Vg=VP1とすると、保持されている電荷
量がQ3の場合にのみオン状態となる。この段階でトランジスタがオン状態となった場合
は、保持されていた電荷量はQ3であったと判断できる。
となる。この段階ではじめてトランジスタがオン状態となった場合は、保持されていた電
荷量はQ2であったと判断できる。
のみオン状態となる。この段階ではじめてトランジスタがオン状態となった場合は、保持
されていた電荷量はQ1であったと判断できる。また、この段階でもオン状態とならなか
った場合には、電荷量はQ0であったと判断できる。このようにして4段階のデータ(2
ビット)を書き込み・読み出しできる。もちろん、同様にして、さらに多くのデータ、例
えば、8段階のデータ(3ビット)、16段階のデータ(4ビット)を書き込み・読み出
しできる。
記憶するには、保持される電荷量のばらつきが小さいことが必要である。電荷量のばらつ
きが大きいと、図4(B)のVPL、VP1、VP2、VP3の間隔を大きくすることが
必要となるためである。本発明の第1に示したマトリクス状の半導体メモリ装置は、保持
される電荷量のばらつきが小さいため、この目的に適している。
で代用するものである。図5(A)に、上記の構造を有する記憶セルを図示する。ここで
は、第n行第m列の記憶セルを例にして説明する。図5(A)では、書き込みトランジス
タTr1(n,m)と読み出しトランジスタTr2(n,m)とキャパシタC(n,m)
からなる記憶セルが示されており、書き込みトランジスタTr1(n,m)のドレインは
読み出しトランジスタTr2(n,m)のゲートおよびキャパシタC(n,m)の一方の
電極に接続されている。
き込みトランジスタTr1(n,m)のソースは書き込みビット線Rmに、読み出しトラ
ンジスタTr2(n,m)のソースも書き込みビット線Rmに、読み出しトランジスタT
r2(n,m)のドレインはバイアス線Smに、キャパシタC(n,m)の他方の電極は
読み出しワード線Pnに、それぞれ接続されている。
に、1行あたり2本、1列あたり2本の配線が必要であるので、N行M列のマトリクスで
は(2N+2M)本の配線が必要である。このように、本発明の第1の読み出しビット線
を書き込みビット線で代用することにより、本発明の第1よりも配線数を減らすことがで
きる。
とを共用するものである。図14(A)に、上記の構造を有する記憶セルを図示する。こ
こでは、第n行第(2m−1)列の記憶セルおよび第n行第2m列の記憶セルを例にして
説明する。図14(A)では、書き込みトランジスタTr1(n,2m−1)と読み出し
トランジスタTr2(n,2m−1)とキャパシタC(n,2m−1)からなる記憶セル
と、それに隣接する書き込みトランジスタTr1(n,2m)と読み出しトランジスタT
r2(n,2m)とキャパシタC(n,2m)からなる記憶セルが示されている。
(n,2m−1)のゲートおよびキャパシタC(n,2m−1)の一方の電極に接続され
、同様に、書き込みトランジスタTr1(n,2m)のドレインは読み出しトランジスタ
Tr2(n,2m)のゲートおよびキャパシタC(n,2m)の一方の電極に接続されて
いる。
スタTr1(n,2m)のゲートは書き込みワード線Qnに、書き込みトランジスタTr
1(n,2m−1)のソースと読み出しトランジスタTr2(n,2m−1)のソースは
書き込みビット線R2m−1に、書き込みトランジスタTr1(n,2m)のソースと読
み出しトランジスタTr2(n,2m)のソースは書き込みビット線R2mに、読み出し
トランジスタTr2(n,2m−1)のドレインと読み出しトランジスタTr2(n,2
m)のドレインはバイアス線Smに、キャパシタC(n,2m−1)およびキャパシタC
(n,2m)の他方の電極は読み出しワード線Pnに、それぞれ接続されている。すなわ
ち、第n行第(2m−1)列の記憶セルと第n行第2m列の記憶セルはバイアス線Smを
共有している。
ように、1行あたり2本、2列あたり3本の配線が必要であるので、N行2M列のマトリ
クスでは(2N+3M)本の配線が必要である。同じ規模のマトリクスであれば、本発明
の第1では、(2N+6M)本の配線が必要であり、本発明の第2では、(2N+4M)
本の配線が必要である。このように、本発明の第2のバイアス線を隣接する列のバイアス
線と共用することにより、本発明の第2よりも、さらに配線数を減らすことができる。
開示している。また、上記3つの構成やその他の本明細書に開示された解決手段に、当業
者にとって自明な変更を加えても課題を解決できる。したがって、課題解決手段は上記の
3つの構成に限られるものではない。
書き換え回数に関しては、上記の構成においては、書き込み動作がいずれも通常のトラン
ジスタのオンオフによりなされるため、絶縁膜の劣化は起こりえない。従って、上記の構
成では、書き込み回数を大きくすることが出来る。条件の最適化により、10億回の書き
換えにおいても、トランジスタの主要な特性(しきい値電圧、オン電流、S値等)に測定
誤差範囲あるいは1%未満の変動しか観測されない。
う読み出しトランジスタのしきい値の変動の様子を比較した図である。FGNVMのメモ
リセルにおいては、書き換え回数が千回を超えると、書き込むデータが、”0”(すなわ
ち、フローティングゲートには電子が注入されない場合)であっても、”1”(すなわち
、フローティングゲートに電子が注入される場合)であっても、明確に変化し始め、1万
回では、しきい値の差が、3ボルト以下となる。これに対し、本発明の第1のメモリセル
では、10億回の書き換えにおいても、当初から目立った変化が認められない。
うトランジスタの導電性(コンダクタンス)の変動の様子を比較した図である。FGNV
Mのメモリセルにおいては、書き換え回数が百回を超えると、導電性は顕著に低下し始め
る。1万回では、当初の20%以下となる。このことは、トランジスタのオン抵抗が高ま
ることを意味する。すなわち、書き換え回数が増大するにしたがって、メモリセルの応答
速度が低下する。これに対し、本発明の第1のメモリセルでは、10億回の書き換えにお
いても、当初から目立った変化が認められない。このように、本発明の半導体メモリ装置
は実質的に書き換え回数の制限がない。
スタのソースとドレイン間のオフ状態でのリーク電流やゲートリーク電流、キャパシタの
内部リーク電流を上記の条件とすることにより、電荷を10時間以上、好ましくは100
時間以上保持できる。さらには、条件を最適化することにより、1ヶ月以上、あるいは1
年以上保持できる。
よいが、その間隔は、上記の電荷の保持できる期間によって定められる。上記のように長
期間、電荷が保持されることにより、リフレッシュの間隔は、例えば、1ヶ月に1度ある
いは1年に1度となる。従来のDRAMで必要であった頻繁なリフレッシュは不要である
ので、より消費電力の少ない半導体メモリ装置となる。
要であったが、本発明の半導体メモリ装置では、データを読み出す操作により、データが
消えることがないため、そのような操作は不要である。従来、このような特徴はSRAM
でのみ実現できるものであったが、本発明の半導体メモリ装置は、一つの記憶セルに用い
られるトランジスタは従来のSRAMより少なく、5つ以下、典型的には2つである。し
かも、トランジスタのうちひとつを薄膜状の酸化物半導体を用いて形成すれば、従来のシ
リコン半導体の上に積層して形成できるため集積度を向上できる。
くすることが出来る。例えば、DRAMにおいては、記憶セルの容量は配線容量と同程度
以上でないと動作に支障をきたすため、30fFの容量は必要とされた。しかしながら、
容量は面積に比例するため、集積度を上げてゆくと1つの記憶セルの面積が小さくなり、
必要な容量を確保できなくなる。そのため、DRAMでは特殊な形状や材料を用いて大き
な容量を得る必要があった。
相対比で定めることができる。すなわち、集積度が高くなっても、同時に読み出しトラン
ジスタのゲート容量が小さくなるので、キャパシタに必要とされる容量も同じ比率で低下
する。したがって、集積度が高くなっても、基本的に同じ構造のキャパシタを用いること
ができる。
な高い電圧を必要としない。FGNVMのうち、いわゆるフラッシュメモリ(特にNAN
D)は集積度の点でSRAMやDRAMより有利であるが、1つでもデータの書き換えを
おこなうには、高い電圧を用いて一定の領域を一括して消去する必要があった。その点、
本発明の半導体メモリ装置では行ごとの書き込み(書き換え)であるので、必要最小限の
操作で完了する。
非平衡状態でなされるため、電荷量のばらつきが大きかった。フローティングゲートで保
持される電荷量によって、複数段階のデータを記憶することもできるが、電荷量のばらつ
きを考慮すると、4段階(2ビット)程度が一般的であった。より高ビットのデータを記
憶するためには、より高い電圧を用いる必要があった。
さく、例えば、電荷の注入による読み出しトランジスタのしきい値のばらつきを0.5ボ
ルト以下にできる。このため、より狭い電圧範囲において、より多段階のデータを1つの
記憶セルに保持でき、結果的に、その書き込みや読み出しの電圧も低くできる。例えば、
4ビット(16段階)のデータの書き込みや読み出しに際して、使用する電圧を10ボル
ト以下とできる。
信号もれのような現象は、FGNVMよりも生じにくい。
の温度で59mV/dec以上70mV/dec以下、好ましくは、59mV/dec以
上63mV/dec以下とするとよい。かくすることにより、必然的に半導体メモリ装置
全体のしきい値のばらつきを低減できる。特に書き込みトランジスタにおいて、上記の範
囲のS値を有すると、データの書き込みの際の電荷量のばらつきが狭まる。また、読み出
しトランジスタにおいて、上記の範囲のS値を有すると、読み出しの際に読み出しワード
線に印加する電位を細分化できる。これらのことは、いずれも半導体メモリ装置で多値の
データを扱う上で有効である。
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態
の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同
様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能
を有する部分の詳細な説明は省略する。
は一定の値となるように書かれているが、本発明の趣旨からすれば、必ずしも、パルスが
完全に同期したタイミングや一定の幅や高さである必要はないことは容易に理解されよう
。
本実施の形態では、図1(A)および(B)に示す半導体メモリ回路の動作について説明
する。ここでは、書き込みトランジスタTr1および読み出しトランジスタTr2は、と
もにn型であるものとする。まず、書き込み方法について、図2を用いて説明する。書き
込み時においては、読み出しビット線(・・、Om−1、Om、Om+1、・・)、バイ
アス線(・・、Sm−1、Sm、Sm+1、・・)、読み出しワード線(・・、Pn−1
、Pn、Pn+1、・・)は一定の電位に保たれる。配線の種類ごとにそれぞれの電位は
異なってもよいが、ここですべての電位を0ボルトとする。
を印加して、書き込みトランジスタのオンオフをおこなう。その際、パルスが印加されな
い場合の書き込みワード線の電位をVQLとし、印加されるパルスの電位をVQHとする
。図2(A)に示すように、それぞれの行に順次、パルスを印加することにより、行ごと
に書き込みトランジスタのオンオフをおこなう。パルスの持続時間は書き込みトランジス
タの特性を考慮して決定すればよい。
パルスが印加される時間の一部がQnにパルスが印加される時間と重なってもよい。また
、VQLは、書き込みトランジスタTr1のしきい値以下であることが必要であり、例え
ば−2ボルトとすることができる。また、VQHは書き込みトランジスタTr1のしきい
値以上であることが必要であり、例えば+2ボルトとすることができる。
を印加する。書き込みビット線に印加される信号は複数のパルスからなり、その高さは、
さまざまとすることができる。ここでは、VRL、VRL+α、VRL+2α、VRL+
3α(α>0)という4段階とする。これらのパルスは書き込みワード線のパルスと完全
に同期するのではなく、書き込みワード線のパルスが開始して、一定の時間(τ1)をお
いた後、開始することが好ましい。また、書き込みワード線のパルスが終了した後、一定
の時間(τ2)をおいた後、終了することが好ましい。ここで、τ1<τ2あるいはτ1
>τ2としてもよいが、回路設計上、τ1=τ2となるように設定することが好ましい。
ド線Qnの電位がVQHとなったため、書き込みトランジスタTr1(n,m)がオン状
態となっている。そのため、書き込みトランジスタTr1(n,m)のドレイン(すなわ
ち、読み出しトランジスタTr2(n,m)のゲート)の電位は、そのときの書き込みビ
ット線Rmの電位、VRL+3αと同じ、あるいはそれに近い電位となる。
ランジスタTr1のドレイン側に生じる電荷量が決定される。ここで、電位VRL、VR
L+α、VRL+2α、VRL+3αに対応する電荷量を、それぞれ、Q0、Q1,Q2
,Q3とすると、各記憶セルの電荷量は、表1のようになる。
相当するものとする。これらの電荷は相当の長時間(10時間以上)にわたって保持され
うる。
すように、読み出し時には、書き込みワード線(・・、Qn−1、Qn、Qn+1、・・
)および書き込みビット線(・・、Rm−1、Rm、Rm+1、・・)には、それぞれ一
定の電位を与える。書き込みワード線には、書き込みトランジスタのしきい値以下の電位
を与える必要がある。ここでは、書き込みワード線の電位はVQL、書き込みビット線の
電位はVRLに保持するが、それ以外の電位としてもよい。
する。VSHとしては、例えば+1ボルトとすることができる。さらに、読み出しビット
線(・・、Om−1、Om、Om+1、・・)の先には適切な大きさの負荷(抵抗)を接
続し、負荷の先端の電位は一定の値(ここでは0V)に保つものとする。
図3(A)に示すように、読み出しワード線(・・、Pn−1、Pn、Pn+1、・・)
に順次、パルスを印加する。パルスの高さは、最初、VP1とし、これをすべての行に印
加した後、次は、高さVP2のパルスを順次、読み出しワード線に印加する。最後に、高
さVP3のパルスを順次、読み出しワード線に印加する。これで読み出しは終了する。こ
こで、VPL、VP1、VP2、VP3は、図4(B)で説明した、VPL、VP1、V
P2、VP3に相当するものとする。
る。例えば、図4(B)で説明したように、もっとも低い高さVP1のパルスでオン状態
となるのは、電荷量がQ3であるセルの読み出しトランジスタTr2であるので、読み出
しビット線(・・、Om−1、Om、Om+1、・・)の電位を観測していれば、電荷量
がQ3であるセルを特定できる。オン状態となれば、読み出しビット線の電位はバイアス
線の電位に近づくからである。
線Om+1の電位が上昇(パルスが発生)し、また、読み出しワード線Pnにパルスが印
加された際に、読み出しビット線Omの電位が上昇する。このことから、第(n−1)行
第(m+1)列および第n行第m列の記憶セルの電荷量がQ3であると特定できる。
Q2の記憶セルの読み出しトランジスタがオン状態となるので、同様にして、どのセルの
電荷量がQ3あるいはQ2であるかを知ることができる。同じく、読み出しワード線に高
さVP3のパルスを印加した場合にも、それぞれの電荷量に応じて、読み出しビット線の
電位が変動する。
、記憶セルに書き込まれていたデータを知ることができる。例えば、図3(A)によれば
、第n行第m列の記憶セルは、一連の読み出しにおいて、3回パルスを発生させている。
これは、保持されていた電荷がQ3であったために、読み出しワード線Pnに印加される
すべてのパルスに応答して、オン状態となり、読み出しビット線Omの電位がバイアス線
Smの電位に近い値となったためである。
れはこの記憶セルの電荷量がQ0と最も少なかったため、もっとも高いVP3のパルスで
もオン状態とならなかったからである。このようにして、各記憶セルが発したパルスを集
計すると表2のようになる。以上のようにして、各記憶セルに記憶されていたデータを読
み出すことができる。以上の例では、行ごとに順次、データを読み出す例を示したが、同
じような方法で、特定の記憶セルのデータのみを読み出すこともできる。
本実施の形態では、図5(A)および(B)に示す半導体メモリ回路の動作について説明
する。ここでは、書き込みトランジスタTr1および読み出しトランジスタTr2は、と
もにn型であるものとする。本実施の形態は、実施の形態1の読み出しビット線を書き込
みビット線で代用したものである。先に説明した通り、このような構造とすることにより
、半導体メモリ装置の配線を実施の形態1の場合よりも削減できる。
Sm+1、・・)、読み出しワード線(・・、Pn−1、Pn、Pn+1、・・)は一定
の電位に保たれる。配線の種類ごとにそれぞれの電位は異なってもよいが、ここではすべ
ての電位を0ボルトとする。
、・・)に順次パルスを印加して、書き込みトランジスタのオンオフをおこなう。同時に
書き込みビット線(・・、Rm−1、Rm、Rm+1、・・)に信号を印加することによ
り、記憶セルにデータを書き込む。各記憶セルに保持された電荷量は、実施の形態1と同
様に表1のようになる。
行ごとに順次、データを読み出す例を示すが、同じような方法で、特定の記憶セルのデー
タのみを読み出すこともできる。図6(B)に示すように、読み出し時には、書き込みワ
ード線(・・、Qn−1、Qn、Qn+1、・・)には一定の電位を与える。書き込みワ
ード線には、書き込みトランジスタのしきい値以下の電位を与える必要がある。ここでは
、書き込みワード線の電位はVQLに保持するが、それ以外の電位としてもよい。
する。VSHとしては、例えば、+1ボルトとすることができる。さらに、書き込みビッ
ト線(・・、Rm−1、Rm、Rm+1、・・)の先には適切な大きさの負荷(抵抗)を
接続し、負荷の先端の電位は一定の値(ここでは0V)に保つものとする。
加時以外、VPLに保たれている。そして、図6(A)に示すように、読み出しワード線
(・・、Pn−1、Pn、Pn+1、・・)に順次、パルスを印加する。パルスの高さは
、最初、VP1とし、これをすべての行に印加した後、次は、高さVP2のパルスを順次
、読み出しワード線に印加する。最後に、高さVP3のパルスを順次、読み出しワード線
に印加する。これで読み出しは終了する。ここで、VPL、VP1、VP2、VP3は、
図4(B)で説明した、VPL、VP1、VP2、VP3に相当するものとする。
スに応じた読み出しトランジスタTr2の状態(オン状態あるいはオフ状態)を知ること
ができる。詳細は実施の形態1と同じであるので省略する。
本実施の形態では、実施の形態2で説明した半導体メモリ装置の形状や作製方法について
説明する。本実施の形態では、書き込みトランジスタTr1は、亜鉛とインジウムを含有
する酸化物半導体を用い、読み出しトランジスタTr2としては、単結晶シリコン半導体
を用いる。そのため、書き込みトランジスタTr1は読み出しトランジスタTr2の上に
積層して設けられる。
型トランジスタを読み出しトランジスタTr2とし、その上に、酸化物半導体を半導体層
として用いたトランジスタを形成して、これを書き込みトランジスタTr1とする。なお
、本実施の形態は単結晶シリコン基板上に半導体メモリ装置を形成する例について説明す
るが、それ以外の半導体基板や絶縁体基板上に設けることも可能である。
単結晶シリコン基板上に設けられた主要な配線・電極等を示す。基板上に素子分離領域1
02を形成する。また、素子分離領域102以外の部分には、導電性の材料やドーピング
されたシリコン等を用いた配線を形成し、その一部は、読み出しトランジスタTr2のソ
ース106a、ドレイン106bとなる。ドレイン106bから続く配線はバイアス線と
なる。ソース106a、ドレイン106bは読み出しトランジスタTr2のゲート電極1
04で分離されている。ソース106aには書き込みビット線109bが接続する。
中心とした主要な配線や電極等を示す。島状の酸化物半導体領域110と書き込みワード
線112a、読み出しワード線112bを形成する。書き込みワード線112aの一部は
酸化物半導体領域110と重なって、書き込みトランジスタTr1のゲート電極となる。
また、酸化物半導体領域110は、下層のゲート電極104と接続する。読み出しワード
線112bは、ゲート電極104との重なりの部分において、キャパシタを形成する。
する材料が好ましい。そのような材料としては、その仕事関数Wが酸化物半導体の電子親
和力φ(酸化物半導体の伝導帯の下限と真空準位の間のエネルギー差)とほぼ同じか小さ
い材料が挙げられる。すなわち、W<φ+0.3[電子ボルト]の関係を満たせばよい。
例えば、チタン、モリブデン、窒化チタン等である。
なりが分かるように、意図的に少しずらして重ねてある。なお、図7(A)乃至(C)の
点A、B、Cは同じ位置を示すものである。このような素子のデザインルールは、実施者
が適宜、選択できるが、集積度を高める点では、各トランジスタのチャネル幅を10nm
以上0.4μm以下、チャネル長を10nm以上0.4μm以下とするとよい。
なわち、キャパシタ)における読み出しワード線112bの幅を書き込みトランジスタの
書き込みワード線の幅とほぼ同じとしたが、0.5倍以上1.5倍以下とすることが好ま
しい。
7の点A、点B、点Cを結ぶ断面である。まず、公知の半導体製造技術を用いて、図8(
A)に示すように、単結晶シリコン基板101上に素子分離領域102,ドーピングされ
たシリコン領域(不純物領域)を有するソース106a、ドレイン106b、ゲート絶縁
膜103、ゲート電極104を形成する。図8(A)では、ゲート電極104が2カ所表
示されているが、図7から明らかなように、これらは、ひと続きのものである。
縁膜103の厚さはリーク電流を抑制するために厚さ10nm以上であることが好ましい
。また、ゲート容量を、その後に形成するキャパシタの容量よりも小さくする目的で、ゲ
ート絶縁膜103の材料として酸化珪素等の比較的、誘電率の低い材料を用いることが好
ましい。
、105bを設けて導電性を高めてもよい。本明細書では、このようにして設けられたシ
リサイド領域も含めて、ソース106a、ドレイン106bと呼ぶ。また、上述のように
、ドレイン106bはバイアス線の一部となる。
トランジスタのチャネルにひずみを与えるためのストレスライナーを含んでもよい。そし
て、化学的機械的研磨(CMP)法により、層間絶縁物107を平坦化する。そして、層
間絶縁物107に、図8(B)に示すように、シリサイド領域105aに達する溝状の開
口部108を形成する。溝状の開口部108の深さはゲート電極104の高さの2倍以上
4倍以下とするとよい。なお、溝状の開口部108は図7の書き込みビット線109bを
形成するためのものである。
、溝状の開口部108が完全に埋まる状態となるような厚さおよび成膜方法を採用する。
導電性材料としては、ゲート電極104と同様に、後に形成する酸化物半導体膜とオーミ
ック接触を形成する材料が好ましい。
このとき、図8(D)に示すように、導電性材料の膜109のうち層間絶縁物107上に
あるものは残らずエッチングされ、溝状の開口部108の内部には残るようにする。溝状
の開口部108に残った導電性材料の膜109aの表面の最下部は、ゲート電極104の
最上部より高くなるようにする。溝状の開口部108の深さが、ゲート電極104の高さ
の2倍未満であると、上記のエッチングの工程において、溝状の開口部108の内部に残
る導電性材料の膜109aがゲート電極よりも低くなってしまうことがある。このような
状態は、その後のプロセスにおいて好ましくない。
で平坦化しつつエッチングし、図9(A)に示すように、ほぼ同じ高さの導電性の表面を
有するゲート電極104、書き込みビット線109bを形成する。その後、層間絶縁物1
07の表面付近に含まれる水素を低減させるために、アルゴンプラズマによる表面処理を
おこなう。層間絶縁物107の水素濃度が低ければ、その処理は必要ない。
体膜の作製方法はスパッタ法以外でもよい。酸化物半導体は亜鉛とインジウムを含むこと
が好ましい。半導体メモリ装置の信頼性を高めるためには、酸化物半導体膜中の水素濃度
は、1×1018cm−3未満、好ましくは1×1016cm−3未満とするとよい。
特性を改善するため酸化物半導体領域110に熱処理を施してもよい。かくして、ゲート
電極104と酸化物半導体領域110および書き込みビット線109bと酸化物半導体領
域110が接触する。
形成する。リーク電流を減らす目的から、ゲート絶縁膜111の厚さは10nm以上が好
ましく、また、ゲート絶縁膜中の水素濃度は、1×10−19cm−3以下が好ましい。
窒化アルミニウム等を用いるとよい。ゲート絶縁膜111は、ゲート電極104と読み出
しワード線112bとの間で形成されるキャパシタの誘電体でもあり、キャパシタの容量
を読み出しトランジスタのゲート容量よりも大きくするために、比誘電率が10以上の材
料を用いることが好ましい。ゲート絶縁膜形成後にも酸化物半導体領域110の特性を改
善するため熱処理をしてもよい。
しワード線112bを形成する。書き込みワード線112aの一部は酸化物半導体を用い
たトランジスタのゲート電極となる。書き込みワード線112aと読み出しワード線11
2bの材料としては、その仕事関数が酸化物半導体の電子親和力より0.5電子ボルト以
上高い材料が好ましい。例えば、タングステン、金、白金、p型シリコン等である。
縁物113を形成する。かくして、図9(D)に示されるように、書き込みトランジスタ
114、キャパシタ115、読み出しトランジスタ116を有する半導体メモリ装置の記
憶セルが作製される。
るキャパシタが形成される。このキャパシタの容量はゲート電極104と読み出しワード
線112bの重なりで定義されるが、その面積は100nm2以上0.01μm2以下と
することが好ましい。
タ116のチャネル幅とチャネル長で定義される面積Sの2倍以下、好ましくは、面積S
の1/10以上かつ面積Sの1倍以下とすることが好ましい。
本実施の形態では、実施の形態3とは異なる作製方法について説明する。図10に本実施
の形態の半導体メモリ装置の記憶セルのレイアウト例を示す。基本構造は、図7と同じで
ある。図10(A)は単結晶シリコン基板上に設けられた主要な配線・電極等を示す。基
板上に素子分離領域202が形成される。また、素子分離領域202以外の部分には、導
電性の材料やドーピングされたシリコンによる領域を形成し、その一部は、読み出しトラ
ンジスタTr2のソース206a、ドレイン206bとなる。
で分離されている。ソース206aには書き込みビット線209bが接続する。また、ド
レイン206bにはバイアス線209cが接続する。書き込みビット線209bおよびバ
イアス線209cは層間絶縁物中に形成された溝の中に埋め込まれた状態である。
タを中心とした主要な配線や電極等を示す。島状の酸化物半導体領域210と書き込みワ
ード線212a、読み出しワード線212bを形成する。書き込みワード線212aの一
部は酸化物半導体領域210と重なって、書き込みトランジスタTr1のゲート電極とな
る。また、酸化物半導体領域210は、下層のゲート電極209aと接続する。読み出し
ワード線212bは、ゲート電極209aとの重なりの部分において、キャパシタを形成
する。
、重なりが分かるように、意図的に少しずらして重ねてある。なお、図10(A)乃至(
C)の点A、B、Cは同じ位置を示すものである。
は図10の点A、点B、点Cを結ぶ断面である。まず、公知の半導体製造技術を用いて、
図11(A)に示すように、単結晶シリコン基板201上に素子分離領域202,ドーピ
ングされたシリコン領域(不純物領域)を有するソース206a、ドレイン206b、ゲ
ート絶縁膜203、ダミーゲート204を形成する。ソース206a、ドレイン206b
はその上にシリサイド領域205a、205bを設けて導電性を高めてもよい。ダミーゲ
ート204の側面には、サイドウォールを設けてもよい。ダミーゲート204としては、
多結晶シリコンを用いるとよい。
層でも多層でもよく、また、トランジスタのチャネルにひずみを与えるためのストレスラ
イナーを含んでもよい。最上層の膜は、スピンコーティング法によって平坦な膜とすると
、その後の工程で有利である。ここでは、層間絶縁物207として、スピンコーティング
法により得られる単層の平坦な酸化シリコン膜を用いる。
204の上面が現れた時点でドライエッチングをやめ、以後は、CMP法により、平坦化
とエッチングをおこなう。図11(C)に示すように、一定の程度まで、ダミーゲート2
04をエッチングする。CMP法による平坦化を停止する目安としては、ダミーゲート2
04のもっともエッチングされた部分の高さが、当初の1/2以上2/3以下となった時
点とするとよい。
サイド領域205a、205bに到達するような溝状の開口部208a、208bを形成
する。溝状の開口部208aと溝状の開口部208bは、平行に設けるとよい。
部208cを形成する。エッチングには、ダミーゲート204の材料として多結晶シリコ
ンを使用している場合には、2乃至40%、好ましくは、20乃至25%のTMAH(水
酸化テトラメチルアンモニウム)を用いればよい。
に、溝状の開口部208a、208bおよび開口部208cが完全に埋まる状態となるよ
うな厚さおよび成膜方法を採用するとよい。導電性材料としては、実施の形態3で、導電
性材料の膜109で示したものを用いればよい。
間絶縁物207が露出した時点で停止するとよい。かくして、図12(C)に示すように
、ゲート電極209a、書き込みビット線209b、バイアス線209cが形成される。
ングして島状の酸化物半導体領域210を形成する。さらに、ゲート絶縁膜211をスパ
ッタ法等の公知の成膜方法で形成する。その後、図12(D)に示すように、導電性材料
により書き込みワード線212aと読み出しワード線212bを形成する。
る。書き込みワード線212aと読み出しワード線212bの材料は、実施の形態3の書
き込みワード線112aと読み出しワード線112bの材料を用いればよい。以上で、半
導体メモリ装置の基本的な素子構造が完成する。
ド領域を用いたが、本実施の形態では、より導電性の高い材料でバイアス線を形成できる
ので、半導体メモリ装置の高速駆動に関して有利である。
実施の形態2で示した半導体メモリ装置は、実施の形態1で示した半導体メモリ装置の読
み出しビット線を書き込みビット線で代用したものである。しかしながら、この構成では
、以下の理由により、書き込み時に消費電力が多くなるという問題がある。以下では、読
み出しトランジスタがNチャネル型であるとして説明する。
ンジスタTr2(n,m)がオン状態となることがある。このトランジスタのドレインは
バイアス線Smに、ソースは書き込みビット線Rmに接続されている。書き込み時にはバ
イアス線Smは一定の電位に保たれている。実施の形態2においては、一例として、0ボ
ルトとした。
が変動し、VRL+x[ボルト]と表現できる。VRL+xは正の値となることがあり、
書き込み時には、書き込みトランジスタTr1(n,m)がオン状態であるので、読み出
しビット線の電位はすなわち、読み出しトランジスタTr2(n,m)のゲートの電位で
ある。
差は読み出しトランジスタTr2(n,m)のしきい値以上となることもある。すなわち
、読み出しトランジスタTr2(n,m)がオン状態となる。この結果、図13(A)に
示すように、書き込み時には、読み出しトランジスタTr2(n,m)のソースとドレイ
ンの間に電流が流れることとなる。
大電位と同じあるいはそれ以上になるようにすればよい。かくすると、書き込み時(すな
わち、書き込みトランジスタTr1(n,m)がオン状態であるとき)には、書き込みビ
ット線Rmの電位がいかに変動しても、読み出しトランジスタTr2(n,m)のゲート
の電位は、ソースやドレインの電位と同じかそれ以下である。すなわち、読み出しトラン
ジスタTr2(n,m)は常にオフ状態となる。この結果、図13(B)に示すように、
読み出しトランジスタTr2(n,m)のソースとドレインの間に電流が流れない。
保持には利用できないので、キャパシタC(n,m)の容量C1を読み出しトランジスタ
Tr2(n,m)のゲート容量と同じか、好ましくは2倍以上としておくことが望まれる
。読み出し時には、読み出しトランジスタTr2(n,m)のゲート容量が直列に現れる
ため、読み出しトランジスタTr2(n,m)のゲートの電位が、書き込み時に比較して
低下する。その程度は、C1/(C1+C2)に比例する。したがって、C1がC2より
も十分に大きいと、電位の低下は少なくて済む。
線で共用する方式の半導体メモリ装置で有効である。例えば、図5に示されるような、各
列にバイアス線が設けられている場合には、書き込みビット線の電位と同じ電位を、バイ
アス線に与えることにより、読み出しトランジスタTr2のソースとドレイン間の電流を
防止することもできるが、図14のように、バイアス線を共用する場合には、バイアス線
の電位を書き込みビット線の電位と同じとすることはできないからである。
スタのドレイン側の電荷量にかかわらず、読み出しトランジスタがオフ状態となるように
低く保持することにより、書き込みビット線の電位の如何に関わらず、読み出しトランジ
スタをオフ状態とすることができる。
102 素子分離領域
103 ゲート絶縁膜
104 ゲート電極
105a シリサイド領域
105b シリサイド領域
106a ソース
106b ドレイン
107 層間絶縁物
108 溝状の開口部
109 導電性材料の膜
109a 導電性材料の膜
109b 書き込みビット線
110 酸化物半導体領域
111 ゲート絶縁膜
112a 書き込みワード線
112b 読み出しワード線
113 層間絶縁物
114 書き込みトランジスタ
115 キャパシタ
116 読み出しトランジスタ
201 単結晶シリコン基板
202 素子分離領域
203 ゲート絶縁膜
204 ダミーゲート
205a シリサイド領域
205b シリサイド領域
206a ソース
206b ドレイン
207 層間絶縁物
208a 溝状の開口部
208b 溝状の開口部
208c 開口部
209 導電性材料の膜
209a ゲート電極
209b 書き込みビット線
209c バイアス線
210 酸化物半導体領域
211 ゲート絶縁膜
212a 書き込みワード線
212b 読み出しワード線
Claims (3)
- 第1の配線、第2の配線、第3の配線、及び第4の配線と、記憶セルと、を有し、
前記記憶セルは、第1のトランジスタと、第2のトランジスタと、キャパシタと、を有し、
前記第1のトランジスタのソースまたはドレインの一方は、前記第2のトランジスタのゲート及び前記キャパシタの一方の電極と電気的に接続され、
前記第1のトランジスタのゲートは、前記第1の配線と電気的に接続され、
前記第1のトランジスタのソースまたはドレインの他方及び前記第2のトランジスタのソースまたはドレインの一方は、前記第3の配線と電気的に接続され、
前記第2のトランジスタのソースまたはドレインの他方は、前記第4の配線と電気的に接続され、
前記キャパシタの他方の電極は、前記第2の配線と電気的に接続され、
前記第1のトランジスタのチャネルは、亜鉛とインジウムとを有する酸化物半導体に設けられ、
前記酸化物半導体の下方に、絶縁層と、前記第2のトランジスタのゲート電極と、前記第3の配線と、を有し、
前記絶縁層の上方に、前記第1の配線を有し、
前記絶縁層の上面と、前記第3の配線の上面と、前記第2のトランジスタのゲート電極の上面とは、平坦化されていることを特徴とする半導体装置。 - 第1の配線、第2の配線、第3の配線、及び第4の配線と、記憶セルと、を有し、
前記記憶セルは、第1のトランジスタと、第2のトランジスタと、キャパシタと、を有し、
前記第1のトランジスタのソースまたはドレインの一方は、前記第2のトランジスタのゲート及び前記キャパシタの一方の電極と電気的に接続され、
前記第1のトランジスタのゲートは、前記第1の配線と電気的に接続され、
前記第1のトランジスタのソースまたはドレインの他方及び前記第2のトランジスタのソースまたはドレインの一方は、前記第3の配線と電気的に接続され、
前記第2のトランジスタのソースまたはドレインの他方は、前記第4の配線と電気的に接続され、
前記キャパシタの他方の電極は、前記第2の配線と電気的に接続され、
前記第1のトランジスタのチャネルは、亜鉛とインジウムとを有する酸化物半導体に設けられ、
前記第2のトランジスタのチャネルは、シリコンに設けられ、
前記酸化物半導体の下方に、絶縁層と、前記第2のトランジスタのゲート電極と、前記第3の配線と、を有し、
前記絶縁層の上方に、前記第1の配線を有し、
前記絶縁層の上面と、前記第3の配線の上面と、前記第2のトランジスタのゲート電極の上面とは、平坦化されていることを特徴とする半導体装置。 - 請求項1又は請求項2において、
前記第3の配線の上面と、前記第2のトランジスタのゲート電極の上面とは、同じ高さを有することを特徴とする半導体装置。
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