JPH03108184A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03108184A JPH03108184A JP1245566A JP24556689A JPH03108184A JP H03108184 A JPH03108184 A JP H03108184A JP 1245566 A JP1245566 A JP 1245566A JP 24556689 A JP24556689 A JP 24556689A JP H03108184 A JPH03108184 A JP H03108184A
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 230000008878 coupling Effects 0.000 claims description 12
- 238000010168 coupling process Methods 0.000 claims description 12
- 238000005859 coupling reaction Methods 0.000 claims description 12
- 239000003990 capacitor Substances 0.000 claims description 7
- 230000003071 parasitic effect Effects 0.000 abstract description 6
- 230000007257 malfunction Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 101100401686 Schizosaccharomyces pombe (strain 972 / ATCC 24843) mis19 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明はセンスアンプを有する半導体集積回路に関する
ものである。
ものである。
（従来の技術）
センスアンプを有する半導体集積回路、例えばＤＲＡＭ
のコア部は第２図に示すように１つのセンスアンプｓ
Ａｔ （１−０＊ ・・・２）に一対のビット線ＢＬ
ｉ、 ＢＬ ｉが接続されている。これらのビット
線間の結合容量は、例えばビット線対ＢＬＩ、ＢＬＩを
例にとると、ビット線ＢＬＩとビット線ＢＬＩとの間の
容量ｃｏ、およびビット線ＢＬＩとこのビット線ＢＬ１
に隣接するビット線ＢＬＯとの間の容量Ｃ１１ならびに
ビット線ＢＬＩとこのビット線に隣接するビット線ＢＬ
２との間の容量Ｃ２からなっている。
のコア部は第２図に示すように１つのセンスアンプｓ
Ａｔ （１−０＊ ・・・２）に一対のビット線ＢＬ
ｉ、 ＢＬ ｉが接続されている。これらのビット
線間の結合容量は、例えばビット線対ＢＬＩ、ＢＬＩを
例にとると、ビット線ＢＬＩとビット線ＢＬＩとの間の
容量ｃｏ、およびビット線ＢＬＩとこのビット線ＢＬ１
に隣接するビット線ＢＬＯとの間の容量Ｃ１１ならびに
ビット線ＢＬＩとこのビット線に隣接するビット線ＢＬ
２との間の容量Ｃ２からなっている。
又、センスアンプを構成するトランジスタは、第３図に
示すようにその電極（第３図の斜線部）がビット線方向
に形成されている。
示すようにその電極（第３図の斜線部）がビット線方向
に形成されている。
（発明が解決しようとする課題）
このようなセンスアンプを有する従来の半導体集積回路
においては、ビット線対（例えばＢＬＩ。
においては、ビット線対（例えばＢＬＩ。
ＢＬＩ）間の距離よりもビット線（例えばＢＬＩ）とこ
のビット線に隣接するビット線（例えばＥｒＴ’Ｕ）と
の間の距離が一般に短いため、この結合容量によって干
渉ノイズが発生する。そして、集積回路の高集積化に伴
ってビット線のピッチが微細化されることにより、ビッ
ト線間の結合容量が増大し、上記干渉ノイズは増大する
ことになる。
のビット線に隣接するビット線（例えばＥｒＴ’Ｕ）と
の間の距離が一般に短いため、この結合容量によって干
渉ノイズが発生する。そして、集積回路の高集積化に伴
ってビット線のピッチが微細化されることにより、ビッ
ト線間の結合容量が増大し、上記干渉ノイズは増大する
ことになる。
この状態で隣接するビット線がノイズで揺れた場合、注
目しているビット線対も結合容量の干渉ノイズで揺れ、
メモリセルからデータとビット線に読み出す際に読み出
し電位が変動し、センスアンプで電位を増幅する際、誤
ったデータを増幅してしまうといったことが起き易い。
目しているビット線対も結合容量の干渉ノイズで揺れ、
メモリセルからデータとビット線に読み出す際に読み出
し電位が変動し、センスアンプで電位を増幅する際、誤
ったデータを増幅してしまうといったことが起き易い。
今、選択ビット線対ＢＬＩ、ＢＬＩから高いレベルのデ
ータを読み出すとすると、ビット線ＢＬＩは１／２ Ｖ
ＣＣレベルに、ビット線ＢＬＩは１／２ ＶＣＣよりわ
ずかに低いレベルになっている。
ータを読み出すとすると、ビット線ＢＬＩは１／２ Ｖ
ＣＣレベルに、ビット線ＢＬＩは１／２ ＶＣＣよりわ
ずかに低いレベルになっている。
なお、ｖｃｃは電源電圧とする。ここで隣接ビット線Ｂ
ＬＯがノイズで接地電位（Ｖ ｓｓ）側に揺れると、ビ
ット線ＢＬＩのレベルが低下してしまう。
ＬＯがノイズで接地電位（Ｖ ｓｓ）側に揺れると、ビ
ット線ＢＬＩのレベルが低下してしまう。
ノイズの大きさによってはビット線ＢＬＩのレベルがビ
ット線ＢＬＩのレベルより低下してしまう。
ット線ＢＬＩのレベルより低下してしまう。
この低下した状態でセンスアンプによってデータを増幅
すると誤ったデータを読み出してしまうことになる。こ
の場合、同時に隣接するビット線ＢＬ２にも同様なノイ
ズが乗れば、ビット線ＢＬＩとビット線ＢＬＩの電位差
としては変化しないため、前述のような誤動作はしない
。したがって片側の隣接ビット線のみにアンバランスな
ノイズが乗ると誤動作が起り易い状態となる。
すると誤ったデータを読み出してしまうことになる。こ
の場合、同時に隣接するビット線ＢＬ２にも同様なノイ
ズが乗れば、ビット線ＢＬＩとビット線ＢＬＩの電位差
としては変化しないため、前述のような誤動作はしない
。したがって片側の隣接ビット線のみにアンバランスな
ノイズが乗ると誤動作が起り易い状態となる。
上述のビット線間の干渉ノイズの解決策として、第４図
に示すようにビット線を交差させ、ビット線に乗るノイ
ズを同相にして相殺する方法が提案されている。しかし
この方法は、ビット線を交差させるため、チップ面積が
増加するとともにコア部の構成が複雑になるという問題
を引き起こす。
に示すようにビット線を交差させ、ビット線に乗るノイ
ズを同相にして相殺する方法が提案されている。しかし
この方法は、ビット線を交差させるため、チップ面積が
増加するとともにコア部の構成が複雑になるという問題
を引き起こす。
本発明は上記事情を考慮してなされたものであって、ビ
ット線間の容量結合による干渉ノイズを可及的に低下さ
せるとともにレイアウト面積を増大させない半導体集積
回路を提供することを目的とする。
ット線間の容量結合による干渉ノイズを可及的に低下さ
せるとともにレイアウト面積を増大させない半導体集積
回路を提供することを目的とする。
（課題を解決するための手段）
本発明は、同一方向に並んで配置される複数組のビット
線対と、このビット線対の電位変化を検出するセンスア
ンプとを備えている半導体集積回路において、前記ビッ
ト線対のうちの一方のビット線が他方のビット線に隣接
する前記一方のビット線とは異なるビット線と容量結合
されるように、前記センスアンプを構成する前記一方の
ビット線の電位を検出するトランジスタのゲート電極を
、前記他方のビット線に隣接する前記一方のビット線と
は異なるビット線上に形成し、前記一方のビット線と前
記トランジスタのゲート電極との間の容量ＣＡが、前記
他方のビット線に隣接する前記一方のビット線とは異な
るビット線と前記トランジスタのゲート電極との間の容
量ＣＢを超えないようにしたことを特徴とする。
線対と、このビット線対の電位変化を検出するセンスア
ンプとを備えている半導体集積回路において、前記ビッ
ト線対のうちの一方のビット線が他方のビット線に隣接
する前記一方のビット線とは異なるビット線と容量結合
されるように、前記センスアンプを構成する前記一方の
ビット線の電位を検出するトランジスタのゲート電極を
、前記他方のビット線に隣接する前記一方のビット線と
は異なるビット線上に形成し、前記一方のビット線と前
記トランジスタのゲート電極との間の容量ＣＡが、前記
他方のビット線に隣接する前記一方のビット線とは異な
るビット線と前記トランジスタのゲート電極との間の容
量ＣＢを超えないようにしたことを特徴とする。
又、本発明は同一方向に並んで配置される複数組のビッ
ト線対と、このビット線対の電位変化を検出するセンス
アンプとを備えている半導体装置回路において、前記ビ
ット線対のうちの一方のビット線と、他方のビット線に
隣接する前記一方のビット線とは異なるビット線との間
に容ｆ：ｋＣ３を設け、この容量Ｃ３が前記他方のビッ
ト線と、この他方のビット線に隣接する前記一方のビッ
ト線とは異なるビット線との間の結合容量Ｃ１とほぼ等
しくなるようにしたことを特徴とする。
ト線対と、このビット線対の電位変化を検出するセンス
アンプとを備えている半導体装置回路において、前記ビ
ット線対のうちの一方のビット線と、他方のビット線に
隣接する前記一方のビット線とは異なるビット線との間
に容ｆ：ｋＣ３を設け、この容量Ｃ３が前記他方のビッ
ト線と、この他方のビット線に隣接する前記一方のビッ
ト線とは異なるビット線との間の結合容量Ｃ１とほぼ等
しくなるようにしたことを特徴とする。
（作 用）
このように構成された本発明の半導体集積回路によれば
、容量Ｃが容量ＣＢを超えないようにトランジスタのゲ
ート電極が形成される。これによりビット線間の容量結
合による干渉ノイズを可及的に低下させることができる
とともに、レイアウト面積の増大を防止することができ
る。
、容量Ｃが容量ＣＢを超えないようにトランジスタのゲ
ート電極が形成される。これによりビット線間の容量結
合による干渉ノイズを可及的に低下させることができる
とともに、レイアウト面積の増大を防止することができ
る。
又上述のように構成された本発明の半導体集積回路によ
れば、容ＥＩＣ１とほぼ等しくなるように容量Ｃ３が設
けられる。これによりビット線間の容量結合による干渉
ノイズを可及的に低下させることができるとともにレイ
アウト面積の増大を防止することができる。
れば、容ＥＩＣ１とほぼ等しくなるように容量Ｃ３が設
けられる。これによりビット線間の容量結合による干渉
ノイズを可及的に低下させることができるとともにレイ
アウト面積の増大を防止することができる。
（実施例）
第１図に本発明による半導体集積回路の一実施例を示す
。この実施例の半導体集積回路は、一対のビット線（例
えばビット線ＢＬＩ、ＢＬＩ）に接続されるセンスアン
プを構成するトランジスタのゲート電極Ｇ、、Ｇ１を一
対のビット線ＢＬＩ。
。この実施例の半導体集積回路は、一対のビット線（例
えばビット線ＢＬＩ、ＢＬＩ）に接続されるセンスアン
プを構成するトランジスタのゲート電極Ｇ、、Ｇ１を一
対のビット線ＢＬＩ。
ＢＬＩにそれぞれ隣接するビット線ＢＬＯ。
ＢＬ２上に形成したものである。この時、例えばット線
ＢＬＩとの寄生容量ＣＡがゲート電極Ｇ１とビット線Ｂ
ＬＯとの寄生容量ＣＢよりも小さいか、又はほぼ等しく
なるようにする。そして、ゲート電極の形状は第１図に
示すように“Ｌ″字形あるいは“コ”の字形、又は“口
“の字形とする。
ＢＬＩとの寄生容量ＣＡがゲート電極Ｇ１とビット線Ｂ
ＬＯとの寄生容量ＣＢよりも小さいか、又はほぼ等しく
なるようにする。そして、ゲート電極の形状は第１図に
示すように“Ｌ″字形あるいは“コ”の字形、又は“口
“の字形とする。
このようにすることにより、例えばビット線ＢＬＯがノ
イズで揺れてもビット線ＢＬ１はビット線ＢＬＩと同方
向に揺れるため、干渉ノイズにアンバランスが生じず、
結果的に干渉ノイズが低下したことになり、センスアン
プの誤動作を防止することができる。又、ビット線を交
差させる第４図に示す従来の半導体集積回路に比べてレ
イアウト面積の増大を防止することができる。
イズで揺れてもビット線ＢＬ１はビット線ＢＬＩと同方
向に揺れるため、干渉ノイズにアンバランスが生じず、
結果的に干渉ノイズが低下したことになり、センスアン
プの誤動作を防止することができる。又、ビット線を交
差させる第４図に示す従来の半導体集積回路に比べてレ
イアウト面積の増大を防止することができる。
なお、ビット線ＢＬＯとビット線ＢＬＩとの間の容量を
０１、ビット線ＢＬＩとビット線ＢＬ２との間の容量を
０２とした場合に、ビット線さＣ１となるように設ける
とともに、ビット線ＢＬＩとビット線ＢＬ２との間に容
量Ｃ４をＣ４さＣ２となるように設ければ、上述の実施
例よりも干渉ノイズを低下させることができる。
０１、ビット線ＢＬＩとビット線ＢＬ２との間の容量を
０２とした場合に、ビット線さＣ１となるように設ける
とともに、ビット線ＢＬＩとビット線ＢＬ２との間に容
量Ｃ４をＣ４さＣ２となるように設ければ、上述の実施
例よりも干渉ノイズを低下させることができる。
又、隣接するビット線ＢＬＯ又はＢＬ２とトランジスタ
のゲート電極とのオーバラップをできるだけ大きくする
ことによっても干渉ノイズをより低下させることができ
る。
のゲート電極とのオーバラップをできるだけ大きくする
ことによっても干渉ノイズをより低下させることができ
る。
なお、トランジスタのゲート電極の形状を“コ。
の字形にすることにより、合わせずれやイオン注入角度
によるアンバランスを防止することが可能となる。
によるアンバランスを防止することが可能となる。
本発明によれば、ビット線間の容量結合による干渉ノイ
ズを可及的に低下させることが可能となり、センスアン
プの誤動作を防止することができる。更にレイアウト面
積の増大も防止することができる。
ズを可及的に低下させることが可能となり、センスアン
プの誤動作を防止することができる。更にレイアウト面
積の増大も防止することができる。
第１図は本発明による半導体集積回路の実施例を示す配
置図、第２図はセンスアンプの構成を説明する説明図、
第３図は従来の半導体集積回路のトランジスタのゲート
電極の配置を示す配置図、第４図はビット線間の干渉ノ
イズを低下させる従来の方法を説明する説明図である。 ＢＬＯ，ＢＬＩ、ＢＬＩ、ＢＬ２・・・ビット線、Ｇ、
Ｇ ・・・トランジスタのゲート電極、ＣＩ。 １ ＣＣＣ・・・結合容量、ＣＡ、ＣＢ・・・寄生２’
３’ ４ 容量。
置図、第２図はセンスアンプの構成を説明する説明図、
第３図は従来の半導体集積回路のトランジスタのゲート
電極の配置を示す配置図、第４図はビット線間の干渉ノ
イズを低下させる従来の方法を説明する説明図である。 ＢＬＯ，ＢＬＩ、ＢＬＩ、ＢＬ２・・・ビット線、Ｇ、
Ｇ ・・・トランジスタのゲート電極、ＣＩ。 １ ＣＣＣ・・・結合容量、ＣＡ、ＣＢ・・・寄生２’
３’ ４ 容量。
Claims (1)
- 【特許請求の範囲】 １、同一方向に並んで配置される複数組のビット線対と
、このビット線対の電位変化を検出するセンスアンプと
を備えている半導体集積回路において、 前記ビット線対のうちの一方のビット線が他方のビット
線に隣接する前記一方のビット線とは異なるビット線と
容量結合されるように、前記センスアンプを構成する前
記一方のビット線の電位を検出するトランジスタのゲー
ト電極を、前記他方のビット線に隣接する前記一方のビ
ット線とは異なるビット線上に形成し、前記一方のビッ
ト線と前記トランジスタのゲート電極との間の容量Ｃ＿
Ａが、前記他方のビット線に隣接する前記一方のビット
線とは異なるビット線と前記トランジスタのゲート電極
との間の容量Ｃ＿Ｂを超えないようにしたことを特徴と
する半導体集積回路。 ２、同一方向に並んで配置される複数組のビット線対と
、このビット線対の電位変化を検出するセンスアンプと
を備えている半導体集積回路において、 前記ビット線対のうちの一方のビット線と、他方のビッ
ト線に隣接する前記一方のビット線とは異なるビット線
との間に容量Ｃ＿３を設け、この容量Ｃ＿３が前記他方
のビット線と、この他方のビット線に隣接する前記一方
のビット線とは異なるビット線との間の結合容量Ｃ＿１
とほぼ等しくなるようにしたことを特徴とする半導体集
積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1245566A JP2609727B2 (ja) | 1989-09-21 | 1989-09-21 | 半導体集積回路 |
| KR1019900014888A KR940005800B1 (ko) | 1989-09-21 | 1990-09-20 | 반도체 집적회로 |
| US07/585,703 US5168462A (en) | 1989-09-21 | 1990-09-20 | Sense amplifier having reduced coupling noise |
| EP90118180A EP0418911B1 (en) | 1989-09-21 | 1990-09-21 | Semiconductor memory device |
| DE69015746T DE69015746T2 (de) | 1989-09-21 | 1990-09-21 | Halbleiterspeicheranordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1245566A JP2609727B2 (ja) | 1989-09-21 | 1989-09-21 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03108184A true JPH03108184A (ja) | 1991-05-08 |
| JP2609727B2 JP2609727B2 (ja) | 1997-05-14 |
Family
ID=17135618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1245566A Expired - Fee Related JP2609727B2 (ja) | 1989-09-21 | 1989-09-21 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5168462A (ja) |
| EP (1) | EP0418911B1 (ja) |
| JP (1) | JP2609727B2 (ja) |
| KR (1) | KR940005800B1 (ja) |
| DE (1) | DE69015746T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100482486B1 (ko) * | 2001-12-06 | 2005-04-14 | 기아자동차주식회사 | 차량의 윈도우 레귤레이터 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100271788B1 (ko) * | 1997-10-30 | 2000-11-15 | 김영환 | 디램의비트라인프리차지회로의레이아웃 |
| US5963494A (en) * | 1998-07-31 | 1999-10-05 | Lg Semicon Co., Ltd. | Semiconductor memory having bitline precharge circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63897A (ja) * | 1986-06-19 | 1988-01-05 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63133394A (ja) * | 1986-11-21 | 1988-06-06 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3942164A (en) * | 1975-01-30 | 1976-03-02 | Semi, Inc. | Sense line coupling reduction system |
| JPH0666442B2 (ja) * | 1985-03-08 | 1994-08-24 | 三菱電機株式会社 | 半導体メモリ装置 |
-
1989
- 1989-09-21 JP JP1245566A patent/JP2609727B2/ja not_active Expired - Fee Related
-
1990
- 1990-09-20 US US07/585,703 patent/US5168462A/en not_active Expired - Lifetime
- 1990-09-20 KR KR1019900014888A patent/KR940005800B1/ko not_active IP Right Cessation
- 1990-09-21 DE DE69015746T patent/DE69015746T2/de not_active Expired - Fee Related
- 1990-09-21 EP EP90118180A patent/EP0418911B1/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63897A (ja) * | 1986-06-19 | 1988-01-05 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63133394A (ja) * | 1986-11-21 | 1988-06-06 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
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| KR100482486B1 (ko) * | 2001-12-06 | 2005-04-14 | 기아자동차주식회사 | 차량의 윈도우 레귤레이터 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69015746T2 (de) | 1995-06-01 |
| KR910007123A (ko) | 1991-04-30 |
| DE69015746D1 (de) | 1995-02-16 |
| JP2609727B2 (ja) | 1997-05-14 |
| KR940005800B1 (ko) | 1994-06-23 |
| EP0418911B1 (en) | 1995-01-04 |
| US5168462A (en) | 1992-12-01 |
| EP0418911A2 (en) | 1991-03-27 |
| EP0418911A3 (en) | 1991-08-21 |
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