HINTERGRUND DER ERFINDUNG
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Die vorliegende Erfindung betrifft eine Halbleiter-
Speichereinrichtung, die mit Leseverstärkern versehen ist.
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Figur 2 zeigt einen Kernabschnitt eines DRAMs (dynamischer
Direktzugriffsspeicher) als Beispiel der
Halbleiter-Speichereinrichtung, die mit Leseverstärkern versehen ist,
bei der ein Paar Bitleitungen BLi und mit jeweils einem
der Leseverstärker SAi (i=0, 1, 2 ...) verbunden sind.
Koppelkapazitäten zwischen zwei von diesen zwei benachbarten
Bitleitungen können beispielsweise durch C&sub0; zwischen einem
Paar von zwei Bitleitungen BL1 und , C&sub1; zwischen zwei
benachbarten Bitleitungen BL1 und und C&sub2; zwischen zwei
benachbarten Bitleitungen BL2 und dargestellt werden.
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Ferner zeigt Figur 3 Transistoren, die jeweils die
Leseverstärker bilden, wobei jede Elektrode 1, 2, 3 oder 4
jedes Transistors unter und entlang jeder Bitleitung ,
BL1, oder BL2 gebildet ist und jeweils mit der Bitleitung
an jedem Kontaktabschnitt 5, 6, 7 oder 8 davon verbunden
sind.
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Da jedoch bei der herkömmlichen Halbleiter-
Speichereinrichtung, die mit Leseverstärkern wie oben
beschrieben versehen ist, allgemein der Abstand zwischen zwei
benachbarten Bitleitungen (z.B. BL1 und ) kürzer als ein
Abstand zwischen einem Paar von Bitleitungen (z.B. BL1 und
) ist, existiert ein Problem darin, daß über jede
Koppelkapazität leicht Störungsrauschen erzeugt wird. Da der
Teilungsabstand zwischen zwei benachbarten Bitleitungen mit
der anwachsenden Integrationsrate von integrierten
Schaltungen zunehmend verkürzt wird, steigt zusätzlich das
Interferenzrauschen mit zunehmender Größe der
Koppelkapazitäten zwischen den zwei benachbarten Bitleitungen
an.
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Wenn jedoch das Potential zwischen zwei benachbarten
Bitleitungen aufgrund der Rauschkomponenten schwankt, da das
Potential zwischen einem Paar von Bitleitungen auch aufgrund
des Interferenzrauschens über die Koppelkapazitäten schwankt,
schwankt auch das Datenauslesepotential, welches erzeugt
wird, wenn über ein Paar der Bitleitungen Daten aus jeder
Speicherzelle ausgelesen werden, was ein Problem darin zur
Folge hat, daß fehlerhafte Daten verstärkt werden können,
wenn das Datenauslesepotential durch den Leseverstärker
verstärkt wird.
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In der Praxis nimmt man an, daß ein Hochpegel-Datenwert durch
die Bitleitung gelesen wird und sich das Potential der
Bitleitung BL1 auf 1/2 Vcc befindet und das Potential von
auf einem etwas niedrigeren Pegel als 1/2 Vcc liegt, wobei
Vcc die Versorgungsspannung bezeichnet. Wenn unter diesen
Bedingungen das Potential der benachbarten Bitleitung
aufgrund des Rauschens nach unten in Richtung auf das
Massepotential (VSS) schwankt, da entsprechend dem
Rauschpegel das Potential der Bitleitung BL1 unter das
Potential der Bitleitung fällt, so daß für den Fall, daß
der Datenwert unter diesen anomalen Bedingungen von dem
Leseverstärker verstärkt wird, ein fehlerhafter Datenwert von
dem Speicher gelesen wird. Wenn in diesem Fall der gleiche
Rauschpegel gleichzeitig auf eine andere benachbarte
Bitleitung BL2 überlagert wird, kann der voranstehend
erwähnte fehlerhafte Betrieb verhindert werden, da sich die
Potentialdifferenz zwischen einem Paar der Bitleitungen BL1
und nicht ändert. Wenn jedoch Rauschen nur auf eine der
beiden benachbarten Bitleitungen und BL2 unter
unsymmetrischen Bedingungen überlagert wird, ist es
wahrscheinlich, daß ein fehlerhafter Betrieb auftritt.
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Um das durch das voranstehend erwähnte Interferenzrauschen
zwischen zwei Bitleitungen erzeugte Problem zu lösen ist ein
Verfahren vorgeschlagen worden, bei dem durch Kreuzen eines
Paars von Bitleitungen, wie in Figur 4 gezeigt, zwei auf die
zwei benachbarten Bitleitungen überlagerte gleichartige
Rauschkomponenten beseitigt werden. Ein derartiger
herkömmlicher Speicher ist beispielsweise in der US-A-3942164
offenbart. Da die zwei Bitleitungen über Kreuz liegen,
ergeben sich allerdings in diesem herkömmlichen Speicher
andere Probleme, nämlich daß die Chipfläche ansteigt und
deshalb der Herstellungsprozeß für den Kernabschnitt der
Einrichtung kompliziert ist.
ZUSAMMENFASSUNG DER ERFINDUNG
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Unter Berücksichtigung dieser Probleme ist es deshalb die
Aufgabe der vorliegenden Erfindung, eine Halbleiter-
Speichereinrichtung vorzusehen, die ein Interferenzrauschen
aufgrund einer Kapazitätskopplung zwischen zwei Bitleitungen
ohne Erhöhung der Chip-Layoutfläche minimieren kann.
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Um die voranstehend erwähnte Aufgabe zu lösen wird in der
Halbleiter-Speichereinrichtung gemäß der vorliegenden
Erfindung eine Gate-Elektrode ( ) eines Transistors, der
einen Teil des Leseverstärkers zur Erfassung eines Potentials
einer ersten Leitung ( ) eines ersten Paars von
Bitleitungen ( und BL1) bildet, mit einem
Verlängerungsabschnitt (14) gebildet, der unter und entlang
einer entsprechenden ersten Leitung ( ) eines zweiten Paars
von Bitleitungen ( , BL0) , die benachbart zu der zweiten
Leitung (BL1) des ersten Paars von Bitleitungen angeordnet
sind, verläuft; und eine Kapazität (CB) , die zwischen dem
Verlängerungsabschnitt (14) der Gate-Elektrode ( ) und der
entsprechenden ersten Bitleitung ( ) des zweiten Paars von
Bitleitungen gebildet wird, wird so bestimmt, daß sie gleich
oder größer als eine Kapazität (CA) ist, die zwischen der
ersten Leitung ( ) des ersten Paars von Bitleitungen und
der Gate-Elektrode ( ) gebildet ist.
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Da das Potential der Bitleitung annähernd gleichphasig zu
dem Potential der Bitleitung BL1 schwankt, ist es mit der
vorliegenden Erfindung möglich, das Interferenzrauschen
aufgrund einer Kapazitätskopplung zwischen den zwei
Bitleitungen soweit wie möglich zu reduzieren, ohne die Chip-
Layoutfläche zu vergrößern, nämlich nur durch Modifizierung
der Ausgestaltungen der Gate-Elektroden der Leseverstärker-
Transistoren.
KURZBESCHREIBUNG DER ZEICHNUNGEN
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In den Zeichnungen zeigen:
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Figur 1 ein Diagramm einer Bitleitungsanordnung, welches eine
Ausführungsform der Halbleiter-Speichereinrichtung gemäß der
vorliegenden Erfindung zeigt;
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Figur 2 ein Diagramm einer herkömmlichen Bitleitungsanordnung
zur Unterstützung bei der Erläuterung der
Leseverstärkerkonfiguration;
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Figur 3 eine herkömmliche Bitleitungsanordnung, um
Transistor-Gate-Elektroden der Speichereinrichtung zu zeigen;
und
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Figur 4 eine herkömmliche Bitleitungsanordnung zur
Unterstützung der Erläuterung des Verfahrens zur Beseitigung
von Interferenzrauschen zwischen zwei Bitleitungen.
AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
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Figur 1 zeigt eine Ausführungsform der Halbleiter-
Speichereinrichtung gemäß der vorliegenden Erfindung, wobei
zwei Gate-Elektroden G&sub1; und von zwei mit einem Paar von
Bitleitungen (z.B. Bitleitungen BL1 und ) als ein
Leseverstärker verbundene Transistoren eine verbesserte
Ausgestaltung aufweisen. In Figur 1 sind alle Bitleitungen
, BL1, , BL2 ... auf einem (nicht dargestellten)
Isolationsfilm gebildet, der auf einem Element,
beispielsweise Transistoren gebildet ist.
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Die mit der Bitleitung an einem Kontaktabschnitt 11
verbundene Gate-Elektrode ist aus einem ersten geraden
Abschnitt 12, der unter und entlang der Bitleitung
verläuft, einem zweiten geraden Abschnitt 13, der von dem
Kontaktabschnitt 11 rechtwinklig in bezug auf die Bitleitung
bis unter die benachbarte Bitleitung verläuft, wobei
er unter der Bitleitung BL1 durchläuft, und aus einem dritten
geraden Abschnitt 14, der unter und entlang der benachbarten
Bitleitung verläuft, gebildet.
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Ferner ist die mit der Bitleitung BL1 an einem
Kontaktabschnitt 21 verbundene Gate-Elektrode G&sub1; aus einem
ersten geraden Abschnitt 22, der von dem Kontaktabschnitt 21
rechtwinklig in bezug auf die Bitleitung BL1 bis unter die
benachbarte Bitleitung BL2 verläuft, wobei er unter der
Bitleitung durchläuft, und aus einem zweiten geraden
Abschnitt 23, der unter und entlang der Eitleitung BL2
verläuft, aufgebaut.
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Da die Gate-Elektroden aus Polysilizium gebildet sind und die
Bitleitungen aus Aluminium gebildet sind und ferner diese
Elektroden und Bitleitungen jeweils einen bestimmten
spezifischen elektrischen Widerstand aufweisen, existiert
allgemein jeweils eine Kapazität zwischen jeder Elektrode und
jeder Bitleitung. Beispielsweise wird in Figur 1 eine
Parasitärkapazität CA zwischen der Gate-Elektrode G&sub1; und der
Bitleitung gebildet und eine Parasitärkapazität CB wird
zwischen der Gate-Elektrode und der Bitleitung in
bezug auf die Gate-Elektrode gebildet. Ferner wird in
bezug auf die Gate-Elektrode G&sub1; eine Parasitärkapazität CC
zwischen der Gate-Elektrode G&sub1; und der Bitleitung BL2
gebildet. Mit anderen Worten sind zwei Bitleitungen über
diese Kapazitäten gekoppelt. Deshalb ist es möglich, den
fehlerhaften Betrieb des Leseverstärkers zu verhindern, indem
diese Parasitärkapazitäten der Gate-Elektrode G&sub1; so bestimmt
werden, daß die Kapazität CA gleich oder kleiner als CB (CA ≤
CB) ist. Wenn aufgrund des Rauschens das Potential der
Bitleitung schwankt, dann schwankt das Potential der
Bitleitung aufgrund der Kopplung mit der Bitleitung
unter dieser Bedingung in die gleiche Richtung wie diejenige
der Bitleitung . Da die Bitleitung über die Gate-
Elektrode G1 positiv mit der Bitleitung gekoppelt ist,
schwankt das Potential von in die gleiche Richtung, wie
diejenige der Bitleitung . Demzufolge schwanken die
Bitleitungen und BL1 in die gleiche Richtung. Wenn ferner
die Parasitärkapazitäten CA und CB auf CA ≤ CB eingestellt
werden, dann ist der Schwankungsbetrag der zwei Bitleitungen
ungefähr ein ähnlicher Wert.
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Infolge dessen ist die Potentialdifferenz zwischen den zwei
Bitleitungen BL1 und mit den Interferenzrauschkomponenten
dieser Leitungen ausgeglichen und deshalb erscheint das
Interferenzrauschen als verkleinert, was einen fehlerhaften
Betrieb verhindern kann.
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Wenn in der gleichen Weise das Potential der Bitleitung BL2
aufgrund des Rauschens schwankt, ist es möglich, den
fehlerhaften Betrieb des Leseverstärkers in Abhängigkeit von
den Potentialschwankungen der Bitleitung BL1 zu verhindern,
und zwar wegen des Vorhandenseins der Gate-Elektrode G&sub1;.
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In der voranstehend erwähnten Figur 1 sind zwei Gate-
Elektroden mit zwei unterschiedlichen Ausgestaltungen auf die
Bitleitungen BL1 und BL1 angwendet worden. Ohne darauf
beschränkt zu sein, ist es auch möglich, die gleiche
Ausgestaltung auf diese zwei Gate-Elektroden anzuwenden.
Ferner kann die U-förmige Gate-Elektrode G&sub1; eines
Transistors, wie in Figur 1 gezeigt, durch positionierte
Fehlanpassung einer Ioneninjektions-Winkeldifferenz
verhindern, daß Transistoreigenschaften unsymmetrisch werden.
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Ferner kann die Kapazität CA, CB und CC durch Änderung der
Länge, Breite und des Materials der Gate-Elektrode oder der
Dicke des zwischen der Bitleitung und der Gate-Elektrode
gebildeten Isolations-Oxydfilms eingestellt werden. Deshalb
ist es durch geeignete Einstellung dieser Faktoren möglich,
irgendeine vorgegebene Kapazität zu erzielen.
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Bei der Halbleiter-Speichereinrichtung gemäß der vorliegenden
Erfindung kann im Vergleich mit der in Figur 4 gezeigten
herkömmlichen Einrichtung, bei der die zwei Bitleitungen
jeweils über Kreuz liegen, die Chip-Layoutfläche verringert
werden.
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Ferner ist es möglich, einen schädlichen Einfluß auf die
Einrichtung aufgrund des Interferenzrauschens wirksamer zu
verringern, indem die Kapazitäten zwischen zwei Bitleitungen
zu C&sub3; C&sub1; und zu C&sub4; C&sub2; bestimmt werden, wobei C&sub1; die
Kapazität zwischen den zwei Bitleitungen und BL1
bezeichnet; C&sub2; die Kapazität zwischen und BL2 bezeichnet;
C&sub3; die Kapazität zwischen und bezeichnet; und C&sub4; die
Kapazität zwischen BL1 und BL2 bezeichnet.
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Ferner ist es auch möglich, den Einfluß des
Interferenzrauschens zu verringern, indem die
Überlappungsfläche der Transistor-Gate-Elektrode und der
benachbarten Bitleitung oder BL2 so breit wie möglich
gemacht wird.
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Bezugszeichen in den Ansprüchen dienen dem besseren
Verständnis und engen den Umfang nicht ein.