KR910005587B1

KR910005587B1 - 감지증폭기회로

Info

Publication number: KR910005587B1
Application number: KR1019880012837A
Authority: KR
Inventors: 히로유끼 야마우찌; 도시오 야마다
Original assignee: 마쯔시다 덴기산교 가부시기가이샤; 다니이 아끼오
Priority date: 1987-10-02
Filing date: 1988-09-30
Publication date: 1991-07-31
Also published as: USRE38647E1; US4904888A; JPH0192992A; KR890007292A

Abstract

내용 없음.

Description

감지증폭기회로

제1도는 종래 감지증폭기의 등가회로도.

제2도는 동일회로의 레이아우트를 나타내는 마스크패턴.

제3도는 본 발명 제1실시예의 감지증폭기회로의 등가회로도.

제4도는 동일회로의 레이아우트를 나타내는 마스크패턴도.

제5도는 측정값으로 나타낸 바와 같이 본 발명내 트랜지스터쌍의 불균형과 종래 트랜지스터쌍의 불균형을 비교한도면.

제6도는 본 발명 제2실시예의 레이아우트를 나타내는 마스크패턴도.

* 도면의 주요부분에 대한 부호의 설명

100 : 제1N형 트랜지스터 200 : 제2N형 트랜지스터

3, 5 : 비트선쌍 4 : 지선

본 발명은 동적 RAM, 정적 RAM등에 사용되는 감지증폭기회로에 관한 것이다.

종래의 걸쇠형 감지증포기회로를 제1도 및 2도와 관련하여 설명한다. 제1도는 종래의 걸쇠형 감지증폭기회로의 등가회로도이며 숫자(100)과 (200)은 각각 제1N-형 트랜지스터(이하T100으로 칭함)와 제2N-형 트랜지스터(T200)이다. 숫자(3)과 (5)는 비트선쌍이고 (4)는 지선이다. 제1도내 나타낸 등가회로에서 감지증폭기회로에 의한 비트선(3)와 비트선(5)의 전위차 V를 증폭하는 작동은 다음과 같다. 우선, T100과 T200을 주목하여 소오스는 공통으로 지선에 접속되므로 T100에 적용된 게이트소오스전압(이하 V_gs1로 칭함)과 T200에 적용된 게이트소오스전압(V_gs2)사이의 차이는 아래와 같이 표현된다.

즉, 비트선쌍(3), (5)의 전위차는 T100, T200에 적용된 게이트소오스전압의 차이이며 또한 T100, T200내 흐르는 전류 ⅰ100, ⅰ200,의 차이이다. 전류 ⅰ100, ⅰ200DL 흐를 때 이들은 비트선의 전하를 지선에 방전하여 방전류이므로 비트선(3)의 전위 V_bit와

(5)의 전위

는 아래에 나타낸 바와 같이 감소한다.

여기서 t는 방전시간이고 C3, C5는 비트선의 용량이다. 방정식(1),(2),(3)의 관계와

의 관계로부터 명백한 정귀환이 비트선쌍(3),(5)의 전위창에 적용되고 전위차는 증폭된다.

이런 방법으로 작동하는 감지증폭기의 성능을 결정하는 가장 중요한 요인은 감도이며, 이것은 정확히 증폭될 수 있는 전위차의 최소제한을 나타내며 최소전위차를 감도라 한다. 상기 설명한바, 비트선쌍의 전위차는 MOS트랜지스터 T100, T200의 게이트소오스전압으로 또한 트랜지스터에 흐르게 되는 전위차이며 이 전위차는 비트선쌍의 전위차를 확대시켜 다음의 점이 중요하다. 이점은, 작은 게이스소오스전압차이 (V_gs1과 V_gs2의 차이)가 전류의 차이(ⅰ100과 ⅰ200의 차이)로서 정확히 얻어지는가 아닌가이며, 즉 V_gs1aV_gs2이면 차이가 작더라도 ⅰ100과 aⅰ200의 관계를 만족한다. 이것을 실현하기 위해 MOS트랜지스터 T100, T200의 역치전압 및 전류구동력gm이 정확히 동일한 것을 필요로 한다.

이런 관계를 실현하기 위해 종래에는 감지증폭기회로를 제2도에 나타낸 바와 같이 배선 및 레이아우트에 실현하였다. 이것은 실제 감지증폭기회로의 레이아우트도이며 이 레이아우트는 제1도의 등가회로도를 대신한 것이다. 이 도면에서부터 명백하듯이 전류ⅰ100과 ⅰ200은 웨이퍼, 즉 반도체 집적회로판상의 기하학적인 역방향내에 흐른다.

N-형 MOS트랜지스터의 감지증폭기회로를 제1도 및 제2도에 설명하였으나 P-형 배열도 지선(4)이 Vcc선이고 MOS트랜지스터 100, 200이 P-형 MOS트랜지스터이며 양쪽 ⅰ100및 ⅰ200 의 전류방향이 이 역방향인 것 이외에는 정확히 동일하다.

그러나, 제1도 및 제2도에 나타낸 감지증폭기회로에서는 MOS트랜지스터 T100에 흐르는 전류ⅰ100과 MOS트랜지스터 T200에 흐르는 전류ⅰ200은 반대이므로 다음의 문제점이 존재한다.

우선, 일반적으로 MOS트랜지스터의 소오스와 드레인을 형성할 때 이온의 채널링을 방지하기 위해 이온비임은 일정각에서 웨이퍼에 이르도록 설계되므로 게이트전극과 소오스영역 또는 드레인영역의 중첩량은 소오스영역과 드레인영역에서 비대칭적이다. 이런 경향은 이온비임의 각이 웨이퍼표면에 대해 수직인각에서 더욱 일탈될 때 또는 게이트전극의 폭에 대한 두께의 비(에스팩트비=두께/폭)가 커지게 될 때 더욱 분명해진다. 이 비대칭성은 소오스와 드레인의 형성이외에 소오스 및 드레인의 채널정지를 위한 이온주입에 의해 주입마스크로 되는 게이트전극의 형상의 비대칭성과 게이트측벽산화막의 형상의 비대칭성을 발생하게 한다. 이 경향은 게이트길이 및 게이트폭이 작아질 때 강화되게 되므로 이 문제점은 거대규모의 집적회로에 사용된 미세MOS트랜지스터내에 해결되어야 한다.

또한 비대칭성이 소오스와 드레인의 이온주사량에 발생할 때 다른 비대칭성이 전류전압특성에 당연히 나타난다. 즉, 동일트랜지스터에서도 역치전압과 전류구동력gm은 흐르는 전류의 방향에 의존하여 차이값을 지닌다. 그러므로, 종래 기술에서 설명하는바 제1도에 나타낸 감지증폭기회로에서 T100 및 T200이 동일역치전압과 전류구동력 gm을 지니도록 설계되었을지라도 흐르는 전류의 방향은 반대이므로 전류전압특성의 비대칭성에 기인하여 T100의 게이트전압V_gs1이 T200의 게이트전압 V_gs2보다 클지라도 전류구동력gm이 T200보다 T200에서 크면 방전전류는 T100내 흐르는 전류ⅰ100보다 T200에 흐르는 전류ⅰ200에서 크게된다. 그러므로 비트선쌍(3),(5)의 작은 전위차는 정확히 증폭되지 않고 V_gs1을 나타내는 비트선(5)의 전위는 V_gs2을 나타내는 비트선쌍(3)의 전위보다 작아 감지증폭기회로는 기능장애이다.

감지증폭기의 감도 S와 메모리셀에서의 판독에 의하여 비트선쌍(3),(5)에서 발생하는 전위차 △V에서의 차이 즉, M=△V-S에서의 M를 마진이라 칭한다. M의 값은 메모리셀의 고집적에 의해 비트선용량의 증가와 셀용량의 감소에 따라 판독전압 △V가 작아지는 경향이 있으므로 더욱 작아지는 것같이 보이므로, 감지증폭기회로의 고감도는 더욱더 필요하다. 그러므로 감지증폭기회로의 트랜지스터쌍 T100, T200의 역치 전압과 전류구동력 gm을 전류방향을 고려해서 같게하는 것이 중요하다. 그러나, 종래의 감지증폭기회로와 레이아우트에 있어서, T100, T200의 전류방향은 반대이므로, 전류전압특성의 비대칭성은 소오스와 드레인의 급송량의 비대칭성에 기인해 상당한 효과를 지니고 감지증폭기의 감도는 나빠진다.

그러므로, 본 발명의 일차적인 목적은 감지증폭기를 구성하는 트랜지스터쌍의 전류전압특성의 비대칭성을 억압할 수 있는 고감도 감지증폭기회로를 제공한다.

상기 목적을 성취하기 위하여, 본 발명의 감지증포기회로는, 메모리셀의 결합되는 제1비트선과 제1MOS트랜지스터의 드레인부를 결합하고, 제1비트선과 쌍이 되는 제2비트선과 제1MOS트랜지스터의 게이트부를 결합하고, 제2MOS트랜지스터의 드레인부와 제2비트선을 결합하고, 제2MOS트랜지스터의 게이트부와 제1비트선을 결합하고 제1 및 제2MOS트랜지스터의 소오스부를 공통으로 전원선과 결합하여 걸쇠형 감지증폭기회로를 구성하는 N형 또는 P형 MOS트랜지스터중에서 제1MOS트랜지스터와 제2MOS트랜지스터를 다수의 직렬로 접속된 N형 또는 P형 MOS트랜지스터로 형성하여 구성된다.

본 발명의 새로운 특징을 청구범위에 열거하는 한편, 도면과 관련한 이하의 상세한 설명과 다른 목적, 특징에 따라서 본 발명의 결합과 내용을 이해할 수 있다.

감지증폭기회로를 구성하는 쌍을 만드는 2개의 N형 MOS트랜지스터회로에서 제1MOS트랜지스터회로와 제2MOS트랜지스터회로는 짝수단의 병렬접속된 N형 MOS트랜지스터를 구성하며 제1MOS트랜지스터를 구성하는 짝수단의 병렬접속회로에서 지선에 흐르는 방전전류는 짝수단으로 존재한다. 이들 전류를 ⅰ11,ⅰ12,ⅰ13…,i1n으로 하고 유사하게 제2MOS트랜지스터회로를 구성하는 짝수단의 병렬접속회로에서 지선으로 흐르는 방전전류를 ⅰ21, ⅰ22, i 23…, i2n 한다. 여기서 n은 짝수이다.

예를들면 n=2이고 i11과 i12가 제 1MOS트랜지스터회로에 흐르는 전류라고 가정하면 비트선에서 지선으로 흐르는 전류의 합계는 i21+i12이다. 웨이퍼, 즉, 반도체회로판상에 i11, i12, i22의 전류방향의 기하학적인 관계는 다음과 같다.

(4),(5),(6)의 관계로부터, 소오스와 드레인의 비대칭성 때문에 전류방향에 기인하여 역치전압과 전류구동력gm이 비대칭적으로 될 때, (i11+i12)와 (i21+i22)를 비교할 때, i11과 i21의 비대칭성과 T12와 T22의 비대칭성이 발생될 때 이들은 전체상쇄된다.

그러므로, 제1MOS트랜지스터와 제2MOS트랜지스터회로가 짝수단의 병렬접속으로 구성되고 트랜지스터의 한쌍이 비대칭적이며, 비대칭성은 상쇄되어 짝수쌍의 트랜지스터에 나타나지 않는다.

제3도 및 제4도는 본 발명 일실시예의 감지증폭기회로의 등가회로도와 이것의 레이아우트도이다.

우선 제3도에 나타낸 감지증폭기회로의 등가회로도에 관해 숫자(1),(2)는 병렬로 접속된 제1N-형 MOS트랜지스터회로이며 (6),(7)은 병렬로 접속된 제2N-형 MOS트랜지스터회로이고 이들 제1,제2N-형 MOS트랜지스터회로는 트랜지스터쌍을 구성한다. 숫자(3),(5)는 비트선쌍이며 (4)는 지선이다. 제4도는 제3도에 나타낸 감지증폭기의 회로도의 실제 레이아우트의 마스크도, 즉, 반도체기판상에 형성된 반도체 집적회로패턴이다. 숫자(10)은 배선에 사용된 알루미늄이며 (11)은 게이트전극에 사용된 폴리실리콘이며(12)는 MOS트랜지스터(1),(2)의 드레인영역과 비트선(3)을 접속하는 접촉영역이며 (13)은 산화물선명도(OD)내 트랜지스터의 활성영역, 즉, 비분리영역이며 (50)은 MOS트랜지스터(1),(2)의 게이트전극과 비트선(5)의 접촉영역이며 (51)은 MOS트랜지스터(1),(2)의 공통소오스영역(3),(4)와 지선 (4)을 연결하는 접촉영역이며, (53)은 MOS트랜지스터(6),(7)의 드레인영역과 비트선(5)를 접속하는 접촉영역이며 (60)은 MOS 트랜지스터(6),(7의 게이트전극과 비트선(3)을 접속하는 접촉영역이고 (42)는 감지증폭기회로의 양측에 배치된 메모리셀영역이고 (40)은 단어선이고 (41)은 메모리셀이다.

제3도에서, 좌측 메모리셀영역내 비트선(70),(71)은 각각 비트선(3),(5)에 접속되나, 우측 메모리셀내 비트선(72),(73)은 (3),(5)에 접속되지 않는다.

제3도에 나타낸 바와 같이, 감지증폭기회로내 전류에 관해서, 트랜지스터(1),(2),(6),(7)(이하 T1, T2, T6, T7로 칭함)에 흐르는 전류를 고려하여 T1내 흐르는 i1과 T3내 흐르는 전류 i3은 웨이퍼상의 방향이 기하학적으로 동일하며, T2내 흐르는 i2와 T4내 흐르는 전류 i4는 동일방향이다. 트랜지스터(1),(2),(6),(7)은 동일채널길이와 채널폭을 갖도록 설계되었으며 또한 제조상태도 동일하다. 따라서 트랜지스터(1),(2),(6),(7)의 전류전압특성은 소오스와 드레인의 비대칭성, 즉 웨이퍼상의 기하학적인 전류방향을 제외한 동일특성을 나타낸다.

본 실시예의 효과를 이하 설명한다.

제3도 및 4도에 나타낸 본 발명의 실시예에서, 감지증폭기회로의 트랜지스터쌍의 제1N-형 MOS트랜지스터회로를 구성하는 T1, T2내 흐르는 전류의 합계(i1+i2)와 제2N-형 MOS트랜지스터회로를 구성하는 T3, T4내 흐르는 전류의 합계(i3+i4)에 주목하여 i1과 i3은 동일방향의 전류이며 동일특성을 나타낸다. 또한, i2와 i4는 동일방향이므로, 동일특성을 나타내며 전체전류전압특성, 즉, (i1+i2)와 (i3+i4)의 전류전압특성은 전류방향에 기인한 비대칭성이 상쇄되며 동일특성을 지니게 되어 감지증폭기회로의 감도를 향상하는 것이 가능하다.

본 발명에 따라서, N-형 또는 P-형 MOS트랜지스터쌍의 제1 및 제2MOS트랜지스터는 걸쇠형 감지증폭기회로를 구성하기 위해 짝수단으로 병렬접속된 N-형 또는 P-형 MOS트랜지스터로 만들어지므로, 제1MOS트랜지스터회로에 흐르는 짝수전류와 제2MOS트랜지스터회로에 흐르는 짝수전류를 비교하면, 제1MOS트랜지스터회로내 흐르는 전류와 동일한 웨이퍼상의 방향이 기하학적인 전류는 또한 제2MOS트랜지스터회로내 흐르게 되어 대체로, 제1MOS트랜지스터회로내 흐르는 전류의 합계와 제2MOS트랜지스터회로내 흐르는 전류의 합계의 전류전압특성은 개개전류의 방향에 기인한 비대칭성이 상쇄되어 동일특성이 되므로 감지증폭기회로의 감도는 증가한다.

제5도는 본 발명을 입증하기 위한 실험적 제조의 감지증폭기회로를 구성하는 트랜지스터쌍의 전류전압특성의 비대칭성을 나타내며(a)는 역치전압의 비대칭성을 나타내며 (a)는 드레인전류의 비대칭성을 가리키며 여기서 비대칭성은 다음과 같이 규정된다.

여기서 △Vth는 역치전압의 비대칭성이며 △Ids는 드레인전류의 비대칭성이고, Vth₁, Vth₂는 쌍트랜지스터의 역치전압이며 Ids₁, Ids₂는 쌍트랜지스터의 드레인전류이다.

(a)와 (b)도면에서, S는 종래기술에 대응하는 직렬접속이며 P는 본발명의 트랜지스터쌍특성에 대응하는 병렬접속이다. 트랜지스터 게이트폭 W가 2μ또는 1μ이던지간에 게이트길이가 0.5＂〈1.0㎛의 범위이면 본 발명내 트랜지스터쌍의 비대칭성은 명확하게 작은 것으로 알려져 있다. 이것은 상기 설명한 이유때문이며 본 발명의 효과를 증명한다.

제2실시예를 제6도에 나타내었으며 여기서 (4)는 알루미늄(AL)으로 만들어진 지선이며 (20),(21),(30),(31)은 폴리시드(PB)로 만들어진 비트선이고 (13)은 OD(산화물선명도 비분리영역)이며 (12)는 AL과 OD사이의 접촉이고 (14)는 PB와 OD사이의 접촉이다.

본 발명에 나타낸 감지증폭기회롯의 특징은 제1실시예와 동일하게 짝수단(2단)의 병렬접속된 트랜지스터로 감지증폭기회로를 구성하는 트랜지스터쌍의 구성외에 트랜지스터를 형성하기 위해 비트선배열방향 즉, 세로방향에 분리영역의 간섭이 없는 비분리영역 OD의 연속을 포함한다. 세로방향내에 인접한 트랜지스터쌍의 공통소오스영역 즉, 접촉(12)에 의해 접속된 지선(4)을 지닌 OD영역은 세로방향내 양측에 인접한 트랜지스터쌍으로 분할되어 실현된다. 이런 배열에 의해, 종래에 요구되었던 세로방향에 인접한 트랜지스터쌍사이의 분리영역은 더이상 필요치 않으며 감지증폭기의 레이아우트영역은 감소될 수 있다. 또다른 이점은 좁은 제한된 공간에 인접한 트랜지스터쌍의 분리의 불완정성(누전)에 기인하여 감지증폭기회로의 항복의 하락을 감소시킬 수 있다.

본 발명의 특정의 실시예를 설명하였지만 다른 변형과 변화가 기술상의 숙련으로 발생될 수 있으며, 첨부한 청구범위를 이해하여 본 발명의 정신과 범위내에 모든 변형과 변화를 카바한다.

Claims

감지증폭기회로는 메모리셀에 결합된 제1비트선, 상기 제1비트선에 접속된 드레인부를 함유하는 제1MOS트렌지스터, 제1비트선과 쌍을 이루고 제1MOS트랜지스터의 게이트부에 결합되는 제2비트선, 상기 제2비트선에 접속된 드레인부를 함유하는 제2MOS트랜지스터와 제2MOS트랜지스터의 게이트부와 제1비트선을 결합하고 제1 및 제2MOS트랜지스터의 소오스부를 공통으로 전원선에 결합하여 걸쇠형 감지증폭기회로를 구성하기 위한 N형 또는 P형 MOS트랜지스터쌍을 포함하며 여기서 제1 및 제2 MOS트랜지스터는 다수의 N형 또는 P형 MOS트랜지스터가 병렬접속으로 구성된 것을 특징으로 하는 감지증폭기회로.
감지증폭기회로는 세로방향에 인접한 양측에서 트랜지스터쌍의 제1MOS트랜지스터와 동일한 비분리영역에 트랜지스터쌍을 만드는 제1MOS트랜지스타어와 제2 MOS트랜지스터의 제1MOS트랜지스터를 형성하고 또한 유사하게, 세로방향에 인접한 양측에서 쌍트랜지스터의 제2MOS트랜지스터와 동일한 비분리영역에 제2MOS트랜지스터를 형성하는데 특징이 있는 것을 특징으로하는 감지증폭기회로.