JPS60167361A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60167361A JPS60167361A JP59020866A JP2086684A JPS60167361A JP S60167361 A JPS60167361 A JP S60167361A JP 59020866 A JP59020866 A JP 59020866A JP 2086684 A JP2086684 A JP 2086684A JP S60167361 A JPS60167361 A JP S60167361A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- reference potential
- bit line
- bypass
- wirings
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、容量結合型ビット線セルを有すると共に側路
配線を形成して低抵抗化したワード線及び拡散層配線を
有する形式の半導体記憶装置の改良に関する。
配線を形成して低抵抗化したワード線及び拡散層配線を
有する形式の半導体記憶装置の改良に関する。
従来技術と問題点
本発明者は、さきに、容量結合ビット線セルと呼ばれる
１トランジスタ・１キャパシタ形式のダイナミック・ラ
ンダム・アクセス・メモリ（ｄｙｎａｍｉｃ ｒａｎｄ
ｏｍ ａｃｃｅｓｓ ｍｅｍｏ ｒ ｙ ： ＤＲＡＭ
）セルを提供した（要すれば特公昭５８−３２７８９号
公報を参照）。
１トランジスタ・１キャパシタ形式のダイナミック・ラ
ンダム・アクセス・メモリ（ｄｙｎａｍｉｃ ｒａｎｄ
ｏｍ ａｃｃｅｓｓ ｍｅｍｏ ｒ ｙ ： ＤＲＡＭ
）セルを提供した（要すれば特公昭５８−３２７８９号
公報を参照）。
これは、通常の１トランジスタ・１キャパシタ形式のＤ
ＲＡＭセルの接続に僅かな改変を加えるのみで、その占
有面積の殆どを蓄積キャパシタに利用することができる
ようにしたものである。
ＲＡＭセルの接続に僅かな改変を加えるのみで、その占
有面積の殆どを蓄積キャパシタに利用することができる
ようにしたものである。
即ち、容量結合型ビット線セルでは、蓄積キャパシタが
転送トランジスタ（トランスファ・ゲート・トランジス
タ）とビット線の間に挿入され、ワード線はトランスフ
ァ・ゲート・トランジスタのゲートに接続される。
転送トランジスタ（トランスファ・ゲート・トランジス
タ）とビット線の間に挿入され、ワード線はトランスフ
ァ・ゲート・トランジスタのゲートに接続される。
第１図は容量結合型ビット線セルの要部平面図を、また
、第２図は第１図に見られる線ｘ−ｘ ’に沿う要部切
断側面図をそれぞれ表している。尚、図では２ピント分
が現れている。
、第２図は第１図に見られる線ｘ−ｘ ’に沿う要部切
断側面図をそれぞれ表している。尚、図では２ピント分
が現れている。
各図に於いて、１はｐ型シリコン半導体基板、２は二酸
化シリコン（ＳｉＯ２）膜、３は多結晶シリコンからな
るワードｖＡ（第１層目の多結晶シリコン層）、４は基
準電位配線であるｎ＋型型数散層配線５は蓄積キャパシ
タの一方の電極がコンタクトするｎ１型コンタクト領域
、６は多結晶シリコンからなる蓄積キャパシタに於ける
一方の電極（第２層目の多結晶シリコン層）、７は多結
晶シリコンからなる蓄積キャパシタの他方の電極兼ビッ
ト線、８は蓄積キャパシタをそれぞれ示している。尚、
この容量結合型ビット線セルに於ける・拡散層配線４は
各セルに共通する所謂ＶＣＣラインとなっている。また
、第１層目乃至第３層目の多結晶シリコン層は、これに
相当する材料、例えば、金属シリサイド或いはポリサイ
ドに代替することができる。
化シリコン（ＳｉＯ２）膜、３は多結晶シリコンからな
るワードｖＡ（第１層目の多結晶シリコン層）、４は基
準電位配線であるｎ＋型型数散層配線５は蓄積キャパシ
タの一方の電極がコンタクトするｎ１型コンタクト領域
、６は多結晶シリコンからなる蓄積キャパシタに於ける
一方の電極（第２層目の多結晶シリコン層）、７は多結
晶シリコンからなる蓄積キャパシタの他方の電極兼ビッ
ト線、８は蓄積キャパシタをそれぞれ示している。尚、
この容量結合型ビット線セルに於ける・拡散層配線４は
各セルに共通する所謂ＶＣＣラインとなっている。また
、第１層目乃至第３層目の多結晶シリコン層は、これに
相当する材料、例えば、金属シリサイド或いはポリサイ
ドに代替することができる。
ところで、このような容量結合型ビット線セルでは、ワ
ード線３を多結晶シリコンや金属シリサイド等で形成す
る為、大容量のＤＲＡＭになると、ワード線３の抵抗値
が信号遅延の原因になる。また、基準電位配線であるｎ
＋型型数散層配線４比較的細く形成されなければならな
いので、そこでの抵抗もかなり高い値になる。これ等ワ
ード線３や拡散層配線４はアルミニウム程度の低い抵抗
値であることが望ましいのは云うまでもない。
ード線３を多結晶シリコンや金属シリサイド等で形成す
る為、大容量のＤＲＡＭになると、ワード線３の抵抗値
が信号遅延の原因になる。また、基準電位配線であるｎ
＋型型数散層配線４比較的細く形成されなければならな
いので、そこでの抵抗もかなり高い値になる。これ等ワ
ード線３や拡散層配線４はアルミニウム程度の低い抵抗
値であることが望ましいのは云うまでもない。
従来、例えば、多結晶シリコンで作られたワード線の抵
抗値を低下させる為、セルには使用しないアルミニウム
等の金属配線層を層間絶縁膜を介して形成し、それをワ
ード線に対して並列配線となし、複数のセル、例えば３
２セル毎にワード線と前記アルミニウム等の金属配線層
とのコンタクトを採って、ワード線の抵抗値を実質的に
低下させることが試みられている。
抗値を低下させる為、セルには使用しないアルミニウム
等の金属配線層を層間絶縁膜を介して形成し、それをワ
ード線に対して並列配線となし、複数のセル、例えば３
２セル毎にワード線と前記アルミニウム等の金属配線層
とのコンタクトを採って、ワード線の抵抗値を実質的に
低下させることが試みられている。
ところが、第１図に見られるような折り返しビット線型
セルでは、一つのセル内に２本のワード線が存在し、そ
の上、拡散層配線もとなると、ｌセル当り２．５本の側
路配線が必要となる。然しなから、そのような数の側路
配線を通すことば到底不可能なことである。
セルでは、一つのセル内に２本のワード線が存在し、そ
の上、拡散層配線もとなると、ｌセル当り２．５本の側
路配線が必要となる。然しなから、そのような数の側路
配線を通すことば到底不可能なことである。
発明の目的
本発明は、容量結合型ビット線セルを備えた半導体記憶
装置に於ける高抵抗のワード線及び基準電位配線に側路
配線或いは給電線としてアルミニウム等の金属を用いた
配線を形成することができるようにする。
装置に於ける高抵抗のワード線及び基準電位配線に側路
配線或いは給電線としてアルミニウム等の金属を用いた
配線を形成することができるようにする。
発明の構成
本発明は、前記容量結合型ビット線セルでは、通常、ア
ルミニウム等の金属配線層は用いず、３層の多結晶シリ
コン層を形成するのみである為、セルの表面は任意に利
用できることに着目してなされたものであり、転送トラ
ンジスタに於けるソース或いはドレインの一方が蓄積キ
ャパシタに且つ他方が拡散層配線である基準電位配線に
それぞれ接続されると共に該蓄積キャパシタの対向電極
を列状に接続してビット線としてなる容量結合型ビット
線セルと、該容量結合型ビット線セル上に眉間絶縁膜を
介して形成され適所で高抵抗の配線或いはゲート電極で
あるワード線に接続されて側路配線をなす低抵抗の金属
配線と、該金属配線が切断された部分を横切って形成さ
れ適所で前記基準電位配線に接続されて給電を行う低抵
抗の金属配線とを備えてなることを構成を採っている。
ルミニウム等の金属配線層は用いず、３層の多結晶シリ
コン層を形成するのみである為、セルの表面は任意に利
用できることに着目してなされたものであり、転送トラ
ンジスタに於けるソース或いはドレインの一方が蓄積キ
ャパシタに且つ他方が拡散層配線である基準電位配線に
それぞれ接続されると共に該蓄積キャパシタの対向電極
を列状に接続してビット線としてなる容量結合型ビット
線セルと、該容量結合型ビット線セル上に眉間絶縁膜を
介して形成され適所で高抵抗の配線或いはゲート電極で
あるワード線に接続されて側路配線をなす低抵抗の金属
配線と、該金属配線が切断された部分を横切って形成さ
れ適所で前記基準電位配線に接続されて給電を行う低抵
抗の金属配線とを備えてなることを構成を採っている。
このようにすると、例えば多結晶シリコンで構成され高
抵抗であるワード線及び拡散層配線で構成され同様に高
抵抗である基準電位配線を実質的に低抵抗化することが
可能になると共にそれ等低抵抗の金属配線を面積的に無
理なく形成することができる。
抵抗であるワード線及び拡散層配線で構成され同様に高
抵抗である基準電位配線を実質的に低抵抗化することが
可能になると共にそれ等低抵抗の金属配線を面積的に無
理なく形成することができる。
発明の実施例
第３図は本発明一実施例を説明する為の要部平面図であ
る。
る。
図に於いて、１１，１２．１３．１４は多結晶シリコン
からなるワード線、１５，１６，１７゜１８はワード線
に接続されるアルミニウムからなる側路配線、１９は基
準電位配線（図示せず）に給電する為のアルミニウムか
らなる給電線、２０゜２１．２２．２３，２４，２５，
２６．２７はワード線と側路配線とを結合する為のコン
タクト・ホール、２８は基準電位配線と給電線とを結合
する為のコンタクト・ホールをそれぞれ示している。
からなるワード線、１５，１６，１７゜１８はワード線
に接続されるアルミニウムからなる側路配線、１９は基
準電位配線（図示せず）に給電する為のアルミニウムか
らなる給電線、２０゜２１．２２．２３，２４，２５，
２６．２７はワード線と側路配線とを結合する為のコン
タクト・ホール、２８は基準電位配線と給電線とを結合
する為のコンタクト・ホールをそれぞれ示している。
図では、簡明にする為、本発明で説明を必要とする配線
類のみを表しである。尚、この図と第１図及び第２図と
を対比すると構成が判り易い。
類のみを表しである。尚、この図と第１図及び第２図と
を対比すると構成が判り易い。
側路配線１５乃至１８はワード線１１乃至１４に接続さ
れているが、その接続は、ワード線に於ける３２セル毎
に行うのが適当である。
れているが、その接続は、ワード線に於ける３２セル毎
に行うのが適当である。
コンタクト・ホール２０乃至２７の配置からも明らかな
ように側路配線１５乃至１８は適所で分断され、その分
断に依り得られる空所部分には基準電位配線に接続され
る給電線１９が通過するようになっている。
ように側路配線１５乃至１８は適所で分断され、その分
断に依り得られる空所部分には基準電位配線に接続され
る給電線１９が通過するようになっている。
コンタクト・ホール２２乃至２５が他のコンタクト・ホ
ールに対して若干ずれた位置に設定されているのは、通
常、コンタクト形成部分は位置合わせ余裕を採る為に配
線よりも幅広に形成されるので、前記のようにずらすと
、スペース的に余裕を得られること及びコンタクト・ホ
ール２８を形成する必要があること等に依る。
ールに対して若干ずれた位置に設定されているのは、通
常、コンタクト形成部分は位置合わせ余裕を採る為に配
線よりも幅広に形成されるので、前記のようにずらすと
、スペース的に余裕を得られること及びコンタクト・ホ
ール２８を形成する必要があること等に依る。
このような構成にすると、セル内を通過するアルミニウ
ム等の金属配線は（２本／セル）となり面積的な余裕は
充分であって、しかも、側路配線１５乃至１８と給電線
１９とは単一の金属配線層で構成されるものであるから
、該金属配線層をバターニングすることに依り完成させ
ることができる。
ム等の金属配線は（２本／セル）となり面積的な余裕は
充分であって、しかも、側路配線１５乃至１８と給電線
１９とは単一の金属配線層で構成されるものであるから
、該金属配線層をバターニングすることに依り完成させ
ることができる。
発明の効果
本発明の半導体記憶装置では、転送トランジスタに於け
るソース或いはドレインの一方が蓄積キャパシタに且つ
他方が拡散層配線である基準電位配線にそれぞれ接続さ
れると共に該蓄積キャパシタの対向電極を列状に接続し
てビット線としてなる容量結合型ビット線セルと、該容
量結合型ビット線セル状に眉間絶縁膜を介して形成され
適所で高抵抗の配線或いはゲート電極で構成されたワー
ド線に接続されて側路配線をなす低抵抗の金属配線と、
該金属配線が切断された部分を横切って形成され適所で
前記基準電位配線に接続されて給電を行う低抵抗の金属
配線とを備えてなる構成を採っている。従って、ワード
線が例えば多結晶シリコン等で構成され高抵抗であって
も、また、基準電位線が拡散層で構成され高抵抗であっ
ても、ワード線の側路配線となる金属配線或いは基準電
位配線の給電線である金属配線に依り実質的に低抵抗化
することができる。そして、基準電位線を低抵抗化する
為の給電線である金属配線は、ワード線の側路配線とな
っている金属配線を分断して空所となった部分を通過さ
せるようにしているので、両金属配線は単一の金属配線
層で形成することが可能であるにも拘わらずスペース的
には充分に余裕のある配線パターンとなり、しかも、容
量結合型ビット線セルでは金属配線を用いないから、そ
の表面に金属配線層を形成して適宜に利用することが任
意であることと相俟って、その実施は容易である。
るソース或いはドレインの一方が蓄積キャパシタに且つ
他方が拡散層配線である基準電位配線にそれぞれ接続さ
れると共に該蓄積キャパシタの対向電極を列状に接続し
てビット線としてなる容量結合型ビット線セルと、該容
量結合型ビット線セル状に眉間絶縁膜を介して形成され
適所で高抵抗の配線或いはゲート電極で構成されたワー
ド線に接続されて側路配線をなす低抵抗の金属配線と、
該金属配線が切断された部分を横切って形成され適所で
前記基準電位配線に接続されて給電を行う低抵抗の金属
配線とを備えてなる構成を採っている。従って、ワード
線が例えば多結晶シリコン等で構成され高抵抗であって
も、また、基準電位線が拡散層で構成され高抵抗であっ
ても、ワード線の側路配線となる金属配線或いは基準電
位配線の給電線である金属配線に依り実質的に低抵抗化
することができる。そして、基準電位線を低抵抗化する
為の給電線である金属配線は、ワード線の側路配線とな
っている金属配線を分断して空所となった部分を通過さ
せるようにしているので、両金属配線は単一の金属配線
層で形成することが可能であるにも拘わらずスペース的
には充分に余裕のある配線パターンとなり、しかも、容
量結合型ビット線セルでは金属配線を用いないから、そ
の表面に金属配線層を形成して適宜に利用することが任
意であることと相俟って、その実施は容易である。
第１図は容量結合型ビット線セルの要部平面図、第２図
は第１図に於ける線ｘ−ｘ ’に沿う要部切断側面図、
第３図は本発明一実施例を説明する為の要部平面図をそ
れぞれ表している。 図に於いて、１はｐ型シリコン半導体基板、２は二酸化
シリコン膜、３は多結晶シリコンからなるワード線（第
１層目の多結晶シリコン層）、４は基準電位配線である
ｎ＋型型数散層配線５は蓄積キャパシタの一方の電極が
コンタクトするｎ＋＋コンタクト領域、６は多結晶シリ
コンからなる蓄積キャパシタに於ける一方の電極（第２
層目の多結晶シリコン層）、７は多結晶シリコンからな
る蓄積キャパシタの他方の電極兼ビット線、８は蓄積キ
ャパシタ、１１乃至１４は多結晶シリコンからなるワー
ド線、１５乃至工８はワード線に接続されるアルミニウ
ムからなる側路配線、１９は基準電位配線に給電する為
のアルミニウムからなる給電線、２０乃至２７はワード
線と側路配線とを結合する為のコンタクト・ホール、２
８は基準電位配線と給電線とを結合する為のコンタクト
・ホールをそれぞれ示している。 第１図 第２図
は第１図に於ける線ｘ−ｘ ’に沿う要部切断側面図、
第３図は本発明一実施例を説明する為の要部平面図をそ
れぞれ表している。 図に於いて、１はｐ型シリコン半導体基板、２は二酸化
シリコン膜、３は多結晶シリコンからなるワード線（第
１層目の多結晶シリコン層）、４は基準電位配線である
ｎ＋型型数散層配線５は蓄積キャパシタの一方の電極が
コンタクトするｎ＋＋コンタクト領域、６は多結晶シリ
コンからなる蓄積キャパシタに於ける一方の電極（第２
層目の多結晶シリコン層）、７は多結晶シリコンからな
る蓄積キャパシタの他方の電極兼ビット線、８は蓄積キ
ャパシタ、１１乃至１４は多結晶シリコンからなるワー
ド線、１５乃至工８はワード線に接続されるアルミニウ
ムからなる側路配線、１９は基準電位配線に給電する為
のアルミニウムからなる給電線、２０乃至２７はワード
線と側路配線とを結合する為のコンタクト・ホール、２
８は基準電位配線と給電線とを結合する為のコンタクト
・ホールをそれぞれ示している。 第１図 第２図
Claims (1)
- 転送トランジスタに於番するソース或いはドレイ□゛ン
の一方が蓄積キャパシタに且つ他方が拡散層配線である
基準電位配線にそれぞれ接続されると共に該蓄積キャパ
シタの対向電極を列状に接続してビット線としてなる容
量結合型ビット線セルと、該容量結合型ビット線セル上
に層間絶縁膜を介して形成され適所で高抵抗の配線或い
はゲート電極で構成されたワード線に接続さ゛れて側路
配線をなす低抵抗の金属配線と、該金属配線が切断され
た部分を横切って形成され適所で前記基準電位配線に接
続されて給電を行う低抵抗の金属配線とを備えてなるこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59020866A JPS60167361A (ja) | 1984-02-09 | 1984-02-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59020866A JPS60167361A (ja) | 1984-02-09 | 1984-02-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60167361A true JPS60167361A (ja) | 1985-08-30 |
Family
ID=12039070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59020866A Pending JPS60167361A (ja) | 1984-02-09 | 1984-02-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60167361A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62177963A (ja) * | 1986-01-30 | 1987-08-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS636870A (ja) * | 1986-06-27 | 1988-01-12 | Oki Electric Ind Co Ltd | 半導体装置 |
| US5026143A (en) * | 1985-02-06 | 1991-06-25 | Sharp Kabushiki Kaisha | Active type liquid crystal matrix display having signal electrodes with expanded sections at group exposure boundaries |
-
1984
- 1984-02-09 JP JP59020866A patent/JPS60167361A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5026143A (en) * | 1985-02-06 | 1991-06-25 | Sharp Kabushiki Kaisha | Active type liquid crystal matrix display having signal electrodes with expanded sections at group exposure boundaries |
| JPS62177963A (ja) * | 1986-01-30 | 1987-08-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS636870A (ja) * | 1986-06-27 | 1988-01-12 | Oki Electric Ind Co Ltd | 半導体装置 |
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