JPS636870A - 半導体装置 - Google Patents

半導体装置

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JPS636870A
JPS636870A JP61149403A JP14940386A JPS636870A JP S636870 A JPS636870 A JP S636870A JP 61149403 A JP61149403 A JP 61149403A JP 14940386 A JP14940386 A JP 14940386A JP S636870 A JPS636870 A JP S636870A
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Hiroshi Inoue
井上　紘
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体装置、特にランダムアクセスメモリ（
ＤＲＡＭ　）におけるメモリセルアレイの構造に関する
ものである。
（従来の技術） 半導体装置（以下ＤＲＡＭを例にとる）は、［アイトリ
プル　イー　ジャーナル　オブ　ソリッドステイト　サ
ーキットＪ　（ＩＥＥＥ　ＪＯＵＮＡＬ　ＯＦ　５ＯＬ
ＩＤ−８ＴＡＴＥ　ＣＩＲＣＵＩＴＳ　）　（Ｄ　ＶＯ
Ｌ、　ＳＣ−２０、Ｎｏ、　５　。
０ＣＴＯＢＥＲ１９８５の９０３イージ以降に記載され
た様な構造をしている。これを上記文献のＦｉｇ、　１
．を参考にしつつ簡単に説明する。
ＤＲＡＭは、マトリクス状に並んだ多数のメモリセルと
、これからデータを取シ出す複数行のビット１ｉ　（Ｂ
ＩＴ　ＬＩＮＥ　）と、このビット線と直角に交わり、
メモリセルを選択する複数列のワード線（ＷＯＲＤＬＩ
ＮＥ　）を有する。
この様なりＲＡＭにおいて、ワード線は、選択して高電
位にすることＫよシ、これに付随したメモリセルからビ
ット線に情報を読み出す働きをする。
また、情報の書き込みの場合も同様にメモリセルの選択
の動作を行う。
この様なりＲＡＭにおいて読み出し、書き込みの動作速
度は性能を決定する重要な要素の一つであるため、ビッ
ト線及びワード線の抵抗を小さくする必要がある。その
ため上記文献においてビット線にはポリサイド層を用い
ておシ、ワード線にはポリシリコン層からなる層（以下
このワード線を主ワード線という）上に沿ってアルミニ
ウム層からなる層（以下このワード線を補助ワード線と
いう）を形成し接続した構成を用いることが記載されて
いる。
（発明が解決しようとする問題点） しかしながら、この様なワード線には以下のような問題
点があった。これを第２図及び第３図を参照しつつ説明
する。
第２図はＤＲＡＭの一例の全体を示す平面図である。
図において、２１はローデコーダ、２２はコラムデコー
ダ及びセンスアンプ、２３はメモリセルアレイの一ブロ
ック、２４はワード線のうちの１本、２５はビット線の
うちの１本を示し、この例では、メモリセルアレイブロ
ック２３は４つのブロックから成り立っている。又、第
３図は、ワード線だけを取り出した図で、（ａ）は平面
図であシ、（ｂ）はそのＡ−Ａ断面図である。図におい
て、３４は主ワード線（実線）、３４′は補助ワード線
（破線）を示し、３６は主ワード線３４と補助ワード線
３４′との接続用のコンタクトである。
第３図かられかる様に、ワード線は製造工程上の問題に
よシ微細化が困難で、ポリシリコン層から構成される主
ワード線より、アルミニウムから構成される補助ワード
線の幅が大きくなってしまうとともにその間隔を大きく
しなければならない。
そうしないと、補助ワード線３４′のアルミニウムが、
短絡する不良が発生するのである。例えば、主ワード線
３４の幅及び間隔を各０．８μｍとすることができると
き、補助ワード線３４′は幅１μｍ、間隔を１．５μｍ
としなければならない。すなわち、主ワード線３４のピ
ッチを１．６μｍとすることができるとき、補助ワード
線第３４′のピッチは２．５μｍとしなければならない
のである。主ワード線３４と補助ワード線３４／は組に
して用いる必要があるため、半導体装置の集積度は補助
ワード線３４′に規定されてしまい高集積化の妨げとな
っていた。
これを防ぐために、主ワード線３４を、ポリシリコン層
よ９１桁抵抗の小さいポリサイド層によって形成するこ
とにより、補助ワード線３４′を用いないようにするこ
とが考えられる。しかしながら、それでもポリサイドの
抵抗は数Ω／口はあるため、用いることができるワード
線の長さに限界が生ずる。この長さの限界のため、ワー
ド線の長さを半分にすると、メモリセルアレイブロック
数を倍にする必要が生ずる。これは、すなわち、第２図
においてメモリセルアレイブロック数を８つにすること
に対応する。この様に、メモリセルアレイブロックが増
加すると、デコーダが余分に必要になるので、チップが
大きくなるという欠点がある。
（問題点を解決するための手段） 本発明は、複数列のワード線を有するメモリセルアレイ
を備えだ半導体装置において、比較的高抵抗の主ワード
線上に、比較的低抵抗でそれより短い補助ワード線を有
し、隣接する列同士で補助ワード線同士が隣接しないよ
うに形成したものである。
（作用） 本発明は、比較的低抵抗の補助ワード線を有すルノテワ
ード線の抵抗を減少させることができ、この補助ワニド
線が隣接するワード線の補助ワード線と隣接しないよう
に構成されているので、ワード線のピッチを小さくする
ことができるのである。
（実施例） 第１図（、）、（ｂ）は、本発明の一実施例を説明する
だめのワード線の平面図及びそのＡ−Ａ断面図である。
第１図（ｂ）により断面形状を説明すれば、前記文献Ｆ
ｉｇ、　１．と同様に半導体基板１１上には、フィール
ド酸化層１及びケ゛−ト酸化層２が形成されている。こ
の−部には、ポリシリコン層３により形成された、キャ
ノクシタの電極ダート層３が形成されている。尚、半導
体基板ＩＩにはキャパシタの他の電極となる不純物領域
及びトランジスタを構成するだめの不純物領域が形成さ
れているのは言うまでもない。
これらの層上にはポリサイド層からなる主ワード線１４
が絶縁層４を介して形成されている。このワード線１４
上にはガラス層等から構成される絶縁層５及び６を有し
、更にこの上には主ワード線１４の１列おきにこの主ワ
ード線１４より低抵抗の材質、例えばアルミニウム等の
金属層から構成される補助ワード線１４′が形成されて
いる。主ワード線１４と補助ワード線１４′とは絶縁層
５及び６に設けられたスルーホールを介して接続されて
いる。そのため、Ａ−Ａ断面には絶縁層５と６の間に形
成されているビット線の断面は表出していない。すなわ
ち、ビット線はスルーホールのある場所を避けて形成さ
れているのである。
（ａ）によりその平面形状を説明すれば、ポリサイド層
によシ構成された主ワード線１４（実線）は１．７１Ｊ
サイド層で形成できるほぼ最小ピッチで複数列平行に並
んでいる。この上に沿って、この主ワード線１４よりも
短い補助ワード線１４′（破線）が主ワード線１４を短
絡する様に構成されるとともに隣の列の補助ワード線１
４′と隣接しない様に形成されている。この様に補助ワ
ード線１４′同士が隣接しない様に構成されるため、補
助ワード線１４の微細化の困難性により太くなったりは
み出したシしても、補助ワード線１４′同士で短絡する
ことがなくなるのである。
補助ワード線１４／は列単位で考えれば、ワード線領域
の約半分の領域を占めるように形成し、補助ワード線が
形成されている領域と、形成されていない領域がほぼ同
じ長さずつ交互になるように複数に分割して形成すると
よい。そのだめの形状はメモリセルアレイで見れば、市
松模様状になる。
この補助ワード線の１ワード線当たシの分割数は多い稚
虫ワード線メモリセルの選択時間が均一になるが、ある
程度で均一化に限界がくるので８分割程度でよいと考え
られる。又、この補助ワード線１４′の主ワード線との
電気的接続は、補助ワード線１４′の両端位置に形成さ
れたコンタクト穴を通して行う。
この様に補助ワード線１４’を金属層によシ構成するこ
とによりワード線の抵抗はおよそ半分になシ、そのため
主ワード線をポリサイド層で形成してもメ′モリセルア
レイブロック数を増加させなくても良いのである。
（発明の効果） 以上説明したように、本発明によれば補助ワード線が隣
接する列の補助ワード線と隣接しないように形成されて
いるので補助ワード線同士の短絡がなくなって、半導体
装置の信頼性が向上する七ともに補助ワード線の微細化
の困難性にもかかわらず集積度を向上させることが出来
るのである。
尚、半導体装置をＤＲＡＭを例にとって説明したがこれ
に限らず、ＳＲＡＭ、　ＲＯＭ、　ＥＰＲＯＭ、　ＥＥ
ＰＲＰＭ等のメモリＩＣおよび、これらメモリを含むマ
イクロコンピュータ等、ワード線を有するすべてのＩＣ
に適用することが出来る。
【図面の簡単な説明】
第１図は本発明の一実施例の半導体装置を説明するため
の図で（ａ）は平面図で（ｂ）はそのＡ−Ａ断面図であ
り、第２図はＤＲＡＭの全体を説明する図で第３図は従
来の半導体装置を説明する図で（、）は平面図でｆｂ）
はＡ−Ａ断面図である。 １・・・フィールド酸化層、２・・・デート酸化層、３
・・・電極デート層、４，５．６・・・絶縁層、１４・
・・主ワード線、１４′・・・補助ワード線。 特許出願人　　沖電気工業株式会社 ＤＲＡＭ全体図 第２図 茹５表の＋４勺１巳４躾夏のワーＰ楳蚊岨７第３図 手続補正書（峠） １．事件の表示 昭和６１年　特　　許　願第１４９４０３号２）発明の
名称 半導体装置 ３、補正をする者 事件との関係　　　　　　　特　許　出　願　人任　所
（〒１０５）　　東京都港区虎ノ門１丁目７番１２号４
、代理人 住　所（〒１０５）　　　東京都港区虎ノ門１丁目７番
１２号明細書中「発明の詳細な説明」の欄、及び図面６
、補正の内容 （１）　　明細書第３頁第１行目にｒ　（ＷＯＲＤＬＩ
ＮＥ）　Ｊとあるのを ｒ　（ＷＯＲＤ　ＬＩＮＥ　）　Ｊと補正する。 （２）同書第５頁第１４行目に「？リサイドの抵抗は」
とあるのを 「Ｉリサイドの比抵抗は」と補正する。 （３）同書第８頁第１２行目に「１４の微細化」とある
のを 「１４′の微細化」と補正する。 （４）図面「第１図（ｂ）」を別紙の通シ補正する。

Claims (4)

    【特許請求の範囲】
  1. （１）複数列のワード線を有するメモリセルアレイ構造
    を備えた半導体装置において、 前記ワード線は比較的高抵抗の材質からなる主ワード線
    と、該主ワード線に沿ってこの上方に該主ワード線より
    短い長さで形成された補助ワード線を有し、該補助ワー
    ド線は前記主ワード線より低抵抗の材質で形成されると
    ともにこの両端で前記主ワード線と電気的接続を有する
    様に形成され、かつ一の列に設けられた補助ワード線と
    、この隣の列に設けられた補助ワード線が隣合わない様
    に形成された半導体装置。
  2. （２）特許請求の範囲１項において、前記主ワード線は
    ポリサイド層から構成されることを特徴とする半導体装
    置。
  3. （３）特許請求の範囲第１項において、前記補助ワード
    線は金属層より構成されることを特徴とする半導体装置
    。
  4. （４）特許請求の範囲第１項において、前記補助ワード
    線は市松模様状に形成したことを特徴とする半導体装置
    。
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