KR100390976B1 - 메모리 소자 - Google Patents

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KR100390976B1 KR10-2001-0016305A KR20010016305A KR100390976B1 KR 100390976 B1 KR100390976 B1 KR 100390976B1 KR 20010016305 A KR20010016305 A KR 20010016305A KR 100390976 B1 KR100390976 B1 KR 100390976B1
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Abstract

본 발명은 메모리 소자에 관한 것으로, 특히 활성영역과 워드 라인을 재배치하여 디램(Dynamic Random Access Memory: DRAM) 셀(Cell)의 7F2레이아웃을 하므로, DRAM 셀의 6F2레이아웃보다 활성영역의 장축 양쪽으로 그 크기가 각각 커져 오버레이 마진(Overlay margin) 확보가 용이하고, 또한 3개의 워드 라인으로 이루어진 워드 라인 그룹 중 외곽에 위치한 두 개의 워드 라인 각각은 컬럼(Column) 셀 두 개에 한 개만이 연결되기 때문에 종래의 DRAM 셀의 6F2레이아웃보다 잡음이 감소하므로 소자의 특성 및 수율을 향상시키는 특징이 있다.

Description

메모리 소자{Memory device}
본 발명은 메모리 소자에 관한 것으로, 특히 디램(Dynamic Random Access Memory: DRAM) 셀(Cell)의 7F2레이아웃을 하여 소자의 특성 및 수율을 향상시키는 메모리 소자에 관한 것이다.
현재 DRAM 또는 에프이램(Ferroelectric Random Access Memory: FeRAM) 등과 같은 메모리 소자의 대용량화를 위한 메모리 소자 개발이 이루어지고 있으나, 상기 메모리 소자의 대용량화로 칩(Chip)의 크기가 증가하게 된다.
상기 칩의 크기 증가로 웨이퍼(Wafer) 당 칩의 수가 감소하는 문제를 해결하기 위해 셀 배열 방법의 변화를 통해 셀 면적을 감소시킬 수 있는 방법의 개발 연구가 진행되고 있다.
도 1은 종래 기술에 따른 DRAM 셀의 8F2레이아웃도이고, 도2는 종래 기술에따른 DRAM 셀의 8F2레이아웃의 활성영역을 나타낸 평면도이다.
그리고, 도 3은 종래 기술에 따른 DRAM 셀의 8F2레이아웃의 활성영역과 캐패시터간의 콘택을 나타낸 평면도이다.
종래 기술에 따른 DRAM 셀의 8F2레이아웃은 도 1에서와 같이, 폴디드(Folded) 비트 라인 셀 배열 구조로서 반도체 기판(11), 최소 선폭인 F를 기준으로 하면 상기 반도체 기판(11)상에 제 1 방향으로 서로 1F의 간격을 가지면서 막대 형상으로 배열되어 형성되는 다수개의 워드 라인(13)들, 상기 워드 라인(13)들 상측에 상기 제 1 방향과 수직한 제 2 방향으로 서로 1F의 간격을 가지면서 막대 형상으로 배열되어 형성되는 다수개의 비트 라인(15)들, 상기 비트 라인(15)들 사이의 반도체 기판(11)의 표면에 상기 제 2 방향으로 서로 3F의 간격을 가지면서 막대 형상으로 배열되어 형성되는 다수개의 활성영역(17)들이 포함된다.
여기서, 상기 DRAM 셀의 8F2레이아웃에서의 활성영역(17)은 상기 두 개의 워드 라인(13)과 하나의 비트 라인(15)에 전기적으로 연결되며, 도 2에서와 같이 전체적으로 서로 엇갈린 형태의 사선 방향으로 배열된다.
그리고, 상술한 DRAM 셀의 8F2레이아웃은 상기 활성영역(17)간의 간격이 3F이므로 오버레이 마진(Overlay margin) 확보가 용이하여 도 3에서와 같이, 상기 활성영역(17)에 대해 오버레이 마진을 위한 영역(19)을 0.5F로 설정할 경우에도 상기 활성영역(17)과 캐패시터 콘택(21)의 연결이 용이하다.
이때, 상기 상술한 DRAM 셀의 8F2레이아웃은 셀 면적이 증가한다는 문제점이 있었다.
도 4는 종래 기술에 따른 DRAM 셀의 6F2레이아웃도이고, 도 5는 종래 기술에 따른 DRAM 셀의 6F2레이아웃의 활성영역을 나타낸 평면이다.
그리고, 도 6은 종래 기술에 따른 DRAM 셀의 6F2레이아웃의 활성영역과 캐패시터간의 콘택을 나타낸 평면도이다.
상술한 DRAM 셀의 8F2레이아웃보다 셀 면적을 감소시키기 위한 종래 기술에 따른 DRAM 셀의 6F2레이아웃은 도 4에서와 같이, 오픈(Open) 비트 라인 셀 배열 구조로서 반도체 기판(11), 최소 선폭인 F를 기준으로 하면 상기 반도체 기판(11)상에 제 1 방향으로 서로 1F의 간격을 가지면서 막대 형상으로 배열되어 형성되는 다수개의 워드 라인(13)들, 상기 워드 라인(13)들 상측에 상기 제 1 방향과 수직한 제 2 방향으로 서로 1F의 간격을 가지면서 막대 형상으로 배열되어 형성되는 다수개의 비트 라인(15)들, 상기 비트 라인(15)들 사이의 반도체 기판(11)의 표면에 상기 제 2 방향으로 서로 1F의 간격을 가지면서 막대 형상으로 배열되어 형성되는 다수개의 활성영역(17)들을 포함한다.
여기서, 상기 DRAM 셀의 6F2레이아웃에서의 활성영역(17)은 상기 두 개의 워드 라인(13)과 하나의 비트 라인(15)에 전기적으로 연결되며, 도 5에서와 같이 전체적으로 서로 엇갈리지 않는 형태의 사선 방향으로 배열된 형태를 갖는다.
상술한 DRAM 셀의 6F2레이아웃은 한 개의 워드 라인(13) 선택에 대해 인접해 있는 두 개의 비트 라인(15)에 동시에 정보가 나타나게 되어, 인접해 있는 두 개의 비트 라인(15)을 감지회로에 의해 분리할 수 없어, 서로 다른 블록(Block)에 속해 있는 비트 라인(15)을 비교 감지하므로, 상기 폴디드 비트 라인 셀 배열 구조인 DRAM 셀의 8F2레이아웃보다 잡음이 증가한다.
그리고, 상술한 DRAM 셀의 6F2레이아웃은 상기 활성영역(17)간의 간격이 1F이므로 오버레이 마진 확보가 어려워 도 6에서와 같이, 상기 활성영역(17)에 대해 오버레이 마진을 위한 영역(19)을 0.5F로 설정할 경우, 상기 활성영역(17)과 캐패시터 콘택(21)의 접촉 영역이 상기 DRAM 셀의 8F2레이아웃보다 작아 콘택 저항이 증가한다.
종래의 메모리 소자 특히, DRAM 셀의 6F2레이아웃은 다음과 같은 문제점이있었다.
첫째, 활성영역의 오버레이 마진 확보가 어려워 콘택 저항이 증가하고 소자의 수율이 감소된다.
둘째, 한 개의 워드 라인 선택에 대해 인접해 있는 두 개의 비트 라인에 동시에 정보가 나타나게 되어, 인접해 있는 두 개의 비트 라인을 감지회로에 의해 분리할 수 없어, 서로 다른 블록에 속해 있는 비트 라인을 비교 감지하므로 잡음이 증가한다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 활성영역과 워드 라인을 재배치하므로 DRAM 셀의 7F2레이아웃을 하여 단위 셀 당 면적을 줄이면서 공정상의 오버레이 마진 확보가 용이한 메모리 소자를 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 DRAM 셀의 8F2레이아웃도
도2는 종래 기술에 따른 DRAM 셀의 8F2레이아웃의 활성영역을 나타낸 평면도
도 3은 종래 기술에 따른 DRAM 셀의 8F2레이아웃의 활성영역과 캐패시터간의 콘택을 나타낸 평면도
도 4는 종래 기술에 따른 DRAM 셀의 6F2레이아웃도
도 5는 종래 기술에 따른 DRAM 셀의 6F2레이아웃의 활성영역을 나타낸 평면도
도 6은 종래 기술에 따른 DRAM 셀의 6F2레이아웃의 활성영역과 캐패시터간의 콘택을 나타낸 평면도
도 7은 본 발명의 실시 예에 따른 DRAM 셀의 7F2레이아웃도
도 8은 본 발명의 실시 예에 따른 DRAM 셀의 7F2레이아웃의 활성영역을 나타낸 평면도
< 도면의 주요 부분에 대한 부호의 설명 >
11, 31 : 반도체 기판 13, 33 : 워드 라인
15, 35 : 비트 라인 17, 37 : 활성영역
21, 41 : 캐패시터 콘택 39 : 워드 라인 그룹
본 발명의 메모리 소자는,반도체 기판과,상기 반도체 기판 상에 워드 라인이 형성되되, 제 1 방향으로 최소 선폭인 1F의 간격으로 배열되면서, 3 개의 워드 라인을 워드 라인 그룹 단위로 설정하여 2F의 간격으로 배열되는 워드 라인들과,상기 워드 라인들과 수직한 제 2 방향의 1F의 간격으로 배열되는 비트 라인들과,상기 비트 라인들 사이의 반도체 기판 표면에 상기 제 2 방향으로 서로 1F의 간격을 가지면서 막대 형상으로 배열되어 형성되며 상기 두 개의 워드 라인과 하나의 비트 라인에 전기적으로 연결되는 활성영역을 포함하여 구성됨을 특징으로 하는 메모리 소자를 제공하는 것과,상기 워드 라인 그룹 중 가운데에 위치한 워드 라인은 모든 컬럼(Column) 셀에 연결되고, 남은 두 개의 워드 라인은 컬럼 셀 두 개에 한 개만이 연결되는 것과,상기 활성영역은 DRAM 셀의 6F2레이아웃보다 장축 양쪽으로 0.4 ∼ 0.6F씩 크게 형성되는 것과,상기 활성영역은 전체적으로 지그재그 형태로 배열되는 것을 특징으로 한다.
상기와 같은 본 발명에 따른 메모리 소자의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 7은 본 발명의 실시 예에 따른 DRAM 셀의 7F2레이아웃도이고, 도 8은 본 발명의 실시 예에 따른 DRAM 셀의 7F2레이아웃의 활성영역을 나타낸 평면도이다.
본 발명의 실시 예에 따른 DRAM 셀의 7F2레이아웃은 도 7에서와 같이, 반도체 기판(31), 최소 선폭인 F를 기준으로 하면 상기 반도체 기판(31)상에 가로 방향으로 서로 간격을 가지면서 막대 형상으로 배열되어 형성되는 다수개의 워드 라인(33)들, 상기 워드 라인(33)들 상측에 세로 방향으로 서로 1F의 간격을 가지면서 막대 형상으로 배열되어 형성되는 다수개의 비트 라인(35)들, 상기 비트 라인(35)들 사이의 반도체 기판(31)의 표면에 세로 방향으로 서로 1F의 간격을 가지면서 막대 형상으로 배열되어 형성되는 다수개의 활성영역(37)들을 포함한다.
여기서, 상기 워드 라인(33)들은 가로 방향으로 서로 1F의 간격을 가지면서 막대 형상으로 배열되면서, 3 개의 워드 라인(33)을 워드 라인 그룹(39) 단위로 설정하여 가로 방향으로 2F의 간격을 갖으며 배열된다.
이때, 상기 워드 라인 그룹(39) 중 가운데에 위치한 워드 라인(33)은 모든 컬럼(Column) 셀에 연결된다.
그리고, 남은 두 개의 워드 라인(33)은 컬럼 셀 두 개에 한 개만이 연결되고, 그 때문에 잡음 마진이 좋은 폴디드 비트 라인 셀 배열 구조가 가능하여 본 발명의 실시 예에 따른 DRAM 셀의 7F2레이아웃가 종래의 DRAM 셀의 6F2레이아웃보다 잡음이 저하된다.
또한, 오버레이 마진 확보를 위하여 종래의 DRAM 셀의 6F2레이아웃보다 상기 활성영역(37)의 장축 양쪽으로 0.5F(41)씩 크게 하며, 그 크기는 0.4F ∼ 0.6F와 같이 포토 장비의 정확도에 따른 오버레이 마진 정도에 따라 변할 수 있다.
여기서, 상기 본 발명의 실시 예에 따른 DRAM 셀의 7F2레이아웃에서의 활성영역(37)은 상기 두 개의 워드 라인(33)과 하나의 비트 라인(35)에 전기적으로 연결되며, 도 8에서와 같이 전체적으로 지그재그(Zig-zag) 형태로 배열된다.
본 발명의 메모리 소자는 활성영역과 워드 라인을 재배치하여 DRAM 셀의 7F2레이아웃을 하므로, 종래의 DRAM 셀의 6F2레이아웃보다 활성영역의 장축 양쪽으로 그 크기가 각각 커져 오버레이 마진 확보가 용이하고, 또한 3개의 워드 라인으로 이루어진 워드 라인 그룹 중 외곽에 위치한 두 개의 워드 라인 각각은 컬럼 셀 두 개에 한 개만이 연결되기 때문에 종래의 DRAM 셀의 6F2레이아웃보다 잡음이 감소하므로 소자의 특성 및 수율을 향상시키는 효과가 있다.

Claims (5)

  1. 반도체 기판과,
    상기 반도체 기판 상에 워드 라인이 형성되되, 제 1 방향으로 최소 선폭인 1F의 간격으로 배열되면서, 3 개의 워드 라인을 워드 라인 그룹 단위로 설정하여 2F의 간격으로 배열되는 워드 라인들과,
    상기 워드 라인들과 수직한 제 2 방향의 1F의 간격으로 배열되는 비트 라인들과,
    상기 비트 라인들 사이의 반도체 기판 표면에 상기 제 2 방향으로 서로 1F의 간격을 가지면서 막대 형상으로 배열되어 형성되며 상기 두 개의 워드 라인과 하나의 비트 라인에 전기적으로 연결되는 활성영역을 포함하여 구성됨을 특징으로 하는 메모리 소자.
  2. 제 1 항에 있어서,
    상기 워드 라인 그룹 중 가운데에 위치한 워드 라인은 모든 컬럼(Column) 셀에 연결되고, 남은 두 개의 워드 라인은 컬럼 셀 두 개에 한 개만이 연결됨을 특징으로 하는 메모리 소자.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 활성영역은 DRAM 셀의 6F2레이아웃보다 장축 양쪽으로 0.4 ∼ 0.6F씩 크게 형성됨을 특징으로 하는 메모리 소자.
  5. 제 1 항에 있어서,
    상기 활성영역은 전체적으로 지그재그 형태로 배열됨을 특징으로 하는 메모리 소자.
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* Cited by examiner, † Cited by third party
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