KR100861790B1 - 폴디드 비트라인 구조를 갖는 평판 디램 셀 - Google Patents

Abstract

본 발명은 폴디드 비트라인 구조를 갖는 평판 디램 셀에 관한 것으로, 특히 기존의 워드라인과 교차하는 비트라인과 비트라인바를 센스 앰프의 양쪽으로 벌어져 있도록 하던 것을 비트라인쌍 중 비트라인과 비트라인을 하나의 액티브 영역 내에 교대로 로우(row)를 이루며 평행하게 형성하고, 그 비트라인쌍을 센스 앰프의 어느 한쪽으로 나란하게 위치하도록 함으로써, 한 쌍의 비트라인과 비트바라인에 연결되는 비트라인 콘택의 위치를 동일하게 하여 비트라인들간의 노이즈 차이를 줄이거나 제거하여 메모리소자의 신뢰성을 향상시킬 뿐만 아니라, 면적을 줄여 메모리 소자의 집적도를 향상시키도록 한다.

폴디드 비트라인, 센스 앰프, 노이즈

Description

폴디드 비트라인 구조를 갖는 평판 디램 셀{Planer DRAM Cell having Folded Bit Line Structure}

도 1은 종래의 오픈 비트라인 구조를 갖는 평판 디램 셀 레이아웃을 설명하기 위해 나타낸 도면.

도 2는 본 발명의 실시예에 따른 폴디드 비트라인 구조를 갖는 평판 디램 셀 레이아웃을 설명하기 위해 나타낸 도면.

도 3은 도 2의 폴디드 비트라인 구조를 갖는 평판 디램 셀 레이아웃의 일부분을 구체화하여 설명하기 위해 나타낸 도면.

도 4은 본 발명의 다른 실시예에 따른 폴디드 비트라인 구조를 갖는 평판 디램 셀 레이아웃을 설명하기 위해 나타낸 도면.

도 5는 도 4의 폴디드 비트라인 구조를 갖는 평판 디램 셀 레이아웃의 일부분을 구체화하여 설명하기 위해 나타낸 도면.

-- 도면의 주요부분에 대한 부호의 설명 --

10,10' : 비트라인 패턴 11 : 비트라인 콘택

13 : 활성영역 15 : 워드라인

16,16' : 비트라인 17,17' : 비트바라인

18 : 센스 앰프

본 발명은 반도체 장치 제조 분야에 관한 것으로, 폴디드 비트라인(folded bit line) 구조를 갖는 평판 디램(Dynamic Random Access Memory, 이하 DRAM이라함) 셀(cell)에 관한 것이다.

적어도 1비트이 2진 정보를 저장하기 위한 메모리 셀들을 구비한 반도체 메모리 장치들 중 DRAM 장치는 다른 메모리 장치들에 비해 빠르게 고집적화되는 추세에 있다.

최근 각 반도체 제작자는 초고집적 DRAM의 구현에 많은 노력을 기울이고 있으며, 초고집적 DRAM의 구현을 위한 노력들 중 하나는 센스 앰프 블록(sense amp block)의 레이 아웃에 있다.

상기 DRAM에 있어서, 메모리 셀 어레이는 복수 개의 메모리 셀 블록들로 나눠져 있고, 상기 각 메모리 셀 블록에 대응하는 각 감지 증폭 블록은 인접한 메모리 셀 블록들에 각각 제공되는 한 쌍의 비트라인들을 공유하도록 레이 아웃된다.

도 1은 종래의 오픈 비트라인 구조를 갖는 평판 디램 셀 레이아웃이다.

도 1에 도시된 바와 같이, 반도체기판 상에 복수개의 비트라인(6),복수개의 비트바라인(7), 워드라인(5), 활성영역(3), 활성영역(3)의 비트라인 콘택(1), 활성영역으로 형성된 커패시터의 하부전극(9)과 게이트로 형성된 커패시터의 상부전극(4)으로 구성된 평판 1비트 디램 셀(2)이 형성되어 있다.

복수개의 비트라인(6)과 비트바라인(7)이 센스 앰프(8)의 양쪽으로 평행하게 형성되어 있고, 복수개의 워드라인(5)이 칼럼(column)을 이루며 비트라인(6) 및 비트바라인(7)과 수직되게 형성되어 있다.

하나의 비트라인(6)과 만나는 다수개의 워드라인(5) 중 두 개의 워드라인(5)에 각각 하나의 트랜지스터의 게이트가 연결되며 그 다음 두 개의 워드라인에는 트랜지스터가 연결되지 아니한다.

상기 트랜지스터와 연결된 워드라인(5)은 드레인을 공통으로 가지며 이러한 공통 드레인이 형성된 활성영역(3)에 비트라인 콘택(1)이 형성되어 있다.

그런데, 상기와 같은 종래 기술을 이용하여, 센스 앰프(8)의 양쪽으로 복수개의 비트라인(6)과 비트바라인(7)이 평행하게 형성시키면 오픈 비트라인 구조 어레이 면적이 축소되는 이점은 있으나, 비트라인(6)과 비트바라인(7)이 서로 다른 블록에서 공정이 진행됨으로 인하여 공정 상에서 발생되는 노이즈(noise)가 동일하게 발생하지 않으므로 신호감지회로인 센스 앰프(sense amplifier)가 비트라인(6)과 비트바라인(7)의 양신호를 감지함에 있어서, 공정 마진이 감소되는 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 비트라인쌍 중 비트라인과 비트라인이 하부로 대칭구조되게 형성된 비트바라인을 하나의 액티브 라인 내에 교대로 로우(row)를 이루며 평행하게 형성하고, 그 비트라인쌍을 센스 앰프의 어느 한쪽으로 나란하게 위치하도록 함으로써, 한 쌍의 비트라인에 연결되는 액세스 트랜지스터의 위치를 동일하게 하는 것이 목적이다.

상기 목적을 달성하기 위하여, 본 발명은 반도체기판과, 반도체기판 상에, 활성영역을 가로지르며 일정 간격을 두고 서로 평행하게 배치된 복수 개의 워드라인 패턴들과, 반도체기판의 표면과 워드라인 패턴을 덮는 절연층과, 절연층 위에 활성영역과 평행하게 배치되며, 비트라인과 비트바라인이 교대로 행을 이루며 배치된 복수 개의 비트라인 패턴들과, 워드라인 패턴들 사이의 활성영역과 비트라인 패턴을 전기적으로 연결하는 복수 개의 비트라인 콘택들, 및 비트라인 패턴으로 전송된 데이터를 감지하기 위하여 비트라인 패턴의 일 측에 배치된 복수 개의 센스 앰프를 포함하는 평판 디램 셀 어레이를 제공한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.

도 2는 본 발명의 실시예에 따른 폴디드 비트라인 구조를 갖는 평판 디램 셀 레이아웃을 설명하기 위해 나타낸 도면이며, 도 3은 도 2의 폴디드 비트라인 구조를 갖는 평판 디램 셀 레이아웃의 일부분을 구체화하여 설명하기 위해 나타낸 도면이다.

도 2에 도시된 바와 같이, 디램 셀은 반도체기판 상에 복수개의 비트라인 패턴(10)과, 워드라인(15), 활성영역(13), 비트라인 콘택(11), 커패시터의 하부전극과 상부전극으로 구성되어 있으며, 상기 비트라인 패턴(10)은, 수평방향의 비트라인(16)과 비트바라인(17)이 교대로 평행하게 형성되어 있고, 수직방향으로는 복수 개의 워드라인(15)이 컬럼(column)을 이루며 평행하게 형성되어 있다.

또한, 상기 비트라인 패턴(10)은 비트라인 패턴(10)으로 전송된 데이터의 신호를 감지하기 위한 센스 앰프(18)의 어느 일 측에 배치되어 있다.

상기 비트라인(16)과 비트바라인(17)은, 기존에 각각의 활성영역(13)에 비트라인(16)과 비트바라인(17)을 형성한 것과는 달리, 하나의 활성영역(13)의 상부 또는 하부에 비트라인(16)을 형성한 후, 그 비트라인(16)과 교번적으로 비트바라인(17)을 비트라인이 형성되지 않은 동일한 활성영역(13) 내에 형성한다.

그 결과 폴디드 비트라인 구조를 갖는 평판 디램 셀 어레이의 면적이 감소하여 공정마진을 확보할 수 있다.
그런데, 이 경우 비트라인 패턴으로 전송된 데이터의 신호를 감지하는 센스 앰프(18)로부터 비트라인(16)과 비트바라인(17)의 비트라인 콘택(11) 길이가 서로 달라 정 대칭이 되지 않을 수가 있는데, 이와 같은 문제점을 해결하기 위한 본 발명의 다른 실시예를 설명하고자 한다.

삭제

도 4은 본 발명의 다른 실시예에 따른 폴디드 비트라인 구조를 갖는 평판 디램 셀 레이아웃을 설명하기 위해 나타낸 도면이며, 도 5는 도 4의 폴디드 비트라인 구조를 갖는 평판 디램 셀 레이아웃의 일부분을 구체화하여 설명하기 위해 나타낸 도면이다.

도 4에 도시된 바와 같이, 반도체기판 상에 형성된 복수 개의 비트라인 패턴(10)과, 워드라인(15), 활성영역(13), 비트라인 콘택(11), 커패시터의 하부전극과 상부전극으로 구성되어 있으며, 상기 비트라인 패턴(10)은 수평방향의 비트라인(16)과 비트바라인(17)이 교대로 평행하게 형성되어 있고, 수직방향으로는 복수 개의 워드라인(15)이 컬럼(column)을 이루며 평행하게 형성되어 있다.

또한, 상기 비트라인 패턴(10)은 비트라인 패턴(10)으로 전송된 데이터의 신호를 감지하기 위한 센스 앰프(18)의 어느 일 측에 연결되어 평행하게 배치되어 있다. 이때, 두 개의 비트라인 패턴(10, 10')이 서로 크로스 되어 하나의 쌍으로 이루어져 있다.

이때, 상기 하나의 쌍으로 이루어진 두 개의 비트라인 패턴은 도 4에 도시된 바와같이, 두 개의 활성영역(13)에 각각 비트라인(16, 16')과 비트바라인(17,17')이 하나씩 서로 대칭적인 구조를 가지고 있으며, 이때, 하나의 비트라인 패턴(10)이 다른 하나의 비트라인 패턴(10')과 크로스되어 두 개의 활성영역에 두 개의 비트라인이 하나의 쌍으로 형성되어 있다.

그 결과 폴디드 비트라인 구조를 갖는 평판 디램 셀 어그 결과 폴디드 비트라인 구조를 갖는 평판 디램 셀 어레이의 면적이 감소하여 공정마진을 확보할 수 있으나, 비트라인 패턴으로 전송된 데이터의 신호를 감지하는 센스 앰프로부터 비트라인 패턴인 비트라인과 비트바라인의 비트라인 콘택 길이가 달라 정 대칭이 되지 않는 문제점이 있었다.

그 결과 디램 셀 어레이의 면적이 감소하여 공정마진을 확보할 수 있을 뿐만 아니라 비트라인 패턴으로 전송된 데이터의 신호를 감지하는 센스 앰프로부터 비트 라인 패턴인 비트라인과 비트바라인의 비트라인 콘택 길이를 동일하게 하여 비트라인과 비트바라인에서 발생되는 노이즈를 동일하게 하게 된다.

따라서, 상기한 바와 같이, 본 발명에 따른 폴디드 비트라인 구조를 갖는 평판 디램 셀 어레이를 이용하게 되면, 비트라인쌍을 이루는 비트라인과 비트라인이 하나의 액티브 라인 내에 교대로 로우(row)를 이루며 평행하게 형성하고, 그 비트라인쌍을 센스 앰프의 어느 한쪽으로 나란하게 위치하게 형성하여, 한 쌍의 비트라인에 연결되는 비트라인 콘택의 위치를 동일하게 하여 비트라인들간의 잡음을 줄이거나 제거할 수 있고, 면적을 줄여 메모리 소자의 집적도를 향상시킬 수 있는 이점이 있다.

Claims (5)

1. 반도체기판에 행과 열을 이루며 형성된 복수 개의 활성영역들;

   상기 반도체기판 상에, 상기 활성영역을 가로지르며 일정 간격을 두고 서로 평행하게 배치된 복수 개의 워드라인 패턴들;

   상기 반도체기판의 표면과 상기 워드라인 패턴을 덮는 절연층;

   상기 절연층 위에 상기 활성영역과 평행하게 배치되며, 비트라인과 비트바라인이 교대로 행을 이루며 배치된 복수 개의 비트라인 패턴들;

   상기 워드라인 패턴들 사이의 활성영역과 상기 비트라인 패턴을 전기적으로 연결하는 복수 개의 비트라인 콘택들; 및

   상기 비트라인 패턴으로 전송된 데이터를 감지하기 위하여 상기 비트라인 패턴의 일 측에 배치된 복수 개의 센스 앰프를 포함하는 것을 특징으로 하는 폴디드 비트라인 구조를 갖는 평판 디램 셀.
2. 제1항에 있어서,

   하나의 센스 앰프에 연결된 상기 비트라인과 비트바라인이 서로 평행하게 행을 이루며 배치된 것을 특징으로 하는 폴디드 비트라인 구조를 갖는 평판 디램 셀.
3. 삭제
4. 제1항에 있어서,

   하나의 센스 앰프에 연결된 상기 비트라인 또는 비트바라인 중 어느 하나는, 이웃하는 센스앰프에 연결된 인접 비트바라인 또는 비트라인과 크로스되도록 배치된 것을 특징으로 하는 폴디드 비트라인 구조를 갖는 평판 디램 셀.
5. 제1항에 있어서, 상기 비트라인 패턴들은 제1 내지 제4 비트라인 패턴을 포함하고,

   제1 비트라인 패턴의 비트바라인과 제2 비트라인 패턴의 비트라인, 제3 비트라인 패턴의 비트바라인과 제4 비트라인 패턴의 비트라인의 순서로 크로스되어 배치된 것을 특징으로 하는 폴디드 비트라인 구조를 갖는 평판 디램 셀.

Images