KR101119716B1 - 반도체 소자 - Google Patents

반도체 소자 Download PDF

Info

Publication number
KR101119716B1
KR101119716B1 KR1020090097236A KR20090097236A KR101119716B1 KR 101119716 B1 KR101119716 B1 KR 101119716B1 KR 1020090097236 A KR1020090097236 A KR 1020090097236A KR 20090097236 A KR20090097236 A KR 20090097236A KR 101119716 B1 KR101119716 B1 KR 101119716B1
Authority
KR
South Korea
Prior art keywords
contact
bit line
sense amplifier
region
bit
Prior art date
Application number
KR1020090097236A
Other languages
English (en)
Other versions
KR20110040095A (ko
Inventor
장치환
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090097236A priority Critical patent/KR101119716B1/ko
Priority to US12/650,283 priority patent/US20110085365A1/en
Publication of KR20110040095A publication Critical patent/KR20110040095A/ko
Application granted granted Critical
Publication of KR101119716B1 publication Critical patent/KR101119716B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명에 따른 반도체 소자는 셀 영역 및 센스 앰프 영역을 포함하는 반도체 기판과 상기 셀 영역 상의 비트라인 콘택 및 상기 센스 앰프 영역 상의 제 1 콘택과 접속되는 제 1 비트라인 및 평면도 상에서 상기 제 1 비트라인과 포개어지도록 상기 제 1 비트라인 상에 위치하며 상기 센스 앰프 영역의 제 2 콘택과 접속되는 제 2 비트라인을 포함함으로써, 6F2의 구조에서 폴디드 비트라인 구조를 적용함으로써 넷 다이(net die)의 경쟁력이 증가하여 제조 원가의 감소로 비용을 절감할 수 있으며, 종래에 6F2의 구조의 오픈 비트라인에 적용하기 어려운 불량분석을 위한 여러 테스트 패턴의 구현이 가능하여 반도체 수율을 향상시킬 수 있는 효과를 제공한다. 또한, 센스앰프의 노이즈를 감소시킬 수 있고 매트 단위의 리페어가 가능하여 수율을 향상시킬 수 있는 효과를 제공한다.
오픈 비트라인, 폴디드 비트라인

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 보다 자세하게는 폴디드 비트라인 및 오픈 비트라인의 단점을 모두 보완할 수 있는 반도체 소자에 관한 것이다.
최근 반도체 메모리 장치는 제조 원가 경쟁력을 향상시키기 위하여 넷 다이(net die)를 증가시키는 기술을 개발하는데 노력을 기울이고 있다. 그 중 하나로 8F2의 셀 어레이 구조를 6F2 또는 4F2의 셀 어레이 구조로 변형하는 기술이 제안되고 있다. 6F2의 셀 어레이 구조는 8F2의 셀 어레이 구조에 비해 단위면적당 더 많은 셀의 집적화가 가능하기 때문에 최근들어 지속적으로 각광받고 있다.
일반적으로 8F2는 폴디드 비트라인(folded bit line)의 구조가 적용되고 있고, 6F2는 오픈 비트라인(open bit line)의 구조가 적용되고 있다. 여기서, 폴디드 비트라인 구조는 비트라인(BL)과 비트 바 라인(/BL)이 센스 앰프(sense amplifier)의 한 방향으로 나란히 형성된 방식이고, 오픈 비트라인 구조는 센스 앰프의 양쪽으로 비트라인과 비트 바 라인이 벌어져 있는 방식이다.
보다 구체적으로, 폴디드 비트라인 구조는 비트라인과 비트 바 라인이 모두 하나의 메모리 블록내에 존재하는 구조로서, 메모리 블록 내에 다수개의 비트라인 (비트라인 및 비트 바 라인)과 다수개의 워드라인이 수직으로 교차하여 배치되고, 그 교차 영역에 데이터를 저장하는 메모리 셀들이 배치된다. 그리고, 센스 앰프는 메모리 블록의 양측에 구비되어, 메모리 블록의 일측에 구비된 센스 앰프는 비트라인과 연결되고, 메모리 블록의 타측에 구비된 센스 앰프는 비트 바 라인과 연결된다. 그리고, 다수개의 비트라인은 스위칭 회로를 통해 입출력 라인에 연결된다. 그러나, 반도체 메모리 장치가 대용량화됨에 따라 폴디드 비트 라인 구조는 하나의 메모리 블록에 비트라인 쌍(하나의 비트라인 및 하나의 비트 바 라인)들이 모두 구비되어야 하므로 면적 소모가 크고, 메모리 셀들 및 메모리 셀들에 데이터를 기입하거나 메모리 셀들의 데이터를 독출하도록 제어하는 주변회로 등이 고집적화되어야 하는 문제점이 있다.
또한, 오픈 비트라인 구조는 비트라인과 비트 바 라인이 센스 앰프를 중심으로 이웃하게 배치된 서로 다른 메모리 블록내에 존재하는 구조로서, 메모리 블록은 다수개의 비트라인 또는 비트 바 라인과 다수개의 워드라인이 수직으로 교차하여 배치되고, 그 교차 영역에 데이터를 저장하는 메모리 셀들이 배치된다. 그리고, 센스 앰프의 일측은 비트라인과 연결되고, 센스 앰프의 타측은 비트 바 라인과 연결된다. 따라서 센스 앰프는 비트 바 라인과 비트라인 사이에 연결되게 되고, 비트라인과 비트 바 라인의 전압 차를 검출하고 증폭한다.
일반적으로 메모리 셀 어레이에서는 워드 라인들과 비트 라인들이 교차되도록 배치되어 있기 때문에, 워드 라인이 인에이블될 때, 워드 라인과 비트 라인 사이에 존재하는 커플링 캐패시턴스(coupling capacitance)에 의하여 비트 라인의 전 압도 약간 상승하게 된다. 결국, 상기 커플링 캐패시턴스에 의한 노이즈가 비트 라인에 발생하게 된다. 그러나 오픈 비트라인 타입에서는 비트라인과 비트 바 라인이 서로 다른 블록 내에 존재하기 때문에 비트라인과 비트 바 라인에 서로 동일한 조건의 노이즈 성분이 발생되지 않는다.
이를 좀 더 상세히 설명하면, 예를 들어 센스 앰프를 중심으로 일측 메모리 블록 내의 워드라인만이 인에이블되고, 타측 메모리 블록 내의 워드라인은 인에이블 되지 않는 경우, 일측 메모리 블록 내의 비트라인에는 커플링 노이즈가 발생하게 되지만 타측 메모리 블록 내의 비트 바 라인에는 노이즈가 발생하지 않아 서로 다른 노이즈 환경에 놓이게 된다. 따라서, 센스 앰프의 센싱 감도가 감소하게 된다. 결국, 센스 앰프가 비트 라인과 비트 바 라인간의 미세 전압을 고감도로 증폭하기 어려워지는 한계가 있다.
또한, 반도체 소자의 불량 분석을 함에 있어서 오픈 비트라인 구조 특성상 불량 분석을 진행하기 어려운 부분이 있는 한계가 있다. 즉, 오픈 비트라인 구조의 경우 비트라인 센스 앰프를 공유하는 방식이 아니기 때문에 비트라인 아이솔레이션 트랜지스터가 없어 불량분석을 위한 여러가지 테스트 패턴의 구현이 어려운 문제가있다. 예를 들면 체크 보드(check board) 구조를 가져갈 수 없으며 USD(unlimited sensing delay) 등의 패턴을 구현할 수 없는 한계가 있다.
본 발명은 종래의 8F2의 구조에 적용되었던 폴디드 비트라인 구조의 문제와 6F2의 구조에 적용되었던 오픈 비트라인 구조의 문제를 동시에 해결하고자 한다.
본 발명의 반도체 소자는 셀 영역 및 센스 앰프 영역을 포함하는 반도체 기판과 상기 셀 영역 상의 비트라인 콘택 및 상기 센스 앰프 영역 상의 제 1 콘택과 접속되는 제 1 비트라인 및 평면도 상에서 상기 제 1 비트라인과 포개어지도록 상기 제 1 비트라인 상에 위치하며 상기 센스 앰프 영역의 제 2 콘택과 접속되는 제 2 비트라인을 포함하는 것을 특징으로 한다.
이때, 상기 제 1 콘택 및 상기 제 2 콘택은 상기 센스 앰프 영역 내 서로 다른 활성영역에 접속되는 것을 특징으로 한다.
그리고, 상기 제 1 콘택 및 상기 제 2 콘택은 상기 활성영역의 장축방향으로 이웃한 것을 특징으로 한다.
그리고, 상기 제 2 비트라인은 상기 제 1 비트라인의 장축방향으로 확장되어 상기 제 2 콘택과 접속되는 것을 특징으로 한다.
그리고, 상기 제 1 콘택이 접속된 상기 활성영역 상에 구비된 제 1 아이솔레이션 게이트를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 콘택이 접속된 상기 활성영역 상에 상기 제 1 아이솔레이션 게이트에 의해 상기 제 1 콘택과 이격된 제 1 센싱콘택을 더 포함하는 것을 특 징으로 한다.
또한, 상기 제 2 콘택이 접속된 상기 활성영역 상에 접속되는 제 2 센싱콘택을 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 콘택이 접속된 상기 활성영역 상에 구비된 제 2 아이솔레이션 게이트를 더 포함하는 것을 특징으로 한다.
또한, 상기 제 2 센싱콘택은 상기 제 2 아이솔레이션 게이트에 의해 상기 제 2 콘택과 이격된 것을 특징으로 한다.
그리고, 상기 제 2 센싱콘택은 상기 제 1 콘택과 동일한 높이를 갖는 것을 특징으로 한다.
그리고, 상기 제 2 센싱콘택은 상기 제 2 콘택과 동일한 높이를 갖는 것을 특징으로 한다.
또한, 상기 제 1 콘택 및 상기 제 2 콘택은 상기 활성영역의 단축방향으로 이웃한 것을 특징으로 한다.
그리고, 상기 제 2 비트라인의 일측단부는 상기 제 2 비트라인의 장축방향과 수직하여 'ㄱ' 자 '역(逆) ㄱ'자의 형태를 갖는 것을 특징으로 한다.
그리고, 상기 제 2 비트라인의 일측단부는 상기 제 2 콘택과 접속되는 것을 특징으로 한다.
그리고, 상기 이웃하는 활성영역의 중앙부를 가로지르는 제 3 아이솔레이션 게이트를 더 포함하는 것을 특징으로 한다.
이때, 상기 제 1 콘택이 접속된 상기 활성영역 상에 상기 제 3 아이솔레이션 게이트에 의해 상기 제 1 콘택과 이격된 제 3 센싱콘택을 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 콘택이 접속된 상기 활성영역 상에 상기 제 3 아이솔레이션 게이트에 의해 상기 제 2 콘택과 이격된 제 4 센싱콘택을 더 포함하는 것을 특징으로 한다.
본 발명은 6F2의 구조에서 폴디드 비트라인 구조를 적용함으로써 넷 다이(net die)의 경쟁력이 증가하여 제조 원가의 감소로 비용을 절감할 수 있으며, 종래에 6F2의 구조의 오픈 비트라인에 적용하기 어려운 불량분석을 위한 여러 테스트 패턴의 구현이 가능하여 반도체 수율을 향상시킬 수 있는 효과를 제공한다. 또한, 센스앰프의 노이즈를 감소시킬 수 있고 매트 단위의 리페어가 가능하여 수율을 향상시킬 수 있는 효과를 제공한다.
이하에서는 본 발명의 실시예에 따라 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a는 본 발명의 제 1 실시예에 따른 반도체 소자를 나타낸 평면도이고, 도 1b는 본 발명의 제 1 실시예에 따른 반도체 소자의 y-y' 단면도이다. 그리고, 도 2 및 도 3은 본 발명의 제 2 및 제 3 실시예를 나타낸 단면도이다. 또한, 도 4a 는 본 발명의 제 4 실시예에 따른 반도체 소자를 나타낸 평면도이고, 도 4b는 본 발명의 제 4 실시예에 따른 반도체 소자의 y-y' 단면도이며, 도 5a는 본 발명의 제 5 실시예에 따른 반도체 소자를 나타낸 평면도이고, 도 5b는 본 발명의 제 5 실시예에 따른 반도체 소자의 y-y' 단면도이다.
도 1a에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 폭이 일정하고 소정간격 이격되어 배열되며, 셀 영역(A)의 비트라인 콘택(미도시)들과 접속되고 센스 앰프 영역(B)의 활성영역(104a)과 접속되는 비트라인(116)과, 비트라인(116)의 장축방향으로 더 확장되어 센스 앰프 영역(B)의 활성영역(104a)과 접속되는 비트라인(124)과, 셀 영역(A)의 비트라인 콘택(미도시)들과 접속되고 센스 앰프 영역(B')의 활성영역(104a')과 접속되는 비트라인(116')과, 비트라인(116')의 장축방향으로 더 확장되어 센스 앰프 영역(B')의 활성영역(104a')과 접속되는 비트라인(124')을 포함한다.
이때, 비트라인(124,124')이 비트라인(116,116')의 장축방향으로 확장되는 이유는 활성영역(104a,104a')과 접속될 때 비트라인(116,116')과의 쇼트를 방지하기 위함이다. 여기서, 비트라인(116,116')은 셀 영역(A) 및 센스 앰프 영역(B,B')에 접속되어 셀 동작과 관련된 비트라인(Bit)인 것이 바람직하고, 비트라인(124,124')은 특정 전압이 인가된 레퍼런스 비트라인(Bit_Ref)인 것이 바람직하다.
보다 구체적으로 비트라인(116,116')은 센스 앰프 영역(B,B')과 접속되어 콘택(114a,114a')으로 전달된 전하들이 아이솔레이션(isolation) 게이트(106a,106a')를 통하여 콘택(115a,115a')으로 전달되어 센싱되도록 하고, 비트라인(124,124')은 센스 앰프 영역(B,B')과 접속되어 콘택(122,122')으로 전달된 전하들이 아이솔레이 션 게이트(107a,107a')를 통하여 콘택(115b,115b')으로 센싱되도록 한다. 여기서, 콘택(115a,115a',115b,115b')은 비트라인(116,116',124,124')를 센싱하는 역할을 하므로 이하에서는 편의상 '센싱콘택'이라 한다.
이때, 비트라인(116,116',124,124')은 동일한 폭을 갖는 것이 바람직하고, 비트라인(116,116')은 비트라인(124,124') 하부에 구비된 층간절연막(미도시)에 의해 이격되되, 비트라인(124,124')과 포개어 지도록 구비되어 평면도 상에서 비트라인(124,124')만이 보이게 되는 것이 바람직하다. 이와 같이 비트라인(116,116',124,124')이 동일한 폭을 갖고 동일한 위치의 상,하부에 구비되도록 하는 것은 비트라인(116,124')의 캐패시턴스와 비트라인(116',124')의 캐패시턴스가 최대한 동일한 값을 갖도록 하기 위함이다. 이로써, 비트라인(116,124) 및 비트라인(116',124')에는 동일한 커플링 캐패시턴스가 발생하게 되어 동일한 노이즈 환경에 놓이게 되므로 센스 앰프의 센싱 감도가 저하되는 것을 방지할 수 있다.
즉, 종래와 같이 서로 다른 매트가 하나의 센스 앰프를 공유하여 비트라인과 비트 바 라인이 센스 앰프를 중심으로 이웃 서로 다른 메모리 블록 내에 존재하는 구조가 아닌 비트라인과 비트 바 라인이 상,하로 구비됨으로써 모두 하나의 메모리 블록 내에 존재하는 구조인 폴디드 비트라인의 구조가 된다.
보다 구체적으로 살펴보기 위해 도 1a를 y-y'로 자른 단면도 도 1b를 참조하여 설명한다.
도 1b에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 셀 영역(A) 및 센스 앰프 영역(B,B')을 포함하는 반도체 기판(100) 상에 구비된 게이트(106) 및 아 이솔레이션 게이트(106a,107a,106a',107a')를 포함한다. 여기서, 센스 앰프 영역(B')의 아이솔레이션 게이트(106a')는 비트라인(116')이 센싱되도록 하고, 아이솔레이션 게이트(107a')는 비트라인(124')이 센싱되도록 한다. 이때, 도 1b에는 도시되지 않았지만 센스 앰프 영역(B)에 구비된 아이솔레이션 게이트(106a)는 비트라인(116)이 센싱되도록 하고, 아이솔레이션 게이트(107a)는 비트라인(124)이 센싱되도록 하는 것이 바람직하다.
그리고 게이트(106,107a,106a',107a')를 포함하는 전체 상부에 형성된 층간절연막(108)에 형성된 셀 영역(A)의 활성영역(104)을 노출시키는 콘택홀(미도시)에 매립된 랜딩플러그(110)를 포함한다. 또한, 랜딩플러그(110) 및 게이트(106a,107a,106a',107a')를 포함하는 전체 상부에 형성된 층간절연막(112)을 관통하며 랜딩플러그(110)를 노출시키는 콘택홀(미도시)에 매립된 비트라인 콘택(114)을 포함한다.
또한, 센스 앰프 영역(B')의 활성영역(104a')과 접속되고 층간절연막(112,108)을 관통하는 콘택(114a') 및 센싱콘택(115a')을 포함하며, 비트라인 콘택(114) 상면 및 콘택(114a) 상면과 접속되는 비트라인(116')을 포함한다. 이때, 콘택(114a') 및 센싱콘택(115a')은 아이솔레이션 게이트(106a')를 중심으로 양측으로 이격되고, 아이솔레이션 게이트(106a')이 인에이블되는 경우 콘택(114a')에서 센싱콘택(115a')으로 이동된 전하에 의해 센싱콘택(115a')을 통하여 비트라인(116')을 센싱하는 것이 바람직하다.
또한, 센스 앰프 영역(B')의 활성영역(104a')과 접속되고 층간절연 막(120,118,112,108)을 관통하는 콘택(122') 및 층간절연막(112,108)을 관통하는 콘택(115b')을 포함하며, 콘택(122')과 접속되는 비트라인(124')을 포함한다. 이때, 콘택(122') 및 센싱콘택(115b')은 아이솔레이션 게이트(107a')를 중심으로 양측으로 이격되고, 아이솔레이션 게이트(107a')가 인에이블되는 경우 콘택(122')에서 센싱콘택(115b')으로 이동된 전하에 의해 센싱콘택(115b')을 통하여 비트라인(124')을 센싱하는 것이 바람직하다.
도 1b에는 도시되지 않았지만 본 발명에 따른 반도체 소자는 센스 앰프 영역(B)의 활성영역(104a)과 접속되고 층간절연막(112,108)을 관통하는 콘택(미도시) 및 셀 영역(A)의 랜딩플러그(110)와 접속되는 비트라인 콘택(114)을 더 포함하고, 비트라인 콘택(114) 및 콘택(114a,도 1a 참조)과 접속되는 비트라인(116,도 1a 참조)을 더 포함한다.
또한, 층간절연막(120,118,112,108)을 관통하며 센스 앰프 영역(B)과 접속되는 콘택(122,도 1a 참조)과, 콘택(122,도 1a 참조)의 상면과 접속되며 층간절연막(120) 상부에 형성된 비트라인(124,도 1a 참조)을 더 포함한다. 이때, 비트라인(116,도 1a 참조)과 비트라인(124,도 1a 참조)은 층간절연막(120)에 의해 상, 하부로 이격되고, 동일한 폭을 갖으며, 평면도 상에서 겹쳐지도록 동일한 위치에 구비되는 것이 바람직하다. 이와 같이 비트라인(116,124(도 1a 참조))이 동일한 폭을 갖고 동일한 위치의 상, 하부에 구비되도록 하는 것은 비트라인(116,124(도 1a 참조))의 캐패시턴스가 최대한 동일한 값을 갖도록 하기 위함이다.
상술한 바와 같이 본 발명에 따른 반도체 소자의 구조는 비트라 인(116,116',124,124')이 모두 하나의 메모리 블록 내에 존재하는 구조인 폴디드 비트라인의 구조가 된다.
이 외에도, 본 발명에 따른 반도체 소자는 상술한 구조에 한정되지 않고 변형될 수 있다. 즉, 센스 앰프 영역에 아이솔레이션 게이트가 두개인 경우 센스 앰프 영역의 활성영역과 접속되는 비트라인의 구조에 따라 변형 가능하다. 보다 구체적인 설명은 도 2 및 도 3을 참조한다.
도 2에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 반도체 소자는 셀 영역(A) 및 센스 앰프 영역(B,B')을 포함하는 반도체 기판(100) 상에 구비된 게이트(106) 및 아이솔레이션 게이트(106a,107a,106a',107a')를 포함한다. 여기서, 센스 앰프 영역(B')의 아이솔레이션 게이트(106a')는 비트라인(116')이 센싱되도록 하고, 아이솔레이션 게이트(107a')는 비트라인(124')이 센싱되도록 한다. 이때, 도 2에는 도시되지 않았지만 센스 앰프 영역(B)에 구비된 아이솔레이션 게이트(106a, 도 1a 참조)는 비트라인(116)이 센싱되도록 하고, 아이솔레이션 게이트(107a, 도 1a 참조)는 비트라인(124)이 센싱되도록 한다.
그리고 게이트(106,107a,106a',107a')를 포함하는 전체 상부에 형성된 층간절연막(108)에 형성된 셀 영역(A)의 활성영역(104)을 노출시키는 콘택홀(미도시)에 매립된 랜딩플러그(110)를 포함한다. 또한, 랜딩플러그(110) 및 게이트(106a,107a,106a',107a')를 포함하는 전체 상부에 형성된 층간절연막(112)을 관통하며 랜딩플러그(110)를 노출시키는 콘택홀(미도시)에 매립된 비트라인 콘택(114)을 포함한다.
그리고, 센스 앰프 영역(B')의 활성영역(104a')과 접속되고 층간절연막(112,108)을 관통하는 콘택(114a') 및 센싱콘택(115a')을 포함하며, 비트라인 콘택(114) 상면 및 콘택(114a) 상면과 접속되는 비트라인(116')을 포함한다. 이때, 콘택(114a') 및 센싱콘택(115a')은 아이솔레이션 게이트(106a')를 중심으로 양측으로 이격되고, 아이솔레이션 게이트(106a')가 인에이블되는 경우 콘택(114a')에서 센싱콘택(115a')으로 이동된 전하에 의해 센싱콘택(115a')을 통하여 비트라인(116')을 센싱하는 것이 바람직하다.
또한, 센스 앰프 영역(B')의 활성영역(104a')과 접속되고 층간절연막(120,118,112,108)을 관통하는 콘택(122') 및 센싱콘택(123')을 포함하며, 콘택(122')과 접속되는 비트라인(124')을 포함한다. 이때, 콘택(122') 및 센싱콘택(123')은 아이솔레이션 게이트(107a')를 중심으로 양측으로 이격되며, 아이솔레이션 게이트(107a')가 인에이블되는 경우 콘택(122')에서 센싱콘택(123')으로 이동된 전하에 의해 센싱콘택(123')을 통하여 비트라인(124')을 센싱하는 것이 바람직하다. 여기서, 콘택(123')은 비트라인 콘택(114) 및 콘택(114a',115a')과 동일 레이어에 형성되지 않기 때문에 콘택(114a',115a')과 동일 레이어에 형성되는 패턴의 면적을 확보할 수 있어 디자인을 용이하게 한다.
도 3에 도시된 바와 같이, 본 발명의 제 3 실시예에 따른 반도체 소자는 반도체 소자는 셀 영역(A) 및 센스 앰프 영역(B,B')을 포함하는 반도체 기판(100) 상에 구비된 게이트(106) 및 아이솔레이션 게이트(106a,107a,106a',107a')를 포함한다. 여기서, 센스 앰프 영역(B')의 아이솔레이션 게이트(106a')는 비트라인(116') 이 센싱되도록 하고, 아이솔레이션 게이트(107a')는 비트라인(124')이 센싱되도록 한다. 이때, 도 3에는 도시되지 않았지만 센스 앰프 영역(B)에 구비된 아이솔레이션 게이트(106a, 도 1a 참조)는 비트라인(116)이 센싱되도록 하고, 아이솔레이션 게이트(107a, 도 1a 참조)는 비트라인(124)이 센싱되도록 한다.
그리고 게이트(106,107a,106a',107a')를 포함하는 전체 상부에 형성된 층간절연막(108)에 형성된 셀 영역(A)의 활성영역(104)을 노출시키는 콘택홀(미도시)에 매립된 랜딩플러그(110)를 포함한다. 또한, 랜딩플러그(110) 및 게이트(106a,107a,106a',107a')를 포함하는 전체 상부에 형성된 층간절연막(112)을 관통하며 랜딩플러그(110)를 노출시키는 콘택홀(미도시)에 매립된 비트라인 콘택(114)을 포함한다.
그리고, 센스 앰프 영역(B')의 활성영역(104a')과 접속되고 층간절연막(112,108)을 관통하는 콘택(114a') 및 센싱콘택(115a')을 포함하며, 비트라인 콘택(114) 상면 및 콘택(114a) 상면과 접속되는 비트라인(116')을 포함한다. 이때, 콘택(114a') 및 센싱콘택(115a')은 아이솔레이션 게이트(106a')를 중심으로 양측으로 이격되고, 아이솔레이션 게이트(106a')가 인에이블되는 경우 콘택(114a')에서 센싱콘택(115a')으로 이동된 전하에 의해 센싱콘택(115a')을 통하여 비트라인(116')을 센싱하는 것이 바람직하다.
또한, 센스 앰프 영역(B')의 활성영역(104a')과 접속되고 층간절연막(120,118,112,108)을 관통하는 콘택(122')을 포함하며, 콘택(122')과 접속되는 비트라인(124')을 포함한다. 이때, 콘택(122') 및 센싱콘택(115b')은 아이솔레이션 게이트(107a')를 중심으로 양측으로 이격되어 아이솔레이션 게이트(107a')가 인에이블되는 경우 콘택(122')에서 센싱콘택(115b')으로 이동된 전하에 의해 센싱콘택(115b')을 통하여 비트라인(124')을 센싱하는 것이 바람직하다. 여기서, 센싱콘택(115b')은 소자분리막(102a')을 사이로 센싱콘택(115a')과 인접한 위치에 구비되므로, 센싱콘택(115a')과 센싱콘택(115b')간의 캐패시턴스 차이가 작아 센스 앰프 영역(B')에 구비된 래치 트랜지스터(latch transistor, 미도시)에 의해 발생할 수 있는 노이즈의 영향을 줄일 수 있다.
한편, 본 발명에 따른 반도체 소자는 상술한 구조에 한정하지 않고 변형될 수 있다. 즉, 센스 앰프 영역에 아이솔레이션 게이트가 한개인 경우 센스 앰프 영역의 활성영역과 접속되는 비트라인의 구조에 따라 변형 가능하다. 보다 구체적인 설명은 다음을 참조한다.
도 4a에 도시된 바와 같이, 본 발명의 제 4 실시예에 따른 반도체 소자는 폭이 일정하고 소정간격 이격되어 배열되며, 셀 영역(A)의 비트라인 콘택(미도시)들과 접속되고 센스 앰프 영역(B)의 활성영역(104a)과 접속되는 비트라인(116)과, 비트라인(116)의 장축방향으로 더 확장되어 센스 앰프 영역(B)의 활성영역(104a)과 접속되는 비트라인(124)과, 셀 영역(A)의 비트라인 콘택(미도시)들과 접속되고 센스 앰프 영역(B')의 활성영역(104a')과 접속되는 비트라인(116')과, 비트라인(116')의 장축방향으로 더 확장되어 센스 앰프 영역(B')의 활성영역(104a')과 접속되는 비트라인(124')을 포함한다.
이때, 비트라인(124,124')이 비트라인(116,116')의 장축방향으로 확장되는 이유는 활성영역(104a,104a')과 접속될 때 비트라인(116,116')과의 쇼트를 방지하기 위함이다. 여기서, 비트라인(116,116')은 셀 영역(A) 및 센스 앰프 영역(B,B')에 접속되어 셀 동작과 관련된 비트라인(Bit)인 것이 바람직하고, 비트라인(124,124')은 특정 전압이 인가된 레퍼런스 비트라인(Bit_Ref)인 것이 바람직하다.
보다 구체적으로 비트라인(116,116')은 센스 앰프 영역(B,B')과 접속되어 콘택(114a')으로 전달된 전하들이 아이솔레이션(isolation) 게이트(106a,106a')를 통하여 콘택(115a')으로 전달되어 센싱되도록 하고, 비트라인(124,124')은 콘택(122')에 의해 센스 앰프 영역(B,B')과 접속되어 직접 센싱되도록 하는 것이 바람직하다.
이때, 비트라인(116,116',124,124')은 동일한 폭을 갖는 것이 바람직하고, 비트라인(116,116')은 비트라인(124,124') 하부에 구비된 층간절연막(미도시)에 의해 이격되되, 비트라인(124,124')과 포개어 지도록 구비되어 평면도 상에서 비트라인(124,124')만이 보이게 되는 것이 바람직하다. 이와 같이 비트라인(116,116',124,124')이 동일한 폭을 갖고 동일한 위치의 상,하부에 구비되도록 하는 것은 비트라인(116,124')의 캐패시턴스와 비트라인(116',124')의 캐패시턴스가 최대한 동일한 값을 갖도록 하기 위함이다. 이로써, 비트라인(116,124) 및 비트라인(116',124')에는 동일한 커플링 캐패시턴스가 발생하게 되어 동일한 노이즈 환경에 놓이게 되므로 센스 앰프의 센싱 감도가 저하되는 것을 방지할 수 있다.
즉, 종래와 같이 서로 다른 매트가 하나의 센스 앰프를 공유하여 비트라인과 비트 바 라인이 센스 앰프를 중심으로 이웃 서로 다른 메모리 블록 내에 존재하는 구조가 아닌 비트라인과 비트 바 라인이 상,하로 구비됨으로써 모두 하나의 메모리 블록 내에 존재하는 구조인 폴디드 비트라인의 구조가 된다.
도 4b에 도시된 바와 같이, 본 발명의 제 4 실시예에 따른 반도체 소자는 반도체 소자는 셀 영역(A) 및 센스 앰프 영역(B,B')을 포함하는 반도체 기판(100) 상에 구비된 게이트(106) 및 아이솔레이션 게이트(106a,106a')를 포함한다. 여기서, 센스 앰프 영역(B')의 아이솔레이션 게이트(106a')는 비트라인(116')이 센싱되도록 한다. 이때, 도 4b에는 도시되지 않았지만 센스 앰프 영역(B)에 구비된 아이솔레이션 게이트(106a,도 4a 참조)는 비트라인(116)이 센싱되도록 한다.
그리고 게이트(106,106a')를 포함하는 전체 상부에 형성된 층간절연막(108)에 형성된 셀 영역(A)의 활성영역(104)을 노출시키는 콘택홀(미도시)에 매립된 랜딩플러그(110)를 포함한다. 또한, 랜딩플러그(110) 및 게이트(106a,106a')를 포함하는 전체 상부에 형성된 층간절연막(112)을 관통하며 랜딩플러그(110)를 노출시키는 콘택홀(미도시)에 매립된 비트라인 콘택(114)을 포함한다.
그리고, 센스 앰프 영역(B')의 활성영역(104a')과 접속되고 층간절연막(112,108)을 관통하는 콘택(114a') 및 센싱콘택(115a')을 포함하며, 비트라인 콘택(114) 상면 및 콘택(114a) 상면과 접속되는 비트라인(116')을 포함한다. 이때, 콘택(114a') 및 센싱콘택(115a')은 아이솔레이션 게이트(106a')를 중심으로 양측으로 이격되고, 아이솔레이션 게이트(106a')가 인에이블되는 경우 콘택(114a')에서 센싱콘택(115a')으로 이동된 전하에 의해 센싱콘택(115a')을 통하여 비트라 인(116')을 센싱하는 것이 바람직하다.
또한, 센스 앰프 영역(B')의 활성영역(104a')과 접속되고 층간절연막(120,118,112,108)을 관통하는 콘택(122') 및 층간절연막(120,108)을 관통하는 센싱콘택(115b')을 포함하며, 층간절연막(120) 상부에 구비되며 콘택(122')과 접속되는 비트라인(124')을 포함한다. 여기서, 센싱콘택(115b')에는 기준전압이 가해져 비트라인(124')에 일정한 전압을 인가하는 것이 바람직하다. 따라서, 센스 앰프 영역에 아이솔레이션 게이트를 하나만 구비하여도 비트라인을 센싱하는데 어려움이 없을 뿐만 아니라 센스 앰프 영역이 복잡하게 형성되는 것을 완화시킬 수 있으며, 종래기술의 폴디드 센스앰프와 동일한 아이솔레이션 구조를 형성할 수 있다.
도 5a에 도시된 바와 같이, 본 발명의 제 5 실시예에 따른 반도체 소자는 폭이 일정하고 소정간격 이격되어 배열되며, 셀 영역(A)의 비트라인 콘택(미도시)들과 접속되고 센스 앰프 영역(B)의 활성영역(104a) 상에 구비된 콘택(114a)과 접속되는 비트라인(116)과, 비트라인(116)이 접속되는 활성영역(104a)과 이웃한 활성영역(104a)에 구비된 콘택(123a)과 접속되며 단부가 비트라인(116) 장축방향과 수직하되 'ㄱ'자 또는 역(逆) 'ㄱ'자의 형태(본 실시예는 역(逆) 'ㄱ'자인 경우)를 갖는 비트라인(124)과, 셀 영역(A)의 비트라인 콘택들(미도시)과 접속되고 센스 앰프 영역(B')의 활성영역(104a')과 상에 구비된 콘택(114a')과 접속되는 비트라인(116')과, 비트라인(116')이 접속되는 활성영역(104a')과 이웃한 활성영역(104a')에 구비된 콘택(123a')과 접속되어 단부가 비트라인(116') 장축방향과 수직하여 'ㄱ'자 또는 '역(逆) ㄱ'자의 형태(본 실시예는 'ㄱ'자인 경우)를 갖는 비 트라인(124')을 포함한다.
여기서, 비트라인(116,116')은 셀 영역(A) 및 센스 앰프 영역(B,B')에 접속되어 셀 동작과 관련된 비트라인(Bit)인 것이 바람직하고, 비트라인(124,124')은 특정 전압이 인가된 레퍼런스 비트라인(Bit_Ref)인 것이 바람직하다.
보다 구체적으로 비트라인(116,116')은 센스 앰프 영역(B,B')과 접속되어 콘택(114a')으로 전달된 전하들이 아이솔레이션(isolation) 게이트(106a,106a')를 통하여 센싱콘택(115a,115a')으로 전달되어 센싱되도록 하고, 비트라인(124,124')은 콘택(123a,123a')으로 전달된 전하들이 아이솔레이션 게이트(106a,106a')를 통하여 센싱콘택(115b,115b')으로 전달되어 센싱되도록 하는 것이 바람직하다.
이때, 비트라인(116,116',124,124')은 동일한 폭을 갖는 것이 바람직하고, 비트라인(116,116')은 비트라인(124,124') 하부에 구비된 층간절연막(미도시)에 의해 이격되되, 비트라인(124,124')과 포개어 지도록 구비되어 평면도 상에서 비트라인(124,124')만이 보이게 되는 것이 바람직하다. 이와 같이 비트라인(116,116',124,124')이 동일한 폭을 갖고 동일한 위치의 상,하부에 구비되도록 하는 것은 비트라인(116,124')의 캐패시턴스와 비트라인(116',124')의 캐패시턴스가 최대한 동일한 값을 갖도록 하기 위함이다. 이로써, 비트라인(116,124) 및 비트라인(116',124')에는 동일한 커플링 캐패시턴스가 발생하게 되어 동일한 노이즈 환경에 놓이게 되므로 센스 앰프의 센싱 감도가 저하되는 것을 방지할 수 있다.
즉, 종래와 같이 서로 다른 매트가 하나의 센스 앰프를 공유하여 비트라인과 비트 바 라인이 센스 앰프를 중심으로 이웃 서로 다른 메모리 블록 내에 존재하는 구조가 아닌 비트라인과 비트 바 라인이 상,하로 구비됨으로써 모두 하나의 메모리 블록 내에 존재하는 구조인 폴디드 비트라인의 구조가 된다.
도 5b에 도시된 바와 같이, 본 발명의 제 5 실시예에 따른 반도체 소자는 반도체 소자는 셀 영역(A) 및 센스 앰프 영역(B,B')을 포함하는 반도체 기판(100) 상에 구비된 게이트(106) 및 아이솔레이션 게이트(106a,106a')를 포함한다. 여기서, 센스 앰프 영역(B')의 아이솔레이션 게이트(106a')는 비트라인(116')이 센싱되도록 한다. 이때, 도 5b에는 도시되지 않았지만 센스 앰프 영역(B)에 구비된 아이솔레이션 게이트(106a,도 5a 참조)는 비트라인(116)이 센싱되도록 한다.
그리고 게이트(106,106a')를 포함하는 전체 상부에 형성된 층간절연막(108)에 형성된 셀 영역(A)의 활성영역(104)을 노출시키는 콘택홀(미도시)에 매립된 랜딩플러그(110)를 포함한다. 또한, 랜딩플러그(110) 및 게이트(106a,106a')를 포함하는 전체 상부에 형성된 층간절연막(112)을 관통하며 랜딩플러그(110)를 노출시키는 콘택홀(미도시)에 매립된 비트라인 콘택(114)을 포함한다.
그리고, 센스 앰프 영역(B')의 활성영역(104a')과 접속되고 층간절연막(112,108)을 관통하되 아이솔레이션 게이트(106a')를 중심으로 양측으로 이격된 콘택(114a') 및 센싱콘택(115a')을 포함하며, 비트라인 콘택(114) 상면 및 콘택(114a) 상면과 접속되는 비트라인(116')을 포함한다.
또한, 콘택(114a')이 접속되는 활성영역(104a')에 이웃한 활성영역(104a')과 접속되고 층간절연막(120,118,112.108)을 관통하되 아이솔레이션 게이트(106a')를 중심으로 양측으로 이격된 콘택(123a') 및 센싱콘택(115b')을 포함하며, 콘 택(123a')과 접속되어 단부가 비트라인(116')의 장축방향과 수직한 비트라인(124')을 포함한다.
여기서, 콘택(114a',123a')은 이웃한 활성영역 상에 동일한 위치에 접속되지만 설명을 용이하게 하기 위하여 약간 이격되게 도시한다.
따라서, 아이솔레이션 게이트(106a')가 인에이블되는 경우 콘택(114a')에서 센싱콘택(115a')으로 이동된 전하에 의해 센싱콘택(115a')을 통하여 비트라인(116')을 센싱하고, 콘택(123a')에서 센싱콘택(115b)으로 이동된 전하에 의해 센싱콘택(115b')을 통하여 비트라인(124')을 센싱한다.
상술한 바와 같이, 본 발명에 따른 반도체 소자는 6F2의 구조에서 폴디드 비트라인을 적용함으로써 종래 기술에서 사용되던 오픈 비트라인의 구조의 한계를 극복하여 반도체 소자의 특성을 향상시킬 수 있다. 또한, 센스 앰프 영역에 아이솔레이션 게이트를 구비함으로써 오픈 비트라인의 구조에서 적용되지 못한 테스트 패턴을 구현할 수 있어 반도체 소자의 수율을 향상시킬 수 있다.
도 1a는 본 발명의 제 1 실시예에 따른 반도체 소자를 나타낸 평면도.
도 1b는 본 발명의 제 1 실시예에 따른 반도체 소자의 y-y' 단면도.
도 2는 본 발명의 제 2 실시예를 나타낸 단면도.
도 3은 본 발명의 제 3 실시예를 나타낸 단면도.
도 4a는 본 발명의 제 4 실시예에 따른 반도체 소자를 나타낸 평면도.
도 4b는 본 발명의 제 4 실시예에 따른 반도체 소자의 y-y' 단면도.
도 5a는 본 발명의 제 5 실시예에 따른 반도체 소자를 나타낸 평면도.
도 5b는 본 발명의 제 5 실시예에 따른 반도체 소자의 y-y' 단면도.

Claims (17)

  1. 셀 영역 및 센스 앰프 영역을 포함하는 반도체 기판;
    상기 셀 영역 상의 비트라인 콘택 및 상기 센스 앰프 영역 상의 제 1 콘택과 접속되는 제 1 비트라인; 및
    평면도 상에서 상기 제 1 비트라인과 포개어지도록 상기 제 1 비트라인 상부에 위치하며 상기 센스 앰프 영역의 제 2 콘택과 접속되는 제 2 비트라인을 포함하되,
    상기 제 1 콘택 및 상기 제 2 콘택은 상기 센스 앰프 영역 내 서로 다른 활성영역에 각각 접속되는 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 제 1 콘택 및 상기 제 2 콘택은 상기 활성영역의 장축방향을 따라 인접한 서로 다른 활성영역으로 이웃하는 것을 특징으로 하는 반도체 소자.
  4. 청구항 3에 있어서,
    상기 제 2 비트라인은 상기 제 1 비트라인의 장축방향으로 확장되어 상기 제 2 콘택과 접속되는 것을 특징으로 하는 반도체 소자.
  5. 청구항 3에 있어서,
    상기 제 1 콘택이 접속된 상기 활성영역 상에 구비된 제 1 아이솔레이션 게이트를 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 청구항 5에 있어서,
    상기 제 1 콘택이 접속된 상기 활성영역 상에 상기 제 1 아이솔레이션 게이트에 의해 상기 제 1 콘택과 이격된 제 1 센싱콘택을 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 제 2 콘택이 접속된 상기 활성영역 상에 접속되는 제 2 센싱콘택을 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 청구항 7에 있어서,
    상기 제 2 콘택이 접속된 상기 활성영역 상에 구비된 제 2 아이솔레이션 게이트를 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 청구항 8에 있어서,
    상기 제 2 센싱콘택은 상기 제 2 아이솔레이션 게이트에 의해 상기 제 2 콘 택과 이격된 것을 특징으로 하는 반도체 소자.
  10. 청구항 9에 있어서,
    상기 제 2 센싱콘택은 상기 제 1 콘택과 동일한 높이를 갖는 것을 특징으로 하는 반도체 소자.
  11. 청구항 9에 있어서,
    상기 제 2 센싱콘택은 상기 제 2 콘택과 동일한 높이를 갖는 것을 특징으로 하는 반도체 소자.
  12. 청구항 1에 있어서,
    상기 제 1 콘택 및 상기 제 2 콘택은 상기 활성영역의 단축방향을 따라 인접한 서로 다른 활성영역으로 이웃하는 것을 특징으로 하는 반도체 소자.
  13. 청구항 12에 있어서,
    상기 제 2 비트라인의 일측단부는 상기 제 2 비트라인의 장축방향과 수직하여 'ㄱ' 자 또는 '역(逆) ㄱ'자의 형태를 갖는 것을 특징으로 하는 반도체 소자.
  14. 청구항 13에 있어서,
    상기 제 2 비트라인의 일측단부는 상기 제 2 콘택과 접속되는 것을 특징으로 하는 반도체 소자.
  15. 청구항 12에 있어서,
    상기 이웃하는 활성영역의 중앙부를 가로지르는 제 3 아이솔레이션 게이트를 더 포함하는 것을 특징으로 하는 반도체 소자.
  16. 청구항 15에 있어서,
    상기 제 1 콘택이 접속된 상기 활성영역 상에 상기 제 3 아이솔레이션 게이트에 의해 상기 제 1 콘택과 이격된 제 3 센싱콘택을 더 포함하는 것을 특징으로 하는 반도체 소자.
  17. 청구항 15에 있어서,
    상기 제 2 콘택이 접속된 상기 활성영역 상에 상기 제 3 아이솔레이션 게이트에 의해 상기 제 2 콘택과 이격된 제 4 센싱콘택을 더 포함하는 것을 특징으로 하는 반도체 소자.
KR1020090097236A 2009-10-13 2009-10-13 반도체 소자 KR101119716B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090097236A KR101119716B1 (ko) 2009-10-13 2009-10-13 반도체 소자
US12/650,283 US20110085365A1 (en) 2009-10-13 2009-12-30 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090097236A KR101119716B1 (ko) 2009-10-13 2009-10-13 반도체 소자

Publications (2)

Publication Number Publication Date
KR20110040095A KR20110040095A (ko) 2011-04-20
KR101119716B1 true KR101119716B1 (ko) 2012-03-21

Family

ID=43854724

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090097236A KR101119716B1 (ko) 2009-10-13 2009-10-13 반도체 소자

Country Status (2)

Country Link
US (1) US20110085365A1 (ko)
KR (1) KR101119716B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110391234A (zh) * 2018-04-20 2019-10-29 长鑫存储技术有限公司 位线连接结构及其形成方法、存储器
US11217590B2 (en) * 2020-04-06 2022-01-04 Micron Technology, Inc. Semiconductor memory device and method of forming the same
CN114188280A (zh) * 2020-09-14 2022-03-15 长鑫存储技术有限公司 半导体结构及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020056912A1 (en) 1999-10-12 2002-05-16 Alan S. Roth Integrated circuit having a balanced twist for differential signal lines
US20050045918A1 (en) 2003-09-02 2005-03-03 Armin Reith Hybrid vertical twisted bitline architecture
JP2009033029A (ja) 2007-07-30 2009-02-12 Panasonic Corp 半導体記憶装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4891472B2 (ja) * 2000-07-10 2012-03-07 エルピーダメモリ株式会社 半導体集積回路装置
JP2002093165A (ja) * 2000-09-18 2002-03-29 Mitsubishi Electric Corp 半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020056912A1 (en) 1999-10-12 2002-05-16 Alan S. Roth Integrated circuit having a balanced twist for differential signal lines
US20050045918A1 (en) 2003-09-02 2005-03-03 Armin Reith Hybrid vertical twisted bitline architecture
JP2009033029A (ja) 2007-07-30 2009-02-12 Panasonic Corp 半導体記憶装置

Also Published As

Publication number Publication date
KR20110040095A (ko) 2011-04-20
US20110085365A1 (en) 2011-04-14

Similar Documents

Publication Publication Date Title
US7002866B2 (en) Semiconductor memory device
US8036021B2 (en) Semiconductor memory device
JP5711481B2 (ja) 半導体装置
US5821592A (en) Dynamic random access memory arrays and methods therefor
US7259977B2 (en) Semiconductor device having hierarchized bit lines
KR101119716B1 (ko) 반도체 소자
US8030158B2 (en) Method for fabricating contacts in semiconductor device
US10825508B1 (en) Bit line structure for two-transistor static random access memory
KR100527536B1 (ko) 마그네틱 램
US8699255B2 (en) Memory array with hierarchical bit line structure
KR101037501B1 (ko) 고집적 반도체 기억 장치
KR100988812B1 (ko) 주변 영역에 입체형 커패시터를 구비하는 반도체 메모리장치
US20080012055A1 (en) Layout structure of non-volatile memory
JP2006080253A (ja) 半導体記憶装置
US11737285B2 (en) Memory array having strap region with staggered dummy magnetic storage elements
US20230232638A1 (en) Memory array
KR100344773B1 (ko) 반도체장치의 캐패시터 및 그 레이아웃
KR101001148B1 (ko) 반도체 소자의 레이아웃
KR20110001703A (ko) 비트라인 패터닝 방법
KR20140028949A (ko) 반도체 소자
KR101108201B1 (ko) 메모리 소자
KR100861790B1 (ko) 폴디드 비트라인 구조를 갖는 평판 디램 셀
TWI521533B (zh) 由陣列階層隔開之裝置階層中具解碼裝置之記憶體裝置結構
KR101168391B1 (ko) 반도체 소자
KR0130954B1 (ko) 반도체 기억장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee