KR20110001703A - 비트라인 패터닝 방법 - Google Patents

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Abstract

본 발명의 비트라인 패터닝 방법은, 라인부 및 라인부 상에 배치되면서 비트라인 콘택을 덮는 패치부를 포함하는 비트라인 레이아웃을 얻는 단계; 비트라인 레이아웃의 라인부 측면에 어시스트 피쳐를 배치하는 단계; 및 비트라인 레이아웃 형상으로 반도체 기판 상에 비트라인을 패터닝하는 단계를 포함한다.
비트라인 레이아웃, 패치부, 광 근접효과 보정

Description

비트라인 패터닝 방법{Method for patterning in bitline}
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 비트라인 패터닝 방법에 관한 것이다.
반도체 메모리 소자, 특히 디램(DRAM; Dynamic Random Access Memory) 소자의 대용량화에 대한 요구가 점점 커지고 있는 반면, 증가시킬 수 있는 칩(chip) 크기의 한계에 의해 디램 소자의 용량 증가 또한 한계를 보이고 있는 실정이다. 따라서 최근에는 셀 레이아웃을 변화시켜 셀 면적을 감소시키고, 그에 따라 보다 많은 메모리 셀을 하나의 웨이퍼에 집적시키고자 하는 노력을 기울이고 있다. 이에 따라 보다 많은 메모리 셀을 하나의 웨이퍼에 집적시키기 위해 셀 레이아웃의 구조를 8F2구조의 레이아웃에서 6F2구조의 레이아웃으로 변화시키는 방법이 연구되고 있다.
도 1은 6F2구조의 레이아웃을 나타내보인 도면이다. 그리고 도 2는 도 1의 레이아웃을 이용하여 실제 패턴을 형성한 결과를 나타내보인 도면이다.
도 1을 참조하면, 웨이퍼 상에 전사하기 위한 회로 패턴의 6F2구조의 패턴 레이아웃이 배치되어 있다. 이와 같이 설계된 패턴 레이아웃은 포토리소그래피(photolithography) 과정으로 웨이퍼 상에 패턴 전사하여 웨이퍼 패턴을 형성하고 있다. 반도체 소자를 구성하는 웨이퍼 패턴은 라인 및 스페이스 패턴(line & space pattern)과 정션(junction) 역할을 하는 콘택홀 패턴으로 구분하여 고려될 수 있다. 여기서 라인 및 스페이스 패턴은 트랜지스터(transistor)의 게이트(gate)나 비트라인(bit line) 등을 구성하는 웨이퍼 패턴으로 형성될 수 있다. 콘택홀 패턴은 다층 배선 구조에서의 연결 배선(interconnection)을 위해 형성된다.
다시 웨이퍼 상에 전사하기 위한 회로 패턴의 6F2구조의 패턴 레이아웃을 나타내보인 도 1을 참조하면, 활성영역(100)이 비스듬하게 배치되어 있고, 비스듬하게 배치된 활성영역(100) 상에 라인 앤드 스페이스 패턴(100, 105)과 패치부(115)의 레이아웃이 배치되어 있다. 여기서 패치부(115)는 비트라인 콘택을 덮게 넓은 선폭으로 형성될 부분이다. 반도체 메모리소자에서 비트라인은 데이터가 이동되는 통로로서 사용되는 배선들 중의 하나로서, 비트라인 콘택을 통해 반도체기판의 불순물영역과 전기적으로 연결되는 구조를 갖는다. 6F2구조를 가지는 소자에서 비트라인 레이아웃은 비트라인 콘택과 이후 형성되는 스토리지노드 콘택 사이의 단락(short)을 방지하기 위해, 라인 패턴(105) 상에 라인 패턴(105)의 선폭'a'보다 폭'b'만큼 양 측면 방향으로 돌출된 패치(patch, 120)가 배치되어 비트라인 콘택이 형성될 부분을 모두 덮는 형상으로 설계된다.
그런데 6F2 레이아웃을 갖는 반도체 소자의 경우, 활성 영역(100)이 대각선 으로 비스듬하게 배치되어 있어 게이트 피치보다 선폭이 작고, 피치에 대하여 소정 각도만큼 기울어져 있어 공정 마진(process margin)이 취약한 문제가 있다. 구체적으로, 도 1의 레이아웃을 이용하여 실제로 웨이퍼 상에 패턴을 형성한 결과를 나타내보인 도 2를 참조하면, 패치(도 1 참조, 120)와 패치(120) 사이의 라인 패턴이 공정 마진 상의 한계로 폭이 좁아지면서 끊어지는(A) 문제가 발생할 수 있다. 이와 같이 라인 패턴이 원하는 선폭으로 형성되지 않고 폭이 좁아지면 이후 형성될 스토리지노드 전극 사이의 브릿지(bridge) 결함 및 자기정렬불량과 같은 문제를 유발할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 비트라인 레이아웃을 설계하는 과정에서 라인 패턴 상에 선폭이 좁아지는 현상을 개선하기 위한 방법으로 라인 패턴의 공정 마진을 향상시킬 수 있는 비트라인 패터닝 방법을 제공하는데 있다.
본 발명에 따른 비트라인 레이아웃의 공정 마진 향상방법은, 라인부 및 상기 라인부 상에 배치되면서 비트라인 콘택을 덮는 패치부를 포함하는 비트라인 레이아웃을 얻는 단계; 상기 비트라인 레이아웃의 라인부 측면에 어시스트 피쳐를 배치하는 단계; 및 상기 비트라인 레이아웃 형상으로 반도체 기판 상에 비트라인을 패터닝하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 어시스트 피쳐를 배치하는 단계 이후에, 상기 패치부 상에 광 근접효과 보정을 수행하는 단계를 더 포함하는 것이 바람직하다.
상기 패치부는 인접하는 패치부와 모서리 부분이 대각선 방향으로 마주보도록 엇갈리게 배치하는 것이 바람직하다.
상기 어시스트 피쳐는 직사각형의 바 타입(bar-type) 형상으로 형성하고, 상기 어시스트 피쳐는 라인부와 라인부 사이의 중심부에 배치하거나, 상기 라인부에 근접하게 배치하는 것이 바람직하다. 여기서 상기 어시스트 피쳐는 상기 패치부의 길이와 동일하거나, 상기 패치부가 라인부 가장자리로부터 돌출된 폭의 50%를 넘지 않는 길이만큼 길게 형성하는 것이 바람직하다.
상기 광 근접효과 보정은 상기 패치부의 각 모서리 부분을 폴리곤 형상으로 잘라내어 진행하며, 상기 폴리곤 형상은 정사각형 또는 직사각형 형상을 갖는다.
본 발명에 따르면, 라인부 및 패치부로 이루어진 레이아웃 상에 어시스트 패턴을 삽입하고, 광 근접효과 보정을 수행하는 경우 초점 심도(DOF) 마진 및 노광 역(EL) 마진이 향상하는 효과가 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 3 내지 도 7은 본 발명의 실시예에 따른 비트라인 패터닝 방법을 설명하기 위해 나타내보인 도면들이다. 여기서 도 5 및 도 7은 도 4 및 도 6의 레이아웃을 시뮬레이션하여 나타내보인 도면이다.
도 3을 참조하면, 웨이퍼에 전사하고자 하는 목표 패턴(target pattern)의 제1 레이아웃(300)을 배치한다. 목표 패턴의 제1 레이아웃(300)은 트랜지스터의 게이트나 비트라인 등을 구성하는 웨이퍼 패턴으로 형성될 수 있으며, 본 발명의 실시예에서는 비트라인을 구성하기 위한 레이아웃을 설명하기로 한다. 이러한 목표 패턴의 제1 레이아웃(300)은 제1 방향으로 이격하여 평행하게 뻗어 있는 라인 부(line, 305)들이 배치되어 있고, 라인부(305) 사이에 스페이스(space, 310)가 배치되어 있다. 제1 라인부(305a)와 제2 라인부(305b)는 서로 나란하게 뻗어있다.
라인부(305) 위에는 패치부(315)가 배치되어 있다. 패치부(315)는 웨이퍼 상에 비트라인 형성시 비트라인 콘택을 모두 덮는 부분이다. 이를 위해 패치부(315)의 선폭은 라인부(305)의 선폭보다 넓은 선폭을 갖게 형성한다. 이에 따라 제1 라인은 라인부(305)의 선폭보다 패치부(315)의 선폭이 넓은 도그 본(dog bone) 형상을 갖는다. 여기서 패치부(315)는 라인부(305) 위에 소정 간격만큼 이격하여 배치된다. 이 경우 패치부(315)는 라인부(305)와 직교하는 방향으로 라인부(305)의 가장자리로부터 폭 'a'만큼 돌출하게 형성한다. 이러한 패치부(315)는 폴리곤(polygon) 형상으로 형성하며, 정사각형 또는 직사각형의 사각형 형상으로 형성하는 것이 바람직하다. 또한 제1 라인부(305a)와 제2 라인부(305b)는 패치부(315)의 모서리 부분이 서로 대각선 방향으로 마주보도록 엇갈리게 배치하는 것이 바람직하다.
도 4를 참조하면, 제1 레이아웃(300, 도 3 참조) 상에 어시스트 피쳐(320)를 삽입하여 제2 레이아웃(330)을 형성한다. 어시스트 피쳐(320)는 패치부(315)와 라인부(305) 사이에 배치한다. 여기서 어시스트 피쳐(320)는 제1 라인부(305a)와 제 2 라인부(305b) 사이의 중심부에 배치하거나, 라인부(305)에 근접하게 배치하는 위치에 배치하는 것이 바람직하다.
이러한 어시스트 피쳐(320)는 직사각형(rectangle)의 바 타입(bar-type) 형상으로 형성한다. 어시스트 피쳐(320)를 도트(dot) 형상으로 형성하는 경우 도트 사이의 공간에 의해 이후 노광 공정의 영향으로 오히려 공정 마진이 저하될 수 있으므로 직사각형의 바 타입 형상으로 형성하는 것이 바람직하다. 이러한 어시스트 피쳐(320)의 길이(l)는 패치부(315)의 길이와 동일하거나, 패치부(315)의 길이보다 길게, 예컨대 패치부(315)가 라인부(305)의 가장자리로부터 돌출된 폭(a)의 50%를 넘지 않는 길이만큼 길게 형성한다. 그리고 제2 레이아웃 형상으로 반도체 기판 상에 비트라인을 패터닝한다.
라인부(305)와 패치부(315) 사이의 스페이스 위에 어시스트 피쳐(320)를 삽입하고, 웨이퍼에 전사시 레지스트막 패턴(400)이 형성될 부분을 나타내보인 도 5에 도시한 바와 같이, 취약 지점인 라인부 부분(X1)이 보강된다. 그러나 이 경우 라인부 부분(X1)이 과도하게 돌출되는 경우 패치부 부분(Y1)과 연결되는 추가 결함이 발생할 수 있다. 이에 따라 광 근접효과 보정을 진행하여 추가 결함을 방지할 수 있다.
도 6을 참조하면, 제2 레이아웃(330, 도 5 참조)의 패치부(315) 상에 광 근접효과 보정(OPC; Optical Proximity Correct)을 수행하여 제3 레이아웃(350)을 형성한다. 광 근접효과 보정은 제2 레이아웃(330)에서 라인부 부분(X1)이 과도하게 돌출되는 경우 패치부 부분(Y1)과 연결되는 추가 결함이 발생하는 것을 방지하기 위해 진행한다. 이러한 광 근접효과 보정은 패치부(315)의 각 모서리 부분을 폴리곤 형상으로 잘라내어 진행한다. 잘라낸 모서리 부분은 한 변(b)의 길이가 다른 한 변(c)의 길이보다 긴 직사각형의 형상으로 형성하거나 동일한 길이를 갖는 정사각 형의 형상으로 잘라내어 진행할 수 있다.
이와 같이, 광 근접효과 보정을 진행하고, 노광 공정을 수행하면 웨이퍼에 전사시 레지스트막 패턴(405)이 형성될 부분을 나타내보인 도 7에 도시한 바와 같이, 과도하게 돌출되었던 라인부 부분(X2)이 개선된다. 또한 패치부 부분(Y2)도 광 근접효과에 의해 과도하게 돌출되었던 것이 개선되는 것을 확인할 수 있다. 상술한 바와 같이, 라인부 및 패치부로 이루어진 비트라인 레이아웃을 적용하는 경우보다 비트라인 레이아웃 상에 어시스트 피쳐를 삽입하고, 광 근접효과 보정을 수행하는 경우 공정 마진은 초점 심도(DOF; Depth of focus)는 70nm 향상되고, 노광 역(EL; Exposure Latitude) 마진은 0.1% 증가하는 결과를 얻을 수 있다.
도 1은 6F2구조의 레이아웃을 나타내보인 도면이다.
도 2는 도 1의 레이아웃을 이용하여 실제 패턴을 형성한 결과를 나타내보인 도면이다.
도 3 내지 도 7은 본 발명의 실시예에 따른 비트라인 패터닝 방법을 설명하기 위해 나타내보인 도면들이다.

Claims (8)

  1. 라인부 및 상기 라인부 상에 배치되면서 비트라인 콘택을 덮는 패치부를 포함하는 도그 본(dog bone) 형상의 비트라인 레이아웃을 얻는 단계;
    상기 비트라인 레이아웃의 라인부 측면에 어시스트 피쳐를 배치하는 단계; 및
    상기 비트라인 레이아웃 형상으로 반도체 기판 상에 비트라인을 패터닝하는 단계를 포함하는 비트라인 패터닝 방법.
  2. 제1항에 있어서,
    상기 어시스트 피쳐를 배치하는 단계 이후에, 상기 패치부 상에 광 근접효과 보정을 수행하는 단계를 더 포함하는 비트라인 패터닝 방법.
  3. 제1항에 있어서,
    상기 패치부는 인접하는 패치부와 모서리 부분이 대각선 방향으로 마주보도록 엇갈리게 배치하는 비트라인 패터닝 방법.
  4. 제1항에 있어서,
    상기 어시스트 피쳐는 직사각형의 바 타입(bar-type) 형상으로 형성하는 비트라인 패터닝 방법.
  5. 제1항에 있어서,
    상기 어시스트 피쳐는 라인부와 라인부 사이의 중심부에 배치하거나, 상기 라인부에 근접하게 배치하는 비트라인 패터닝 방법.
  6. 제1항에 있어서,
    상기 어시스트 피쳐는 상기 패치부의 길이와 동일하거나, 상기 패치부가 라인부 가장자리로부터 돌출된 폭의 50%를 넘지 않는 길이만큼 길게 형성하는 비트라인 패터닝 방법.
  7. 제2항에 있어서,
    상기 광 근접효과 보정은 상기 패치부의 각 모서리 부분을 폴리곤 형상으로 잘라내어 진행하는 비트라인 패터닝 방법.
  8. 제7항에 있어서,
    상기 폴리곤 형상은 정사각형 또는 직사각형 형상인 비트라인 패터닝 방법.
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