KR20090027469A - 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법에 관한 것으로, 셀 영역 에지부인 더미 영역에 구비되는 더미 저장전극 콘택홀의 CD를 셀 영역에 형성되는 저장전극 콘택홀의 CD와 동일한 크기로 정의하는 차광 패턴 및 상기 셀 영역 외곽에 스캐터링 패턴이 구비된 노광 마스크를 이용하여 셀 영역과 더미 영역 간의 콘택홀 CD 차이로 인해 발생하는 벙커 디펙트를 방지하고, IDD 페일 및 드레인 콘택홀 형성 시 콘택홀이 오픈(Open)되지 않음으로써 발생하는 컬럼 페일(Column Fail)을 방지하여 소자의 특성을 향상시키는 기술을 개시한다.

Description

노광 마스크 및 이를 이용한 반도체 소자의 제조 방법{PHOTO MASK AND METHOD FOR FABRICATING SEMICONDUCTOR DEVICE USING THE SAME}
도 1a는 종래 기술에 따른 노광 마스크를 도시한 레이아웃.
도 1b 및 도 1c는 상기 '도 1a'의 노광 마스크를 이용한 반도체 소자의 제조 방법을 도시한 평면 및 단면 사진도.
도 2a 및 도 2b는 종래 기술의 문제점을 도시한 평면 사진도.
도 3은 본 발명에 따른 노광 마스크를 도시한 레이아웃.
도 4a 내지 도 4d는 상기 '도 3'의 노광 마스크를 이용한 반도체 소자의 제조 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호 설명 >
300 : 셀 영역 310 : 제 1 차광 패턴
320 : 제 2 차광 패턴 330 : 스캐터링 패턴
400 : 반도체 기판 410 : 층간 절연막
420 : 감광막 420a : 감광막 패턴
430 : 노광 마스크 440a : 제 1 차광 패턴
440b : 제 2 차광 패턴 445 : 스캐터링 패턴
450a : 저장전극 콘택홀 450b : 더미 저장전극 콘택홀
460a : 저장전극 콘택 460b : 더미 저장전극 콘택
Ⅰ : 셀 영역 Ⅱ : 더미 영역
Ⅲ : 셀 영역 외곽
본 발명은 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법에 관한 것으로, 셀 영역과 더미 영역의 저장전극 콘택홀을 형성하는 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 디자인 룰(Design Rule)의 감소가 급격히 이루어지고 있으며, 이에 따라, 초미세화 패턴의 구현이 요구되고 있다.
특히, 디램(DRAM) 소자와 같은 메모리 소자에서 공정 마진(Margin)을 확보하기 위해서, 더미 패턴(Dummy Pattern)을 실제 패턴들 주위에 배치하는 과정이 설계 과정에 주요한 요소로 인식되고 있다.
도 1a는 종래 기술에 따른 노광 마스크를 도시한 레이아웃이다.
도 1a를 참조하면, 저장전극 콘택홀의 형성을 위한 노광 마스크(100)를 도시한 레이아웃(Layout)으로서, 셀 영역(105)에 저장전극 콘택홀을 정의하는 제 1 차광 패턴(110)이 복수 개 구비되어 있으며, 셀 영역(105) 에지(Edge)부인 더미(Dummy) 영역에는 더미 저장전극 콘택홀을 정의하는 제 2 차광 패턴(110)이 복수 개 구비되어 있다.
여기서, 상기 더미 저장전극 콘택홀의 CD(Critical Dimension)는 셀 영 역(105)의 에지부를 따라 형성되며, 상기 저장전극 콘택홀의 CD보다 크게 형성하도록 한다.
도 1b는 상기 '도 1a'의 노광 마스크를 이용하여 형성한 셀 영역 및 더미 영역의 저장전극 콘택홀을 도시한 평면 SEM 사진이다.
도 1b를 참조하면, 셀 영역 에지부인 더미 영역에 형성된 더미 저장전극 콘택홀의 CD가 셀 영역 내측에 형성된 저장전극 콘택홀의 CD보다 크게 형성된 것을 알 수 있다.
도 1c는 실린더형 저장전극이 형성된 모습을 도시한 것으로, 상기 셀 영역 및 더미 영역의 저장전극 콘택홀을 매립하여 저장전극 콘택을 형성하고, 상기 저장전극 콘택와 접촉되는 저장전극을 형성한다.
여기서, 상기 더미 영역에 형성된 더미 저장전극 콘택(Dummy SNC)의 CD는 상기 셀 영역에 형성된 저장전극 콘택(SNC)의 CD보다 큰 것을 알 수 있다.
도 2a 및 도 2b는 종래 기술에 따른 반도체 소자 제조 방법의 문제점을 도시한 평면사진이다.
도 2a를 참조하면, 셀 영역 및 주변 회로 영역을 도시한 평면 사진으로, 셀 영역 에지부인 더미 영역에 형성된 더미 저장전극에 'A'와 같이 벙커 디펙트가 발생한 것을 알 수 있다.
도 2b를 참조하면, 상기 '도 2a'의 'A'부분을 확대 도시한 것으로, 상기 더미 영역에 벙커 디펙트(Bunker Defect)가 발생한 것을 나타낸다.
여기서, 저장전극 콘택을 노출시켜 저장전극 영역을 정의하는 희생 산화막 패턴을 형성한다.
다음에, 상기 저장전극 영역 표면에 도전막을 형성한다.
그 다음, 상기 희생 산화막 패턴을 제거하는 딥 아웃 공정을 수행하는데, 상기 딥 아웃(Dip Out) 공정 시 습식 공정을 위해 사용되는 케미컬(Chemical)이 상기 도전막과 접촉되는 부위의 층간 절연막으로 침투하여 상기 층간 절연막의 일부를 용해하게 되어 'A''와 같은 벙커 디펙트를 유발하게 된다.
상술한 종래 기술에 따른 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법에서, 셀 영역의 저장전극 콘택홀의 CD와 상기 셀 영역 에지부인 더미 영역에 형성된 더미 저장전극 콘택홀의 CD의 차이로 인해 공정 마진이 감소하여 더미 저장전극 형성 시 벙커 디펙트가 발생하고, IDD 페일 및 저장전극과 비트라인 간의 SAC(Self Aligned Contact) 공정에 의한 컬럼 페일(Column Fail)이 발생하여 소자의 특성이 저하되는 문제가 있다.
상기 문제점을 해결하기 위하여, 셀 영역 에지부인 더미 영역에 구비되는 더미 저장전극 콘택홀의 CD를 셀 영역에 형성되는 저장전극 콘택홀의 CD와 동일한 크기로 정의하는 차광 패턴 및 상기 셀 영역 외곽에 스캐터링 패턴이 구비된 노광 마스크를 이용하여 셀 영역과 더미 영역 간의 콘택홀 CD 차이로 인해 발생하는 벙커 디펙트를 방지하고, IDD 페일 및 드레인 콘택홀 형성 시 콘택홀이 오픈(Open)되지 않음으로써 발생하는 컬럼 페일(Column Fail)을 방지하여 소자의 특성을 향상시키는 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법을 제공하는 것을 목적으 로 한다.
본 발명에 따른 노광 마스크는
셀 영역에 형성되는 저장전극 콘택홀을 정의한 제 1 차광 패턴과,
상기 셀 영역 외곽의 더미 영역에 형성되는 저장전극 콘택홀을 정의한 제 2 차광 패턴과,
상기 더미 영역 외곽에 구비된 스캐터링(Scattering) 패턴을 포함하는 것을 특징으로 하고,
상기 제 1 차광 패턴, 제 2 차광 패턴 및 스캐터링 패턴은 각각 복수 개 구비되는 것과,
상기 제 1 차광 패턴 및 제 2 차광 패턴은 동일한 형태로 형성되는 것과,
상기 제 1 차광 패턴, 제 2 차광 패턴 및 스캐터링 패턴은 각각 원형 또는 다각형으로 형성된 것과,
상기 제 1 차광 패턴의 CD(Critical Dimension)와 상기 제 2 차광 패턴의 CD는 동일한 것을 특징으로 한다.
또한, 상기 노광 마스크를 이용한 반도체 소자의 제조 방법은
랜딩 플러그 콘택이 구비된 반도체 기판 상부에 층간 절연막 및 감광막을 형성하는 단계와,
상기 노광 마스크를 사용한 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 마스크로 상기 층간 절연막을 식각하여 저장전극 콘택홀 을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3은 본 발명에 따른 노광 마스크를 도시한 레이아웃이다.
도 3을 참조하면, 저장전극 콘택홀 형성을 위한 노광 마스크(300)를 도시한 것으로, 셀 영역(305)에 복수 개의 저장전극 콘택홀을 정의하는 제 1 차광 패턴(310)이 구비되어 있다.
그리고, 셀 영역(305) 에지부인 더미(Dummy) 영역에 제 1 차광 패턴(310)과 동일한 CD 및 형태의 더미 저장전극 콘택홀을 정의하는 제 2 차광 패턴(320)이 구비되어 있다.
이때, 제 1 차광 패턴(310)과 제 2 차광 패턴(320)은 그 크기의 차이가 최소화되도록 형성하는 것이 바람직하며, 더 바람직하게는 동일한 크기로 형성하도록 한다.
또한, 셀 영역(305) 외곽에 구비된 복수 개의 스캐터링 패턴(Scattering Pattern, 330)을 더 포함하도록 하는 것이 바람직하다.
이때, 제 1 차광 패턴(310), 제 2 차광 패턴(320) 및 스캐터링 패턴(330)은 원형 또는 다각형으로 구비되며, 스캐터링 패턴(330)은 노광 공정 시 사용되는 광원에 의해 노광되는 최소 선폭보다 작은 크기로 형성하는 것이 바람직하다.
도 4a 내지 도 4d는 상기 '도 3'에 도시된 노광 마스크를 사용한 반도체 소 자의 제조 방법을 도시한 단면도로서, (Ⅰ)은 셀 영역, (Ⅱ)는 더미 영역 및 (Ⅲ)은 셀 영역 외곽을 도시한 것이다.
도 4a 및 도 4b를 참조하면, 게이트 전극(미도시), 랜딩 플러그 콘택(미도시) 및 비트 라인(미도시)이 구비된 반도체 기판(400) 상부에 층간 절연막(410) 및 감광막(420)을 형성한다.
다음에, 상기 '도 3'에 도시된 노광 마스크를 이용한 노광 및 현상 공정을 수행하여 셀 영역의 저장전극 콘택홀 및 더미 영역의 더미 저장전극 콘택홀을 정의하는 감광막 패턴(420a)을 형성한다.
여기서, 노광 마스크(430)는 상기 '도 3'의 X - X'의 절단면을 도시한 것으로, 셀 영역(Ⅰ)에 저장전극 콘택홀을 정의하는 제 1 차광 패턴(440a), 더미 영역(Ⅱ)에 더미 저장전극 콘택홀을 정의하는 제 2 차광 패턴(440b) 및 셀 영역 외곽(Ⅲ)에 스캐터링 패턴(445)이 구비되어 있다.
이때, 스캐터링 패턴(445)은 노광 공정 시 사용되는 광원에 의해 노광되는 최소 선폭보다 작은 크기로 형성되는 것이 바람직하다.
따라서, 스캐터링 패턴(445)는 웨이퍼(Wafer) 상에 전사되지 않아 패턴이 형성되지 않으면서, 공정 마진(Process Margin)을 향상시켜 더미 저장전극 콘택홀의 CD가 셀 영역의 저장전극 콘택홀의 CD와 동일하게 형성될 수 있도록 하는 역할을 한다.
도 4c를 참조하면, 감광막 패턴(420a)을 마스크로 층간 절연막(410)을 식각하여 셀 영역(Ⅰ)에 저장전극 콘택홀(450a)을 형성하고, 더미 영역(Ⅱ)에 더미 저 장전극 콘택홀(450b)을 형성한다.
이때, 저장전극 콘택홀(450a) 및 더미 저장전극 콘택홀(450b)의 CD는 동일하게 형성되는 것이 바람직하다.
도 4d를 참조하면, 폴리실리콘층으로 저장전극 콘택홀(450a) 및 더미 저장전극 콘택홀(450b)을 매립하여 저장전극 콘택(460a) 및 더미 저장전극 콘택(460b)를 형성한다.
도시되지는 않았지만, 후속 공정을 설명하면, 저장전극 콘택(460a) 및 더미 저장전극 콘택(460b)를 포함하는 층간 절연막(410) 상부에 저장전극용 희생 산화막(미도시)을 형성한다.
다음에, 상기 희생 산화막(미도시)을 식각하여 저장전극 콘택(460a) 및 더미 저장전극 콘택(460b)를 노출시켜 저장전극 영역을 정의하는 희생 산화막 패턴(미도시)을 형성한다.
그 다음, 상기 희생 산화막 패턴(미도시)을 포함하는 전체 표면에 도전막을 형성하고, 에치 백(Etch-Back) 공정을 수행하여 도전막을 분리한다.
그 다음, 희생 산화막 패턴을 제거하는 딥 아웃(Dip-Out) 공정을 수행하여 저장 전극을 형성한다.
여기서, 도전막은 TiN 막으로 형성하는 것이 바람직하다.
이때, 더미 저장전극 콘택(460b)의 CD가 저장전극 콘택(460a)의 CD와 동일하게 형성되었으므로, 딥 아웃 공정 시 더미 영역(Ⅱ)과 셀 영역(Ⅰ) 간의 CD 차이로 인해 케미컬이 상기 도전막과 접촉되는 부위의 층간 절연막으로 침투하여 발생하는 벙커 디펙트(Bunker Defect)가 방지된다.
그 다음, 상기 저장 전극 표면에 유전체막(미도시) 및 플레이트 전극(미도시)을 형성하는 공정을 더 수행한다.
본 발명에 따른 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법은 셀 영역 에지부인 더미 영역에 구비되는 더미 저장전극 콘택홀의 CD를 셀 영역에 형성되는 저장전극 콘택홀의 CD와 동일한 크기로 정의하는 차광 패턴 및 상기 셀 영역 외곽에 스캐터링 패턴이 구비된 노광 마스크를 이용하여 셀 영역과 더미 영역 간의 콘택홀 CD 차이로 인해 발생하는 벙커 디펙트를 방지하고, IDD 페일 및 드레인 콘택홀 형성 시 콘택홀이 오픈(Open)되지 않음으로써 발생하는 컬럼 페일(Column Fail)을 방지하여 소자의 특성이 향상되는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 셀 영역에 형성되는 저장전극 콘택홀을 정의한 제 1 차광 패턴;
    상기 셀 영역 외곽의 더미 영역에 형성되는 저장전극 콘택홀을 정의한 제 2 차광 패턴; 및
    상기 더미 영역 외곽에 구비된 스캐터링(Scattering) 패턴
    을 포함하는 것을 특징으로 하는 노광 마스크.
  2. 제 1 항에 있어서,
    상기 제 1 차광 패턴, 제 2 차광 패턴 및 스캐터링 패턴은 각각 복수 개 구비되는 것을 특징으로 하는 노광 마스크.
  3. 제 1 항에 있어서,
    상기 제 1 차광 패턴 및 제 2 차광 패턴은 동일한 형태로 형성되는 것을 특징으로 하는 노광 마스크.
  4. 제 1 항에 있어서,
    상기 제 1 차광 패턴, 제 2 차광 패턴 및 스캐터링 패턴은 각각 원형 또는 다각형으로 형성된 것을 특징으로 하는 노광 마스크.
  5. 제 1 항에 있어서,
    상기 제 1 차광 패턴의 CD(Critical Dimension)와 상기 제 2 차광 패턴의 CD는 동일한 것을 특징으로 하는 노광 마스크.
  6. 랜딩 플러그 콘택이 구비된 반도체 기판 상부에 층간 절연막 및 감광막을 형성하는 단계;
    상기 제 1 항에 기재된 노광 마스크를 사용한 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 마스크로 상기 층간 절연막을 식각하여 저장전극 콘택홀 을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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