JP2005311232A

JP2005311232A - 半導体装置及びその製造方法

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Publication number: JP2005311232A
Application number: JP2004129519A
Authority: JP
Inventors: Takayuki Inbe; 貴之印部
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2004-04-26
Filing date: 2004-04-26
Publication date: 2005-11-04

Abstract

【課題】シェアードコンタクトホールを形成するためのエッチングによってサイドウォールが併せて除去されてしまうことを回避し得る半導体装置の製造方法を得る。
【解決手段】開口部分１１ａ１はゲート電極４の上方に形成されており、開口部分１１ａ２はソース・ドレイン領域６の端部（ゲート電極４側の端部）の上方に形成されており、開口部分１１ａ３はサイドウォール５の上方に形成されている。フォトレジスト１０をエッチングマスクとして用いて、金属シリサイド層８の上面が露出するまで層間絶縁膜９をエッチングする。これにより、凹部１４ａ〜１４ｃを有するシェアードコンタクトホール１４が、層間絶縁膜９内に形成される。凹部１４ｃは、開口部分１１ａ３の底面を規定している部分の層間絶縁膜９の上面から、サイドウォール５の上面にまで到達しない。
【選択図】図４

Description

本発明は、半導体装置及びその製造方法に関し、特に、シェアードコンタクトの形成方法に関する。

近年、ＣＭＯＳロジックデバイスやメモリデバイスにおいて、素子の微細化が急速に進められている。これに伴って、例えばロジックデバイスの内部に搭載されるＳＲＡＭ（Static Random Access Memory）に関しても、その占有面積を縮小することが要求されている。そこで、近年のＳＲＡＭのメモリセル構造においては、トランジスタのゲート電極とソース・ドレイン領域とを単一のコンタクト（「シェアードコンタクト」と称されている）によって電気的に接続する技術が採用されている。

シェアードコンタクトが採用された背景技術に係る半導体装置の製造方法は、（ａ）シリコン基板の上面上に、ゲート絶縁膜を介してゲート電極を形成する工程と、（ｂ）ゲート電極の側面に、サイドウォールを形成する工程と、（ｃ）ゲート電極及びサイドウォールによって覆われていない部分のシリコン基板の上面内に、ソース・ドレイン領域を形成する工程と、（ｄ）ゲート電極及びソース・ドレイン領域の各上面を、金属を用いてシリサイド化する工程と、（ｅ）層間絶縁膜を全面的に形成する工程と、（ｆ）ドライエッチングによって層間絶縁膜を部分的に除去することにより、ゲート電極及びソース・ドレイン領域の各上面に到達する単一のコンタクトホール（以下「シェアードコンタクトホール」と称する）を形成する工程と、（ｇ）シェアードコンタクトホールの内部を導電膜によって充填することにより、シェアードコンタクトを形成する工程とを備えている。

なお、コンタクトホールの形成に関する従来の技術は、下記の特許文献１，２に開示されている。

特開２００１−２１７２００号公報特開２０００−１１４３７２号公報

しかしながら、上記の背景技術に係る半導体装置の製造方法によると、工程（ｆ）におけるドライエッチングの条件が適切でない場合には、層間絶縁膜と併せてサイドウォールも除去されてしまい、サイドウォールの下に位置していた部分のシリコン基板の上面が露出してしまう。従って、その状態で工程（ｇ）においてシェアードコンタクトホールの内部を導電膜によって充填すると、その部分のシリコン基板の上面にも導電膜が接触してしまう。

サイドウォールの下に位置していた部分のシリコン基板の上面内には、ソース・ドレイン領域を形成するためのイオンが注入されていない。また、その部分のシリコン基板の上面は、金属によってシリサイド化もされていない。従って、その部分のシリコン基板の上面にシェアードコンタクトが接触すると、シェアードコンタクトからシリコン基板への接合リーク電流が増大してしまう。その結果、ＳＲＡＭの動作に悪影響を及ぼし、ひいては不良チップが発生して歩留まりを低下させるという問題がある。

本発明はかかる問題を解決するために成されたものであり、シェアードコンタクトホールを形成するためのドライエッチングによってサイドウォールが併せて除去されてしまうことを回避し得る、半導体装置の製造方法及び当該方法によって製造された半導体装置を得ることを目的とする。

本発明に係る半導体装置の製造方法は、（ａ）基板の主面内に形成された第１のソース・ドレイン領域と、前記基板の前記主面上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１のゲート電極の側面に接して前記基板の前記主面上に形成されたサイドウォールとを有するトランジスタを形成する工程と、（ｂ）前記トランジスタを覆って前記基板の前記主面上に層間絶縁膜を形成する工程と、（ｃ）前記第１のゲート電極の上方に形成された第１の開口部分と、前記第１のソース・ドレイン領域の上方に形成された第２の開口部分と、前記サイドウォールの上方に形成され、前記第１の開口部分及び前記第２の開口部分に繋がり、前記第１の開口部分及び前記第２の開口部分の各開口寸法よりも小さい開口寸法を有する第３の開口部分とを含む第１の開口を有するマスク材を、前記層間絶縁膜の主面上に形成する工程と、（ｄ）前記マスク材をエッチングマスクとして用いて前記層間絶縁膜をエッチングすることにより、前記第１の開口部分の底面を規定する部分の前記層間絶縁膜の前記主面から、前記第１のゲート電極の主面に到達する第１の凹部と、前記第２の開口部分の底面を規定する部分の前記層間絶縁膜の前記主面から、前記第１のソース・ドレイン領域の主面に到達する第２の凹部と、前記第３の開口部分の底面を規定する部分の前記層間絶縁膜の前記主面から、前記サイドウォールに到達しない第３の凹部とを含む第１のコンタクトホールを形成する工程と、（ｅ）前記第１のコンタクトホールの内部を導電膜によって充填する工程とを備える。

また、本発明に係る半導体装置は、基板と、前記基板の主面内に形成されたソース・ドレイン領域と、前記基板の前記主面上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側面に接して前記基板の前記主面上に形成されたサイドウォールとを有するトランジスタと、前記トランジスタを覆って前記基板の前記主面上に形成された層間絶縁膜と、前記層間絶縁膜の前記主面から前記ゲート電極の主面に到達する第１の凹部と、前記層間絶縁膜の前記主面から前記ソース・ドレイン領域の主面に到達する第２の凹部と、前記層間絶縁膜の前記主面から前記サイドウォールに到達しない第３の凹部とを含み、一体的に形成されたコンタクトホールと、前記コンタクトホールの内部に充填された導電膜とを備え、前記第３の凹部の下には、前記サイドウォールを覆って前記層間絶縁膜の一部が存在することを特徴とする。

本発明に係る半導体装置の製造方法によれば、層間絶縁膜をエッチングする際にサイドウォールが併せて除去されてしまうことを回避できる。

また、本発明に係る半導体装置によれば、シェアードコンタクトから基板への接合リーク電流が増大することを回避できる。

以下、図面を参照しつつ、本発明の実施の形態について詳細に説明する。

図１〜３，６，１３は、本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。

図１を参照して、酸化シリコンから成る素子分離絶縁膜２をシリコン基板１の上面内に部分的に形成した後、周知のトランジスタ製造プロセスによって、ＭＯＳＦＥＴを形成する。ＭＯＳＦＥＴは、ゲート絶縁膜３、ゲート電極４、サイドウォール５、ソース・ドレイン領域６、及び金属シリサイド層７，８を備えている。また、素子分離絶縁膜２の上面上には、ゲート電極５０、サイドウォール５１、及び金属シリサイド層５２を備えるゲート構造が形成されている。紙面の手前又は奥において、ゲート電極５０は、ゲート絶縁膜を介してシリコン基板１の上面上に形成されている。

金属シリサイド層７，８，５２は必ずしも形成されている必要はないが、ゲート電極４，５０やソース・ドレイン領域６の低抵抗化を図る観点からは、金属シリサイド層７，８，５２が形成されているほうが望ましい。

ゲート絶縁膜３は、例えば酸化シリコンから成る。ゲート電極４，５０は、同一の工程によって形成され、例えばポリシリコンから成る。ゲート電極４は、ゲート絶縁膜３を介してシリコン基板１の上面上に形成されている。サイドウォール５，５１は、同一の工程によって形成され、例えば酸化シリコン及び窒化シリコンから成る。サイドウォール５は、ゲート電極４の側面に接してシリコン基板１の上面上に形成されている。ソース・ドレイン領域６は、ゲート電極４、サイドウォール５、及び素子分離絶縁膜２が形成されていない部分のシリコン基板１の上面内に形成されている。ゲート電極４，５０及びソース・ドレイン領域６の各上面が同一の工程によって金属を用いてシリサイド化されることにより、それぞれ金属シリサイド層７，５２，８が形成されている。金属シリサイド層７，５２，８の材質は、例えばタングステンシリサイド又はチタンシリサイドである。

図２を参照して、次に、ＣＶＤ法によって、例えば酸化シリコンから成る層間絶縁膜９を、ＭＯＳＦＥＴ及び素子分離絶縁膜２を覆ってシリコン基板１の上面上に全面的に形成する。

図３を参照して、次に、写真製版法によって、開口１１ａ〜１１ｃを有するポジ型のフォトレジスト１０を、層間絶縁膜９の上面上に形成する。

図４は、フォトレジスト１０の開口パターンを示す上面図である。開口１１ａは、開口部分１１ａ１と、開口部分１１ａ１に繋がる開口部分１１ａ２と、開口部分１１ａ２に繋がる開口部分１１ａ３とを有している。図３，４を参照して、開口部分１１ａ１はゲート電極４の上方に形成されており、開口部分１１ａ２はソース・ドレイン領域６の端部（ゲート電極４側の端部）の上方に形成されており、開口部分１１ａ３はサイドウォール５の上方に形成されている。

開口部分１１ａ１，１１ａ３の開口寸法（ＭＯＳＦＥＴのチャネル幅が規定される方向と同じ方向に関する寸法）は、いずれもＷ１である。また、開口部分１１ａ２の開口寸法は、Ｗ１よりも小さいＷ２である。つまり、開口１１ａは、開口寸法がいずれもＷ１の開口部分１１ａ１，１１ａ３と、開口寸法がＷ２（＜Ｗ１）の開口部分１１ａ２とが一体的に繋がった、瓢箪形の上面構造を有している。なお、開口１１ｂ，１１ｃの開口寸法は、いずれもＷ１である。

図５は、図４に示した開口パターンを有するフォトレジスト１０を形成するために使用されるフォトマスクの構造を示す上面図である。フォトマスクは、遮光膜１２内に複数の開口１３ａ〜１３ｄが規定された構造を有している。図４，５を参照して、開口１３ａは開口部分１１ａ１に、開口１３ｂは開口部分１１ａ２に、開口１３ｃは開口１１ｂに、開口１３ｄは開口１１ｃに、それぞれ対応する。

開口１３ａ〜１３ｄの各四隅が直角であるのに対して、開口部分１１ａ１，１１ａ２及び開口１１ｂ，１１ｃの各四隅（領域Ｒ１）は丸まっている。その理由は、領域Ｒ１は開口１３ａ〜１３ｄを介して露光されるとはいえ、領域Ｒ１の近傍には露光されない領域が多く存在している。そのため、領域Ｒ１に関しては光の強度が不足することとなり、領域Ｒ１は現像時に除去されないためと考えられる。

また、開口１３ａと開口１３ｂとの間には遮光膜１２が形成されているにも拘わらず、開口部分１１ａ１と開口部分１１ａ２との間には開口部分１１ａ３が形成されている。その理由は、遮光膜１２が形成されているため開口部分１１ａ３は直接的には露光されないが、開口部分１１ａ３の近傍には露光される領域（開口部分１１ａ１，１１ａ２）が多く存在しているため、近傍領域からの光の回り込み等に起因して開口部分１１ａ３が間接的に露光されるためと考えられる。

開口１３ａと開口１３ｂとの隙間の寸法Ｌ１を大きく設定すると、開口部分１１ａ３は形成されない。本実施の形態では、開口１３ａ，１３ｂの各一辺の寸法を１２０ｎｍ程度、寸法Ｌ１を４０ｎｍ程度に設定しており、この条件では開口部分１１ａ３を確実に形成することができる。また、本実施の形態において、開口１３ｂと開口１３ｃとの隙間の寸法Ｌ２、及び開口１３ｃと開口１３ｄとの隙間の寸法Ｌ３は、いずれも１２０ｎｍ以上に設定されており、開口１３ｂと開口１３ｃとの隙間、及び開口１３ｃと開口１３ｄとの隙間には、いずれも開口部分１１ａ３に相当する開口は形成されない。

図３に引き続き、図６を参照して、次に、異方性ドライエッチング法によって、層間絶縁膜９を部分的に除去する。つまり、フォトレジスト１０をエッチングマスクとして用いて、金属シリサイド層８の上面が露出するまで層間絶縁膜９をエッチングする。これにより、凹部１４ａ〜１４ｃを有するシェアードコンタクトホール１４と、凹部１５ａ，１５ｂとが、層間絶縁膜９内に形成される。

凹部１４ａは、開口部分１１ａ１の底面を規定する部分の層間絶縁膜９の上面から、金属シリサイド層７の上面にまで到達する。凹部１４ｂは、開口部分１１ａ２の底面を規定する部分の層間絶縁膜９の上面から、金属シリサイド層８の上面にまで到達する。凹部１４ｃは、開口部分１１ａ３の底面を規定している部分の層間絶縁膜９の上面から、サイドウォール５の上面にまで到達しない。換言すれば、凹部１４ｃの底面とサイドウォール５の上面との間には層間絶縁膜９の一部が残置されており、凹部１４ｃの底面は層間絶縁膜９によって規定されている。

また、凹部１５ａは、開口１１ｂの底面を規定する部分の層間絶縁膜９の上面から、金属シリサイド層８の上面にまで到達する。凹部１５ａは、金属シリサイド層８と、その後に形成される金属配線とを電気的に接続するためのコンタクトホールとして機能する。図６に示した例では、凹部１４ｂの底面と凹部１５ａの底面とが同一の金属シリサイド層８によって規定されているが、異なる金属シリサイド層によって規定されてもよい。

凹部１５ｂは、開口１１ｃの底面を規定する部分の層間絶縁膜９の上面から、金属シリサイド層５２の上面にまで到達する。凹部１５ａは、金属シリサイド層５２と、その後に形成される金属配線とを電気的に接続するためのコンタクトホールとして機能する。

図７は、シェアードコンタクトホール１４及び凹部１５ａ，１５ｂの構造を示す上面図である。凹部１４ａの底面には金属シリサイド層７が露出しており、凹部１４ｂ，１５ａの各底面には金属シリサイド層８が露出しており、凹部１５ｂの底面には金属シリサイド層５２が露出している。また、凹部１４ａ〜１４ｃ，１５ａ，１５ｂの各側面は、層間絶縁膜９によって規定されている。

図７に示したラインVI−VIに沿った位置に関する断面構造が、図６に示した構造に相当する。また、図８〜１０は、図７に示したラインVIII−VIII，IX−IX，X−Xに沿った位置に関する断面構造をそれぞれ示す断面図である。但し、図８〜１０では、フォトレジスト１０の記載を省略してある。図９からも明らかなように、凹部１４ｃの底面はサイドウォール５の上面までは到達していない。

さて次に、凹部１４ａ〜１４ｃ，１５ａ，１５ｂのテーパ角度（コンタクトホールの側壁とシリコン基板１の主面とが成す角度）θについて説明する。図１１を参照して、凹部１４ｂの底面は金属シリサイド層８の上面にまで到達する必要があるので、層間絶縁膜９の膜厚をＨ１、サイドウォール５の高さをＨ２と定義すると、テーパ角度θの条件は、下記の式（１）によって規定される。

また、図１２を参照して、凹部１４ｃの底面はサイドウォール５の上面にまで到達してはならないので、テーパ角度θの条件は、下記の式（２）によって規定される。

上記の式（１）及び式（２）より、テーパ角度θは、下記の式（３）の範囲内に規定される。

テーパ角度θは、凹部１４ａ〜１４ｃ，１５ａ，１５ｂを形成するためのエッチング（図６）を行う際に、シリコン基板１に印加する基板バイアス電力によって設定することができる。例えば、基板バイアス電力が１５００Ｗの時はテーパ角度θは約８９度、１０００Ｗの時は約８３度となる。

開口寸法Ｗ１，Ｗ２、膜厚Ｈ１、及び高さＨ２に応じてテーパ角度θを上記の式（３）の範囲内に設定することにより、凹部１４ｂ，１５ａを金属シリサイド層８の上面に到達させつつ、サイドウォール５が併せてエッチングされてしまうことを確実に回避することができる。

図６に引き続き、図１３を参照して、次に、フォトレジスト１０を除去する。次に、ＣＶＤ法及びＣＭＰ法によって、凹部１４ａ〜１４ｃ，１５ａ，１５ｂの各内部を金属等の導電膜によって充填する。これにより、シェアードコンタクト３０とコンタクトプラグ３１，３２とが形成される。シェアードコンタクト３０の底面は、金属シリサイド層７，８の各上面に接触している。ＭＯＳＦＥＴのゲート電極４とソース・ドレイン領域６とは、金属シリサイド層７，８及びシェアードコンタクト３０を介して互いに電気的に接続されている。コンタクトプラグ３１，３２の各底面は、金属シリサイド層８，５２の各上面にそれぞれ接触している。

本実施の形態に係る半導体装置の製造方法によれば、図４に示したように瓢箪形の上面構造を有する開口１１ａを有するフォトレジスト１０を形成し、かかるフォトレジスト１０をエッチングマスクとして用いて層間絶縁膜９を異方性ドライエッチングすることによって、シェアードコンタクトホール１４を形成する。従って、図６に示したように、シェアードコンタクトホール１４を形成するためのエッチングによってサイドウォール５が併せてエッチングされてしまうことを回避できる。

その結果、本実施の形態に係る半導体装置によれば、サイドウォール５の下に位置する部分のシリコン基板１の上面にシェアードコンタクト３０が接触しないため、シェアードコンタクト３０からシリコン基板１への接合リーク電流が増大することを回避でき、歩留まりの向上を図ることが可能となる。

また、シェアードコンタクト３０と、シェアードコンタクトではないコンタクトプラグ３１，３２とが同一の工程によって併せて形成されるため、これらのコンタクトを別工程によって形成する場合と比較すると、製造工程数を削減することができる。

さらに、シェアードコンタクトホールの従来の形成方法では、正方形又は長方形の開口を有するフォトレジストが使用されており、正方形又は長方形の開口を形成するためには、フォトマスクの開口パターンが微小図形を組み合わせた複雑なパターンとなっていた。これに対し本実施の形態によれば、図５に示したようにフォトマスクの開口パターンが極めて簡潔であるため、従来の方法と比較すると、マスク作成データの削減やマスク作成時のデータ処理時間の短縮化を図ることができるとともに、微小図形に起因するマスク欠陥の発生を抑制することもできる。その結果、デバイスの製造コストを低減することができる。

本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。フォトレジストの開口パターンを示す上面図である。図４に示した開口パターンを有するフォトレジストを形成するために使用されるフォトマスクの構造を示す上面図である。本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。シェアードコンタクトホール及び凹部の構造を示す上面図である。図７に示したラインVIII−VIIIに沿った位置に関する断面構造を示す断面図である。図７に示したラインIX−IXに沿った位置に関する断面構造を示す断面図である。図７に示したラインX−Xに沿った位置に関する断面構造を示す断面図である。凹部のテーパ角度について説明するための模式図である。凹部のテーパ角度について説明するための模式図である。本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。

符号の説明

１シリコン基板、３ゲート絶縁膜、４，５０ゲート電極、５サイドウォール、６ソース・ドレイン領域、７，８金属シリサイド層、９層間絶縁膜、１０フォトレジスト、１１ａ〜１１ｃ開口、１１ａ１〜１１ａ３開口部分、１４シェアードコンタクトホール、１４ａ〜１４ｃ，１５ａ，１５ｂ凹部、３０シェアードコンタクト、３１，３２コンタクトプラグ。

Claims

（ａ）基板の主面内に形成された第１のソース・ドレイン領域と、前記基板の前記主面上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１のゲート電極の側面に接して前記基板の前記主面上に形成されたサイドウォールとを有するトランジスタを形成する工程と、
（ｂ）前記トランジスタを覆って前記基板の前記主面上に層間絶縁膜を形成する工程と、
（ｃ）前記第１のゲート電極の上方に形成された第１の開口部分と、前記第１のソース・ドレイン領域の上方に形成された第２の開口部分と、前記サイドウォールの上方に形成され、前記第１の開口部分及び前記第２の開口部分に繋がり、前記第１の開口部分及び前記第２の開口部分の各開口寸法よりも小さい開口寸法を有する第３の開口部分とを含む第１の開口を有するマスク材を、前記層間絶縁膜の主面上に形成する工程と、
（ｄ）前記マスク材をエッチングマスクとして用いて前記層間絶縁膜をエッチングすることにより、前記第１の開口部分の底面を規定する部分の前記層間絶縁膜の前記主面から、前記第１のゲート電極の主面に到達する第１の凹部と、前記第２の開口部分の底面を規定する部分の前記層間絶縁膜の前記主面から、前記第１のソース・ドレイン領域の主面に到達する第２の凹部と、前記第３の開口部分の底面を規定する部分の前記層間絶縁膜の前記主面から、前記サイドウォールに到達しない第３の凹部とを含む第１のコンタクトホールを形成する工程と、
（ｅ）前記第１のコンタクトホールの内部を導電膜によって充填する工程と
を備える、半導体装置の製造方法。
前記層間絶縁膜の膜厚をＨ１、前記サイドウォールの高さをＨ２、前記第２の開口部分の開口寸法をＷ１、前記第３の開口部分の開口寸法をＷ２と定義した場合に、前記工程（ｄ）において、前記第１のコンタクトホールの側壁と前記基板の前記主面とが成す角度θは、

の範囲内に設定される、請求項１に記載の半導体装置の製造方法。
前記工程（ａ）は、
（ａ−１）前記第１のソース・ドレイン領域の前記主面をシリサイド化する工程と、
（ａ−２）前記第１のゲート電極の前記主面をシリサイド化する工程と
を有する、請求項１又は２に記載の半導体装置の製造方法。
前記工程（ｃ）においては、前記第１のソース・ドレイン領域と同一又は異なる第２のソース・ドレイン領域の上方に形成された第２の開口をさらに有する前記マスク材が形成され、
前記工程（ｄ）においては、前記第２の開口の底面を規定する部分の前記層間絶縁膜の前記主面から、前記第２のソース・ドレイン領域の主面に到達する第２のコンタクトホールがさらに形成され、
前記工程（ｅ）においては、前記第２のコンタクトホールの内部が前記導電膜によってさらに充填される、請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
前記工程（ａ）においては、第２のゲート電極が第２のゲート絶縁膜を介して前記基板の前記主面上にさらに形成され、
前記工程（ｃ）においては、前記第２のゲート電極の上方に形成された第３の開口をさらに有する前記マスク材が形成され、
前記工程（ｄ）においては、前記第３の開口の底面を規定する部分の前記層間絶縁膜の前記主面から、前記第２のゲート電極の主面に到達する第３のコンタクトホールがさらに形成され、
前記工程（ｅ）においては、前記第３のコンタクトホールの内部が前記導電膜によってさらに充填される、請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
基板と、
前記基板の主面内に形成されたソース・ドレイン領域と、前記基板の前記主面上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側面に接して前記基板の前記主面上に形成されたサイドウォールとを有するトランジスタと、
前記トランジスタを覆って前記基板の前記主面上に形成された層間絶縁膜と、
前記層間絶縁膜の前記主面から前記ゲート電極の主面に到達する第１の凹部と、前記層間絶縁膜の前記主面から前記ソース・ドレイン領域の主面に到達する第２の凹部と、前記層間絶縁膜の前記主面から前記サイドウォールに到達しない第３の凹部とを含み、一体的に形成されたコンタクトホールと、
前記コンタクトホールの内部に充填された導電膜と
を備え、
前記第３の凹部の下には、前記サイドウォールを覆って前記層間絶縁膜の一部が存在することを特徴とする、半導体装置。