JP2005311232A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】シェアードコンタクトホールを形成するためのエッチングによってサイドウォールが併せて除去されてしまうことを回避し得る半導体装置の製造方法を得る。
【解決手段】開口部分11a1はゲート電極4の上方に形成されており、開口部分11a2はソース・ドレイン領域6の端部(ゲート電極4側の端部)の上方に形成されており、開口部分11a3はサイドウォール5の上方に形成されている。フォトレジスト10をエッチングマスクとして用いて、金属シリサイド層8の上面が露出するまで層間絶縁膜9をエッチングする。これにより、凹部14a〜14cを有するシェアードコンタクトホール14が、層間絶縁膜9内に形成される。凹部14cは、開口部分11a3の底面を規定している部分の層間絶縁膜9の上面から、サイドウォール5の上面にまで到達しない。
【選択図】図4
【解決手段】開口部分11a1はゲート電極4の上方に形成されており、開口部分11a2はソース・ドレイン領域6の端部(ゲート電極4側の端部)の上方に形成されており、開口部分11a3はサイドウォール5の上方に形成されている。フォトレジスト10をエッチングマスクとして用いて、金属シリサイド層8の上面が露出するまで層間絶縁膜9をエッチングする。これにより、凹部14a〜14cを有するシェアードコンタクトホール14が、層間絶縁膜9内に形成される。凹部14cは、開口部分11a3の底面を規定している部分の層間絶縁膜9の上面から、サイドウォール5の上面にまで到達しない。
【選択図】図4
Description
本発明は、半導体装置及びその製造方法に関し、特に、シェアードコンタクトの形成方法に関する。
近年、CMOSロジックデバイスやメモリデバイスにおいて、素子の微細化が急速に進められている。これに伴って、例えばロジックデバイスの内部に搭載されるSRAM(Static Random Access Memory)に関しても、その占有面積を縮小することが要求されている。そこで、近年のSRAMのメモリセル構造においては、トランジスタのゲート電極とソース・ドレイン領域とを単一のコンタクト(「シェアードコンタクト」と称されている)によって電気的に接続する技術が採用されている。
シェアードコンタクトが採用された背景技術に係る半導体装置の製造方法は、(a)シリコン基板の上面上に、ゲート絶縁膜を介してゲート電極を形成する工程と、(b)ゲート電極の側面に、サイドウォールを形成する工程と、(c)ゲート電極及びサイドウォールによって覆われていない部分のシリコン基板の上面内に、ソース・ドレイン領域を形成する工程と、(d)ゲート電極及びソース・ドレイン領域の各上面を、金属を用いてシリサイド化する工程と、(e)層間絶縁膜を全面的に形成する工程と、(f)ドライエッチングによって層間絶縁膜を部分的に除去することにより、ゲート電極及びソース・ドレイン領域の各上面に到達する単一のコンタクトホール(以下「シェアードコンタクトホール」と称する)を形成する工程と、(g)シェアードコンタクトホールの内部を導電膜によって充填することにより、シェアードコンタクトを形成する工程とを備えている。
なお、コンタクトホールの形成に関する従来の技術は、下記の特許文献1,2に開示されている。
しかしながら、上記の背景技術に係る半導体装置の製造方法によると、工程(f)におけるドライエッチングの条件が適切でない場合には、層間絶縁膜と併せてサイドウォールも除去されてしまい、サイドウォールの下に位置していた部分のシリコン基板の上面が露出してしまう。従って、その状態で工程(g)においてシェアードコンタクトホールの内部を導電膜によって充填すると、その部分のシリコン基板の上面にも導電膜が接触してしまう。
サイドウォールの下に位置していた部分のシリコン基板の上面内には、ソース・ドレイン領域を形成するためのイオンが注入されていない。また、その部分のシリコン基板の上面は、金属によってシリサイド化もされていない。従って、その部分のシリコン基板の上面にシェアードコンタクトが接触すると、シェアードコンタクトからシリコン基板への接合リーク電流が増大してしまう。その結果、SRAMの動作に悪影響を及ぼし、ひいては不良チップが発生して歩留まりを低下させるという問題がある。
本発明はかかる問題を解決するために成されたものであり、シェアードコンタクトホールを形成するためのドライエッチングによってサイドウォールが併せて除去されてしまうことを回避し得る、半導体装置の製造方法及び当該方法によって製造された半導体装置を得ることを目的とする。
本発明に係る半導体装置の製造方法は、(a)基板の主面内に形成された第1のソース・ドレイン領域と、前記基板の前記主面上に第1のゲート絶縁膜を介して形成された第1のゲート電極と、前記第1のゲート電極の側面に接して前記基板の前記主面上に形成されたサイドウォールとを有するトランジスタを形成する工程と、(b)前記トランジスタを覆って前記基板の前記主面上に層間絶縁膜を形成する工程と、(c)前記第1のゲート電極の上方に形成された第1の開口部分と、前記第1のソース・ドレイン領域の上方に形成された第2の開口部分と、前記サイドウォールの上方に形成され、前記第1の開口部分及び前記第2の開口部分に繋がり、前記第1の開口部分及び前記第2の開口部分の各開口寸法よりも小さい開口寸法を有する第3の開口部分とを含む第1の開口を有するマスク材を、前記層間絶縁膜の主面上に形成する工程と、(d)前記マスク材をエッチングマスクとして用いて前記層間絶縁膜をエッチングすることにより、前記第1の開口部分の底面を規定する部分の前記層間絶縁膜の前記主面から、前記第1のゲート電極の主面に到達する第1の凹部と、前記第2の開口部分の底面を規定する部分の前記層間絶縁膜の前記主面から、前記第1のソース・ドレイン領域の主面に到達する第2の凹部と、前記第3の開口部分の底面を規定する部分の前記層間絶縁膜の前記主面から、前記サイドウォールに到達しない第3の凹部とを含む第1のコンタクトホールを形成する工程と、(e)前記第1のコンタクトホールの内部を導電膜によって充填する工程とを備える。
また、本発明に係る半導体装置は、基板と、前記基板の主面内に形成されたソース・ドレイン領域と、前記基板の前記主面上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側面に接して前記基板の前記主面上に形成されたサイドウォールとを有するトランジスタと、前記トランジスタを覆って前記基板の前記主面上に形成された層間絶縁膜と、前記層間絶縁膜の前記主面から前記ゲート電極の主面に到達する第1の凹部と、前記層間絶縁膜の前記主面から前記ソース・ドレイン領域の主面に到達する第2の凹部と、前記層間絶縁膜の前記主面から前記サイドウォールに到達しない第3の凹部とを含み、一体的に形成されたコンタクトホールと、前記コンタクトホールの内部に充填された導電膜とを備え、前記第3の凹部の下には、前記サイドウォールを覆って前記層間絶縁膜の一部が存在することを特徴とする。
本発明に係る半導体装置の製造方法によれば、層間絶縁膜をエッチングする際にサイドウォールが併せて除去されてしまうことを回避できる。
また、本発明に係る半導体装置によれば、シェアードコンタクトから基板への接合リーク電流が増大することを回避できる。
以下、図面を参照しつつ、本発明の実施の形態について詳細に説明する。
図1〜3,6,13は、本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。
図1を参照して、酸化シリコンから成る素子分離絶縁膜2をシリコン基板1の上面内に部分的に形成した後、周知のトランジスタ製造プロセスによって、MOSFETを形成する。MOSFETは、ゲート絶縁膜3、ゲート電極4、サイドウォール5、ソース・ドレイン領域6、及び金属シリサイド層7,8を備えている。また、素子分離絶縁膜2の上面上には、ゲート電極50、サイドウォール51、及び金属シリサイド層52を備えるゲート構造が形成されている。紙面の手前又は奥において、ゲート電極50は、ゲート絶縁膜を介してシリコン基板1の上面上に形成されている。
金属シリサイド層7,8,52は必ずしも形成されている必要はないが、ゲート電極4,50やソース・ドレイン領域6の低抵抗化を図る観点からは、金属シリサイド層7,8,52が形成されているほうが望ましい。
ゲート絶縁膜3は、例えば酸化シリコンから成る。ゲート電極4,50は、同一の工程によって形成され、例えばポリシリコンから成る。ゲート電極4は、ゲート絶縁膜3を介してシリコン基板1の上面上に形成されている。サイドウォール5,51は、同一の工程によって形成され、例えば酸化シリコン及び窒化シリコンから成る。サイドウォール5は、ゲート電極4の側面に接してシリコン基板1の上面上に形成されている。ソース・ドレイン領域6は、ゲート電極4、サイドウォール5、及び素子分離絶縁膜2が形成されていない部分のシリコン基板1の上面内に形成されている。ゲート電極4,50及びソース・ドレイン領域6の各上面が同一の工程によって金属を用いてシリサイド化されることにより、それぞれ金属シリサイド層7,52,8が形成されている。金属シリサイド層7,52,8の材質は、例えばタングステンシリサイド又はチタンシリサイドである。
図2を参照して、次に、CVD法によって、例えば酸化シリコンから成る層間絶縁膜9を、MOSFET及び素子分離絶縁膜2を覆ってシリコン基板1の上面上に全面的に形成する。
図3を参照して、次に、写真製版法によって、開口11a〜11cを有するポジ型のフォトレジスト10を、層間絶縁膜9の上面上に形成する。
図4は、フォトレジスト10の開口パターンを示す上面図である。開口11aは、開口部分11a1と、開口部分11a1に繋がる開口部分11a2と、開口部分11a2に繋がる開口部分11a3とを有している。図3,4を参照して、開口部分11a1はゲート電極4の上方に形成されており、開口部分11a2はソース・ドレイン領域6の端部(ゲート電極4側の端部)の上方に形成されており、開口部分11a3はサイドウォール5の上方に形成されている。
開口部分11a1,11a3の開口寸法(MOSFETのチャネル幅が規定される方向と同じ方向に関する寸法)は、いずれもW1である。また、開口部分11a2の開口寸法は、W1よりも小さいW2である。つまり、開口11aは、開口寸法がいずれもW1の開口部分11a1,11a3と、開口寸法がW2(<W1)の開口部分11a2とが一体的に繋がった、瓢箪形の上面構造を有している。なお、開口11b,11cの開口寸法は、いずれもW1である。
図5は、図4に示した開口パターンを有するフォトレジスト10を形成するために使用されるフォトマスクの構造を示す上面図である。フォトマスクは、遮光膜12内に複数の開口13a〜13dが規定された構造を有している。図4,5を参照して、開口13aは開口部分11a1に、開口13bは開口部分11a2に、開口13cは開口11bに、開口13dは開口11cに、それぞれ対応する。
開口13a〜13dの各四隅が直角であるのに対して、開口部分11a1,11a2及び開口11b,11cの各四隅(領域R1)は丸まっている。その理由は、領域R1は開口13a〜13dを介して露光されるとはいえ、領域R1の近傍には露光されない領域が多く存在している。そのため、領域R1に関しては光の強度が不足することとなり、領域R1は現像時に除去されないためと考えられる。
また、開口13aと開口13bとの間には遮光膜12が形成されているにも拘わらず、開口部分11a1と開口部分11a2との間には開口部分11a3が形成されている。その理由は、遮光膜12が形成されているため開口部分11a3は直接的には露光されないが、開口部分11a3の近傍には露光される領域(開口部分11a1,11a2)が多く存在しているため、近傍領域からの光の回り込み等に起因して開口部分11a3が間接的に露光されるためと考えられる。
開口13aと開口13bとの隙間の寸法L1を大きく設定すると、開口部分11a3は形成されない。本実施の形態では、開口13a,13bの各一辺の寸法を120nm程度、寸法L1を40nm程度に設定しており、この条件では開口部分11a3を確実に形成することができる。また、本実施の形態において、開口13bと開口13cとの隙間の寸法L2、及び開口13cと開口13dとの隙間の寸法L3は、いずれも120nm以上に設定されており、開口13bと開口13cとの隙間、及び開口13cと開口13dとの隙間には、いずれも開口部分11a3に相当する開口は形成されない。
図3に引き続き、図6を参照して、次に、異方性ドライエッチング法によって、層間絶縁膜9を部分的に除去する。つまり、フォトレジスト10をエッチングマスクとして用いて、金属シリサイド層8の上面が露出するまで層間絶縁膜9をエッチングする。これにより、凹部14a〜14cを有するシェアードコンタクトホール14と、凹部15a,15bとが、層間絶縁膜9内に形成される。
凹部14aは、開口部分11a1の底面を規定する部分の層間絶縁膜9の上面から、金属シリサイド層7の上面にまで到達する。凹部14bは、開口部分11a2の底面を規定する部分の層間絶縁膜9の上面から、金属シリサイド層8の上面にまで到達する。凹部14cは、開口部分11a3の底面を規定している部分の層間絶縁膜9の上面から、サイドウォール5の上面にまで到達しない。換言すれば、凹部14cの底面とサイドウォール5の上面との間には層間絶縁膜9の一部が残置されており、凹部14cの底面は層間絶縁膜9によって規定されている。
また、凹部15aは、開口11bの底面を規定する部分の層間絶縁膜9の上面から、金属シリサイド層8の上面にまで到達する。凹部15aは、金属シリサイド層8と、その後に形成される金属配線とを電気的に接続するためのコンタクトホールとして機能する。図6に示した例では、凹部14bの底面と凹部15aの底面とが同一の金属シリサイド層8によって規定されているが、異なる金属シリサイド層によって規定されてもよい。
凹部15bは、開口11cの底面を規定する部分の層間絶縁膜9の上面から、金属シリサイド層52の上面にまで到達する。凹部15aは、金属シリサイド層52と、その後に形成される金属配線とを電気的に接続するためのコンタクトホールとして機能する。
図7は、シェアードコンタクトホール14及び凹部15a,15bの構造を示す上面図である。凹部14aの底面には金属シリサイド層7が露出しており、凹部14b,15aの各底面には金属シリサイド層8が露出しており、凹部15bの底面には金属シリサイド層52が露出している。また、凹部14a〜14c,15a,15bの各側面は、層間絶縁膜9によって規定されている。
図7に示したラインVI−VIに沿った位置に関する断面構造が、図6に示した構造に相当する。また、図8〜10は、図7に示したラインVIII−VIII,IX−IX,X−Xに沿った位置に関する断面構造をそれぞれ示す断面図である。但し、図8〜10では、フォトレジスト10の記載を省略してある。図9からも明らかなように、凹部14cの底面はサイドウォール5の上面までは到達していない。
さて次に、凹部14a〜14c,15a,15bのテーパ角度(コンタクトホールの側壁とシリコン基板1の主面とが成す角度)θについて説明する。図11を参照して、凹部14bの底面は金属シリサイド層8の上面にまで到達する必要があるので、層間絶縁膜9の膜厚をH1、サイドウォール5の高さをH2と定義すると、テーパ角度θの条件は、下記の式(1)によって規定される。
また、図12を参照して、凹部14cの底面はサイドウォール5の上面にまで到達してはならないので、テーパ角度θの条件は、下記の式(2)によって規定される。
上記の式(1)及び式(2)より、テーパ角度θは、下記の式(3)の範囲内に規定される。
テーパ角度θは、凹部14a〜14c,15a,15bを形成するためのエッチング(図6)を行う際に、シリコン基板1に印加する基板バイアス電力によって設定することができる。例えば、基板バイアス電力が1500Wの時はテーパ角度θは約89度、1000Wの時は約83度となる。
開口寸法W1,W2、膜厚H1、及び高さH2に応じてテーパ角度θを上記の式(3)の範囲内に設定することにより、凹部14b,15aを金属シリサイド層8の上面に到達させつつ、サイドウォール5が併せてエッチングされてしまうことを確実に回避することができる。
図6に引き続き、図13を参照して、次に、フォトレジスト10を除去する。次に、CVD法及びCMP法によって、凹部14a〜14c,15a,15bの各内部を金属等の導電膜によって充填する。これにより、シェアードコンタクト30とコンタクトプラグ31,32とが形成される。シェアードコンタクト30の底面は、金属シリサイド層7,8の各上面に接触している。MOSFETのゲート電極4とソース・ドレイン領域6とは、金属シリサイド層7,8及びシェアードコンタクト30を介して互いに電気的に接続されている。コンタクトプラグ31,32の各底面は、金属シリサイド層8,52の各上面にそれぞれ接触している。
本実施の形態に係る半導体装置の製造方法によれば、図4に示したように瓢箪形の上面構造を有する開口11aを有するフォトレジスト10を形成し、かかるフォトレジスト10をエッチングマスクとして用いて層間絶縁膜9を異方性ドライエッチングすることによって、シェアードコンタクトホール14を形成する。従って、図6に示したように、シェアードコンタクトホール14を形成するためのエッチングによってサイドウォール5が併せてエッチングされてしまうことを回避できる。
その結果、本実施の形態に係る半導体装置によれば、サイドウォール5の下に位置する部分のシリコン基板1の上面にシェアードコンタクト30が接触しないため、シェアードコンタクト30からシリコン基板1への接合リーク電流が増大することを回避でき、歩留まりの向上を図ることが可能となる。
また、シェアードコンタクト30と、シェアードコンタクトではないコンタクトプラグ31,32とが同一の工程によって併せて形成されるため、これらのコンタクトを別工程によって形成する場合と比較すると、製造工程数を削減することができる。
さらに、シェアードコンタクトホールの従来の形成方法では、正方形又は長方形の開口を有するフォトレジストが使用されており、正方形又は長方形の開口を形成するためには、フォトマスクの開口パターンが微小図形を組み合わせた複雑なパターンとなっていた。これに対し本実施の形態によれば、図5に示したようにフォトマスクの開口パターンが極めて簡潔であるため、従来の方法と比較すると、マスク作成データの削減やマスク作成時のデータ処理時間の短縮化を図ることができるとともに、微小図形に起因するマスク欠陥の発生を抑制することもできる。その結果、デバイスの製造コストを低減することができる。
1 シリコン基板、3 ゲート絶縁膜、4,50 ゲート電極、5 サイドウォール、6 ソース・ドレイン領域、7,8 金属シリサイド層、9 層間絶縁膜、10 フォトレジスト、11a〜11c 開口、11a1〜11a3 開口部分、14 シェアードコンタクトホール、14a〜14c,15a,15b 凹部、30 シェアードコンタクト、31,32 コンタクトプラグ。
Claims (6)
- (a)基板の主面内に形成された第1のソース・ドレイン領域と、前記基板の前記主面上に第1のゲート絶縁膜を介して形成された第1のゲート電極と、前記第1のゲート電極の側面に接して前記基板の前記主面上に形成されたサイドウォールとを有するトランジスタを形成する工程と、
(b)前記トランジスタを覆って前記基板の前記主面上に層間絶縁膜を形成する工程と、
(c)前記第1のゲート電極の上方に形成された第1の開口部分と、前記第1のソース・ドレイン領域の上方に形成された第2の開口部分と、前記サイドウォールの上方に形成され、前記第1の開口部分及び前記第2の開口部分に繋がり、前記第1の開口部分及び前記第2の開口部分の各開口寸法よりも小さい開口寸法を有する第3の開口部分とを含む第1の開口を有するマスク材を、前記層間絶縁膜の主面上に形成する工程と、
(d)前記マスク材をエッチングマスクとして用いて前記層間絶縁膜をエッチングすることにより、前記第1の開口部分の底面を規定する部分の前記層間絶縁膜の前記主面から、前記第1のゲート電極の主面に到達する第1の凹部と、前記第2の開口部分の底面を規定する部分の前記層間絶縁膜の前記主面から、前記第1のソース・ドレイン領域の主面に到達する第2の凹部と、前記第3の開口部分の底面を規定する部分の前記層間絶縁膜の前記主面から、前記サイドウォールに到達しない第3の凹部とを含む第1のコンタクトホールを形成する工程と、
(e)前記第1のコンタクトホールの内部を導電膜によって充填する工程と
を備える、半導体装置の製造方法。 - 前記工程(a)は、
(a−1)前記第1のソース・ドレイン領域の前記主面をシリサイド化する工程と、
(a−2)前記第1のゲート電極の前記主面をシリサイド化する工程と
を有する、請求項1又は2に記載の半導体装置の製造方法。 - 前記工程(c)においては、前記第1のソース・ドレイン領域と同一又は異なる第2のソース・ドレイン領域の上方に形成された第2の開口をさらに有する前記マスク材が形成され、
前記工程(d)においては、前記第2の開口の底面を規定する部分の前記層間絶縁膜の前記主面から、前記第2のソース・ドレイン領域の主面に到達する第2のコンタクトホールがさらに形成され、
前記工程(e)においては、前記第2のコンタクトホールの内部が前記導電膜によってさらに充填される、請求項1〜3のいずれか一つに記載の半導体装置の製造方法。 - 前記工程(a)においては、第2のゲート電極が第2のゲート絶縁膜を介して前記基板の前記主面上にさらに形成され、
前記工程(c)においては、前記第2のゲート電極の上方に形成された第3の開口をさらに有する前記マスク材が形成され、
前記工程(d)においては、前記第3の開口の底面を規定する部分の前記層間絶縁膜の前記主面から、前記第2のゲート電極の主面に到達する第3のコンタクトホールがさらに形成され、
前記工程(e)においては、前記第3のコンタクトホールの内部が前記導電膜によってさらに充填される、請求項1〜4のいずれか一つに記載の半導体装置の製造方法。 - 基板と、
前記基板の主面内に形成されたソース・ドレイン領域と、前記基板の前記主面上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側面に接して前記基板の前記主面上に形成されたサイドウォールとを有するトランジスタと、
前記トランジスタを覆って前記基板の前記主面上に形成された層間絶縁膜と、
前記層間絶縁膜の前記主面から前記ゲート電極の主面に到達する第1の凹部と、前記層間絶縁膜の前記主面から前記ソース・ドレイン領域の主面に到達する第2の凹部と、前記層間絶縁膜の前記主面から前記サイドウォールに到達しない第3の凹部とを含み、一体的に形成されたコンタクトホールと、
前記コンタクトホールの内部に充填された導電膜と
を備え、
前記第3の凹部の下には、前記サイドウォールを覆って前記層間絶縁膜の一部が存在することを特徴とする、半導体装置。
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JP2008300381A (ja) * | 2007-05-29 | 2008-12-11 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
WO2011111133A1 (ja) * | 2010-03-12 | 2011-09-15 | パナソニック株式会社 | 半導体装置及びその製造方法 |
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