KR100799021B1 - 낸드 플래시 메모리의 소오스 콘택 형성 방법 - Google Patents

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Abstract

본 발명은 낸드 플래시 메모리의 소오스 콘택 형성 방법에 관한 것으로, 특히 소오스 라인(Source Line)을 게이트 형성 작업과 동시에 형성하여 셀렉트 트렌지스터 사이즈를 축소하여도 초점깊이(DOF: Depth Of Focus)의 감소없이 전체적인 셀 사이즈 축소에 따른 다이(Die) 사이즈를 축소할 수 있어 원가 절감 효과가 있으며, 상기 소오스 라인을 게이트 형성 작업시 동시에 형성하여 소오스 라인의 형성을 위한 별도의 텅스텐 증착이나 텅스텐 평탄화 공정이 필요없게 되어 공정이 단순화 되고, 종래의 소오스 콘택 마스크와 게이트 셀렉트 트랜지스터 간의 오정렬 문제를 해결할 수 있는 낸드 플래시 메모리의 소오스 콘택 형성 방법에 관한 것이다.
소오스 콘택(Source contact), 셀렉트 트렌지스터(Select Tr), 초점깊이(DOF: Depth Of Focus)

Description

낸드 플래시 메모리의 소오스 콘택 형성 방법{Method for forming source contact in NAND flash memory device}
도 1은 본 발명의 일실시예에 따른 낸드 플래시 메모리의 소오스 콘택 형성 방법에 의해 형성된 게이트 레이아웃과 종래의 게이트 레이아웃을 비교한 도면.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 낸드 플래시 메모리의 소오스 콘택 형성 공정을 나타낸 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
200 : 반도체 기판 202 : 터널 산화막
204 : 제 1폴리실리콘막 206 : 유전체막
208 : 제 2폴리실리콘막 210 : 도전층
212 : 하드마스크 214 : 감광막
216 : 제 1층간절연막 218 : 제 2층간절연막
220 : 콘택 플러그
본 발명은 낸드 플래시 메모리의 소오스 콘택 형성 방법에 관한 것으로서, 특히 소오스 라인을 게이트 형성 작업과 동시에 형성하여 셀렉트 트렌지스터 사이즈를 축소하여도 초점깊이의 감소가 없는 낸드 플래시 메모리의 소오스 콘택 형성 방법에 관한 것이다.
최근에 들어, 플래시 메모리 소자의 배선 선폭이 더욱 미세화되고 콘택홀의 깊이가 더욱 깊어짐에 따라 콘택홀에서의 상, 하층 배선의 전기적 상호 연결이 점점 어려 워지고 있다.
일반적으로 상기 플래시 메모리 소자는 게이트(Gate) 형성 후에 형성될 소오스 라인(Source Line)과의 스페이스를 확보하기 위하여 소오스 셀렉트 트랜지스터(SST: Source Select Tr)와 드레인 셀렉트 트랜지스터(DST: Drain Select Tr)를 포함한 셀렉트 트랜지스터 사이에 오픈 에어리어(Open Area)가 존재한다.
실질적으로 상기 셀렉트 트랜지스터는 플래시 메모리 소자의 다이(Die) 사이즈를 결정하는 중요한 요소이기 때문에, 셀(Cell) 사이즈를 감소시키기 위해서는 상기 셀렉트 트랜지스터 사이즈의 축소가 필요하다.
그러나 전술한 바와 같이 상기 셀렉트 트랜지스터들 사이에는 넓은 오픈 에어리어가 존재하기 때문에 상기 셀렉터 트랜지스터를 감소시키면 초점깊이(DOF: Depth Of Focus)가 감소하므로 특정 사이즈 이하로 셀렉트 트랜지스터 사이즈를 감소시키는 것은 상당히 어려운 문제점이 있다.
즉, 금속 배선에 통상적으로 사용되는 사진식각공정으로 미세 금속 배선을 형성하고자 하는 경우, 광학 시스템이 상대적으로 얕은 초점 깊이를 갖기 때문에 층간 절연막의 토폴로지에 의한 단차는 상기 금속 배선이나 콘택홀을 형성하기 위 한 사진공정에서 디포커스(Defocus) 현상을 유발시키고 결국에는 패턴 불량을 가져오는 문제점이 있다.
본 발명의 목적은 소오스 라인(Source Line)을 게이트 형성 작업과 동시에 형성하여 셀렉트 트렌지스터 사이즈를 축소하여도 초점깊이(DOF: Depth Of Focus)의 감소가 없는 낸드 플래시 메모리의 소오스 콘택 형성 방법을 제공함에 있다.
또한, 본 발명의 다른 목적은 소오스 라인을 게이트 형성 작업과 동시에 형성하여 소오스 라인의 형성을 위한 별도의 텅스텐 증착이나 텅스텐 평탄화 공정을 생략하여 원가 절감을 할 수 있고, 종래의 소오스 콘택 마스크와 게이트 셀렉트 트랜지스터 간의 오정렬 문제를 해결할 수 있는 낸드 플래시 메모리의 소오스 콘택 형성 방법을 제공함에 있다.
본 발명에 따른 낸드 플래시 메모리 소자의 소오스 콘택 형성 방법은, 반도체 기판 상부에 터널 산화막을 형성한 후 소오스 콘택이 형성될 영역의 터널 산화막을 제거하는 단계; 상기 터널 산화막을 포함한 상기 반도체 기판 상에 제 1 폴리실리콘막과 유전체막을 순차적으로 형성한 후 셀렉트 트랜지스터가 형성될 영역의 상기 유전체막을 제거하는 단계; 상기 유전체막을 포함한 상기 반도체 기판 상에 제 2 폴리실리콘막, 도전층 및 하드 마스크를 순차적으로 형성하는 단계; 셀 영역은 상기 유전체막 상부까지 식각하는 동시에 상기 소오스 콘택이 형성될 영역은 상기 터널 산화막 상부까지 식각하여 소오스 라인을 형성하는 단계; 상기 셀 영역 및 셀렉트 트랜지스터 영역의 상기 유전체막, 상기 제 1 폴리실리콘막 및 상기 터널 산화막을 식각하여 셀 게이트와 셀렉트 트랜지스터 게이트를 형성하는 단계; 상기 셀 게이트와 상기 셀렉트 트랜지스터 게이트 및 상기 소오스 라인 사이를 절연막으로 매립한 후, 상기 절연막을 포함한 상기 셀 게이트, 상기 셀렉트 트랜지스터 게이트 및 상기 소오스 라인 상부에 층간 절연막을 형성하는 단계; 및 상기 층간 절연막을 식각하여 상기 소오스 라인을 노출시키는 콘택홀을 형성한 후 상기 콘택홀을 도전체로 매립하여 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 도전층의 형성물질은 텅스텐(W) 또는 알루미늄(Al)을 포함하는 것을 특징으로 한다. 상기 층간 절연막은 제 1 층간 절연막과 제 2 층간 절연막을 포함하는 것을 특징으로 한다. 상기 콘택 플러그는 텅스텐(W) 또는 알루미늄(Al)을 포함하는 것을 특징으로 한다.
상기 소오스 라인을 형성하는 단계와 상기 셀 게이트 및 상기 셀렉트 트랜지스터 게이트를 형성하는 단계 사이에 상기 소오스 라인 양측의 노출된 상기 반도체 기판에 이온주입 공정을 실시하는 단계를 더욱 포함하는 것을 특징으로 한다.
반도체 기판 상부에 터널 산화막을 형성한 후 소오스 콘택이 형성될 영역의 터널 산화막을 제거하는 단계; 상기 터널 산화막을 포함한 상기 반도체 기판 상에 제 1 폴리실리콘막과 유전체막을 순차적으로 형성한 후 셀렉트 트랜지스터가 형성될 영역의 상기 유전체막을 제거하는 단계; 상기 유전체막을 포함한 상기 반도체 기판 상에 제 2 폴리실리콘막, 도전층 및 하드마스크를 순차적으로 형성하는 단계; 및 셀 영역은 상기 유전체막 상부까지 식각하는 동시에 상기 소오스 콘택이 형성될 영역은 상기 터널 산화막 상부까지 식각하여 소오스 라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일실시예에 따른 낸드 플래시 메모리의 소오스 콘택 형성 방법에 의해 형성된 게이트 레이아웃과 종래의 게이트 레이아웃을 비교한 도면 이다.
도 1을 참조하면, 도 1(a)는 종래의 게이트 레이아웃(Gate Layout)을 나타낸 도면이고, 도 1(b)는 본 발명의 일실시예에 따른 낸드 플래시 메모리의 소오스 콘택 형성 방법에 의해 형성된 게이트 레이아웃을 나타낸 도면이다.
상기 게이트 레이아웃도에는 복수개의 셀렉트 트랜지스터(Select Tr)와 복수개의 워드라인(W0, W1, W2)이 도시되어 있는데, 상기 도 1(a)에 도시된 바와 같이 종래의 게이트 레이아웃도는 상기 셀렉트 트랜지스터들 사이에는 넓은 오픈 에어리어(Open Area)가 존재하기 때문에 상기 셀렉터 트랜지스터의 사이즈를 감소시키면 초점깊이(DOF: Depth Of Focus)가 감소하므로 특정 사이즈 이하로 셀렉트 트랜지스터 사이즈를 감소시키는 것은 상당히 어렵다.
따라서 도 1(b)에 도시된 바와 같이 본 발명의 일실시예에 따라 소오스 라인 형성을 게이트와 동시에 형성시키면, 셀렉트 트랜지스터 사이의 오픈 에어리어가 줄어듦으로써 상기 셀렉트 트랜지스터 사이즈를 축소시켜도 초점깊이의 감소가 없어 지게 된다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 낸드 플래시 메모리의 소오스 콘택 형성 공정을 나타낸 도면으로, 도 2a는 소자분리막에 의해 구분된 액티브 영역의 반도체 기판 상부에 터널 산화막을 형성한 후, 소오스 콘택이 형성될 영역의 터널 산화막을 제거한 다음, 상기 터널 산화막을 포함한 상기 반도체 기판 상부에 폴리실리콘막과 유전체막을 순차적으로 형성한 낸드 플래시 메모리 소자의 단면도 이다.
상기 낸드 플래시 메모리의 소오스 콘택 형성 공정의 준비단계로 상기 반도체 기판(200) 상부에 터널 산화막(202)을 형성한 후에 터널 산화막 오픈 마스크(Tunnel Oxide Open Mask)로 소오스 콘택(Source Contact)을 형성할 영역의 터널 산화막(202)을 제거한다.
그런 다음, 상기 터널 산화막(202)을 포함한 상기 반도체 기판(200) 상부에 제 1 폴리실리콘막(204)을 형성한 후, 상기 제 1 폴리실리콘막(204) 상부에 유전체막(206)을 형성한다.
도 2b는 도 2a의 다음 공정을 진행한 낸드 플래시 메모리 소자의 단면도 이다. 도 2b를 참조하면, 도 2a에서 형성된 유전체막(206)에서 셀렉트 트랜지스터가 형성될 영역의 유전체막(206)을 제거한 후, 상기 유전체막(206)을 포함한 상기 반도체 기판(200) 상부에 제 2 폴리실리콘막(208)을 형성한다.
다음 상기 제 2 폴리실리콘막(208) 상부에 일예로 텅스텐(W) 또는 알루미늄(Al) 등과 같은 도전층(210)을 형성한 후, 상기 형성된 도전층(210)의 상부에 일예로 질화막(N)과 같은 하드마스크(212)를 형성한다.
도 2c는 도 2b의 다음 공정을 진행한 낸드 플래시 메모리 소자의 단면도 이다. 도 2c를 참조하면, 게이트 마스크를 이용한 식각(Etch) 공정을 실시하여 셀 영역은 유전체막(206)을 일종의 식각정지층으로 하여 식각하고, 동시에 셀렉트 트랜지스터가 형성될 영역은 반도체 기판(200)과 터널 산화막(202)이 있는 영역까지 식각하여 셀렉트 트랜지스터가 형성될 영역들 사이에 소오스 라인을 형성한다. 다음, 상기 형성된 소오스 라인의 하부에 일예로 임플란트를 이용한 이온주입 공정을 진행하여 이온주입 영역이 생기게 되나 편의상 도면에서 상기 이온주입 영역은 생략한다.
도 2d는 도 2c의 다음 공정을 진행한 낸드 플래시 메모리 소자의 단면도 이다. 도 2d를 참조하면, 소오스 라인이 형성된 영역에 감광막(214)을 형성하고 셀 영역만 오픈되는 자기 정렬 식각(SAE: Self Aligned Etch) 마스크 공정을 수행한다.
도 2e는 도 2d의 다음 공정을 진행한 낸드 플래시 메모리 소자의 단면도 이다. 도 2d의 자기 정렬 식각 마스크 공정이 진행되면, 셀 영역의 유전체막(206), 제 1 폴리실리콘막(204) 및 터널 산화막(202)이 순차적으로 식각된다. 이로써, 셀 영역에는 셀 게이트가 형성되고, 셀 게이트와 소오스 라인 사이에는 셀렉트 트랜지스터 게이트가 형성된다.
이때, 상기 소오스 라인의 양 옆에 형성된 셀렉트 트랜지스터 게이트에는 유전체막(206)이 공정상 제거되지 않고 소량 남아 있으나, 이미 상기 셀렉트 트랜지스터 게이트의 제 1 폴리실리콘막(204)과 제 2 폴리실리콘막(208)은 도통된 상태이기 때문에 완전히 제거되지 않아도 관계는 없다.
도 2f는 도 2e의 다음 공정을 진행한 낸드 플래시 메모리 소자의 단면도 이다. 도 2f를 참조하면, 상기 도 2e의 공정 상태에서 주변 트랜지스터의 게이트에 스페이스를 형성하기 위해 절연막을 형성하고 전면식각하는데, 여기서 복수개의 셀 게이트, 셀렉트 트랜지스터 게이트 및 소오스 라인 사이는 공간이 협소하기 때문에 절연막으로 매립된다.
다음, 절연막을 포함한 셀 게이트, 셀렉트 트랜지스터 게이트 및 소오스 라인 상부에 제 1 층간절연막(216)을 형성한 후 제 2 층간절연막(218)을 형성한 다음 소오스 라인이 형성된 영역의 상부에 사진 및 식각공정을 진행하여 소오스 라인을 노출시키는 콘택홀(미도시)을 형성하고, 이후에 콘택홀을 일예로 텅스텐(W) 또는 알루미늄(Al) 등과 같은 도전체로 매립하여 이미 형성된 소오스 라인의 도전층(210)과 연결시켜 콘택 플러그(220)를 형성한다.
상기와 같이 도 2a 내지 도 2f 공정을 완료하면, 게이트 마스크를 이용한 식각 공정에서 셀렉트 트랜지스터 사이에 소오스 콘택 형성을 위해 소오스 라인이 추가 됨으로써 셀렉트 트랜지스터의 초점깊이(DOF: Depth Of Focus)가 증가하므로, 셀렉트 트랜지스터 사이즈(Select Tr Size)를 축소할 수 있게 되어 전체적인 셀 사이즈 축소에 따른 다이(Die) 사이즈 축소로 원가 절감이 가능하다.
또한, 소오스 라인을 게이트 형성 작업시 동시에 형성하여 소오스 라인의 형성을 위한 별도의 텅스텐 증착이나 텅스텐 평탄화 공정이 필요없게 되어 원가절감이 가능하고, 종래의 소오스 콘택 마스크와 게이트 셀렉트 트랜지스터 간의 오정렬 문제가 제거된다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 게이트 마스크를 이용한 식각 공정에서 셀렉트 트랜지스터 사이에 소오스 콘택 형성을 위해 소오스 라인이 추가 됨으로써 셀렉트 트랜지스터의 초점깊이(DOF: Depth Of Focus)가 증가하므로, 셀렉트 트랜지스터 사이즈(Select Tr Size)를 축소할 수 있게 되어 전체적인 셀 사이즈 축소에 따른 다이(Die) 사이즈 축소로 원가 절감 효과가 있다.
또한, 본 발명은 소오스 라인을 게이트 형성 작업시 동시에 형성하여 소오스 라인의 형성을 위한 별도의 텅스텐 증착이나 텅스텐 평탄화 공정이 필요없게 되어 원가 절감효과가 있고, 종래의 소오스 콘택 마스크와 게이트 셀렉트 트랜지스터 간의 오정렬 문제가 제거되는 효과가 있다.

Claims (6)

  1. 반도체 기판 상부에 터널 산화막을 형성한 후 소오스 콘택이 형성될 영역의 터널 산화막을 제거하는 단계;
    상기 터널 산화막을 포함한 상기 반도체 기판 상에 제 1 폴리실리콘막과 유전체막을 순차적으로 형성한 후 셀렉트 트랜지스터가 형성될 영역의 상기 유전체막을 제거하는 단계;
    상기 유전체막을 포함한 상기 반도체 기판 상에 제 2 폴리실리콘막, 도전층 및 하드 마스크를 순차적으로 형성하는 단계;
    셀 영역은 상기 유전체막 상부까지 식각하는 동시에 상기 소오스 콘택이 형성될 영역은 상기 터널 산화막 상부까지 식각하여 소오스 라인을 형성하는 단계;
    상기 셀 영역 및 셀렉트 트랜지스터 영역의 상기 유전체막, 상기 제 1 폴리실리콘막 및 상기 터널 산화막을 식각하여 셀 게이트와 셀렉트 트랜지스터 게이트를 형성하는 단계;
    상기 셀 게이트와 상기 셀렉트 트랜지스터 게이트 및 상기 소오스 라인 사이를 절연막으로 매립한 후, 상기 절연막을 포함한 상기 셀 게이트, 상기 셀렉트 트랜지스터 게이트 및 상기 소오스 라인 상부에 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막을 식각하여 상기 소오스 라인을 노출시키는 콘택홀을 형성한 후 상기 콘택홀을 도전체로 매립하여 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 낸드 플래시 메모리의 소오스 콘택 형성 방법.
  2. 제 1항에 있어서,
    상기 도전층의 형성물질은 텅스텐(W) 또는 알루미늄(Al)을 포함하는 것을 특징으로 하는 낸드 플래시 메모리의 소오스 콘택 형성 방법.
  3. 제 1항에 있어서,
    상기 층간 절연막은 제 1 층간 절연막과 제 2 층간 절연막을 포함하는 것을 특징으로 하는 낸드 플래시 메모리의 소오스 콘택 형성 방법.
  4. 제 1항에 있어서,
    상기 콘택 플러그는 텅스텐(W) 또는 알루미늄(Al)을 포함하는 것을 특징으로 하는 낸드 플래시 메모리의 소오스 콘택 형성 방법.
  5. 제 1항에 있어서,
    상기 소오스 라인을 형성하는 단계와 상기 셀 게이트 및 상기 셀렉트 트랜지스터 게이트를 형성하는 단계 사이에 상기 소오스 라인 양측의 노출된 상기 반도체 기판에 이온주입 공정을 실시하는 단계를 더욱 포함하는 것을 특징으로 하는 낸드 플래시 메모리의 소오스 콘택 형성 방법.
  6. 반도체 기판 상부에 터널 산화막을 형성한 후 소오스 콘택이 형성될 영역의 터널 산화막을 제거하는 단계;
    상기 터널 산화막을 포함한 상기 반도체 기판 상에 제 1 폴리실리콘막과 유전체막을 순차적으로 형성한 후 셀렉트 트랜지스터가 형성될 영역의 상기 유전체막을 제거하는 단계;
    상기 유전체막을 포함한 상기 반도체 기판 상에 제 2 폴리실리콘막, 도전층 및 하드마스크를 순차적으로 형성하는 단계; 및
    셀 영역은 상기 유전체막 상부까지 식각하는 동시에 상기 소오스 콘택이 형성될 영역은 상기 터널 산화막 상부까지 식각하여 소오스 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 낸드 플래시 메모리의 소오스 콘택 형성 방법.
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