KR20060135242A - 반도체 소자의 트렌치 형성 방법 - Google Patents

반도체 소자의 트렌치 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 트렌치 형성 방법에 관한 것으로, 트렌치의 측벽 전체에 스페이서를 형성한 상태에서 금속 배선을 형성하기 전에 세정 공정을 실시함으로써, 세정 공정에 의해 트렌치의 측벽 일부가 식각되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
다마신 공정, 트렌치, 버퍼 산화막, 세정 공정

Description

반도체 소자의 트렌치 형성 방법{Method of forming a trench in a semiconductor device}
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 트렌치 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 트렌치 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반도체 기판 101a, 201a : 접합 영역
102, 202 : 제1 층간 절연막 103, 203 : 플러그
104, 204 : 버퍼 산화막 104a, 204a : 버퍼 산화막 가장자리
105, 205 : 식각 정지막 106, 206 : 제2 층간 절연막
107, 207 : 하드 마스크 108, 208 : 트렌치
109, 209 : 스페이서
본 발명은 반도체 소자의 트렌치 형성 방법에 관한 것으로, 특히 다마신 공정(damascene process)을 이용한 반도체 소자의 트렌치 형성 방법에 관한 것이다.
일반적인 반도체 소자의 금속 배선이나 플래시 메모리 소자의 비트라인은 다마신 공정을 이용하여 층간 절연막에 트렌치를 형성한 후 트렌치를 도전층으로 매립하는 방식으로 형성된다. 이를 보다 구체적으로 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 트렌치 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 통상의 공정을 통해 트랜지스터나 플래시 메모리 셀과 같은 반도체 소자(도시되지 않음)나 접합부(101a)가 형성된 반도체 기판(101) 상에 제1 층간 절연막(102)을 형성한다. 이후, 접합부(101a)가 노출되도록 제1 층간 절연막(102)에 콘택홀을 형성한 후 콘택홀 내부에 플러그(103)를 형성한다. 플러그(103)는 낸드 플래시 메모리 소자에서 드레인 셀렉트 트랜지스터의 드레인과 비트라인을 전기적으로 연결하기 위하여 드레인 상부에 형성될 수 있으며, 일반 트랜지스터의 소오스/드레인 상에 형성될 수 있다. 이때, 전자의 경우 접합부(101a)는 셀렉트 트랜지스터의 드레인이 된다.
이어서, 플러그(103)를 포함한 전체 구조 상에 버퍼 산화막(104), 식각 정지막(105), 제2 층간 절연막(106) 및 하드 마스크(107)를 순차적으로 형성한다. 여기 서 버퍼 산화막(104)은 후속 공정에서 식각 정지막(105)을 식각하는 과정에서 하부의 플러그(103)에 식각 손실이 발생되는 것을 방지하기 위하여 형성된다. 한편, 하드 마스크(107)는 금속 배선이 형성될 영역을 정의하기 위하여 형성되며, 금속 배선이 형성될 영역의 제2 층간 절연막(106)만을 노출시킨다.
도 1b를 참조하면, 하드 마스크(107)를 이용한 식각 공정으로 제2 층간 절연막(106)을 식각하여 트렌치(108)를 형성한다. 이때, 플러그(103)의 상부에도 트렌치(108)가 형성된다.
한편, 하드 마스크(107)와 제2 층간 절연막(106)의 식각 선택비가 다르지만, 제2 층간 절연막(106)을 식각하면서 하드 마스크(107)도 소정의 두께만큼 식각된다.
또한, 제2 층간 절연막(106)와 식각 정지막(105)의 식각 선택비도 다르기 때문에, 식각 정지막(105)은 거의 식각되지 않는다. 따라서, 트렌치(108)의 저면에는 식각 정지막(105)이 노출된다.
도 1c를 참조하면, 하드 마스크(도 1b의 107)을 제거한다. 이때, 트렌치(108) 저면의 식각 정지막(105)도 함께 제거된다. 식각 정지막(105)이 식각되면서 버퍼 산화막(104)이 노출되며, 버퍼 산화막(104)은 식각 정지막(105)과의 식각 선택비 차이에 의해 상대적으로 거의 식각되지 않는다. 버퍼 산화막(104)은 식각 정지막(105) 식각 시 플러그(103)가 노출되어 식각 손상이 발생되는 것을 방지하는 역할을 한다.
도 1d를 참조하면, 트렌치(108)의 측벽에 스페이서(109)를 형성한다. 즉, 하 드 마스크(107), 제2 층간 절연막(106) 및 식각 정지막(105)의 측벽에 스페이서(109)가 형성된다.
도 1e를 참조하면, 트렌치(108)의 저면에 버퍼 산화막(104)이 노출된 부분을 식각한다. 버퍼 산화막(104)이 식각되면서 제1 층간 절연막(102)이 노출되며, 플러그(103)가 형성된 영역에서는 플러그(103)가 노출된다. 이로써, 플러그(103)를 노출시키는 트렌치(108)가 완전하게 형성된다.
도 1f를 참조하면, 트렌치(108)에 금속 배선을 형성하기 전에 식각 잔류물이나 플러그(103) 상에 형성된 자연 산화막(도시되지 않음)을 제거하기 위하여 세정 공정을 실시한다. 이때, 스페이서(109)가 트렌치(108)의 측벽 전체에 형성되지 않아 버퍼 산화막(104)의 가장자리가 일부 노출된 상태에서 세정 공정이 진행된다. 이로 인해, 버퍼 산화막의 가장자리(104a)가 세정 공정 시 식각되는 문제점이 발생한다.
버퍼 산화막의 가장자리(104a)가 식각되면서 홈에 형성되면, 그 부분에 세정 잔류물이나 이물질들이 잔류하여 금속 배선을 부식시키는 것과 같이 후속 공정에 영향을 줄 수 있다. 또한, 버퍼 산화막의 가장자리(104a)가 심하게 식각되면 트렌치(108)의 간격이 좁은 곳에서는 트렌치(108)끼리 서로 연결되어 금속 배선이 연결될 수 있다. 이 경우 불량 발생의 원인이 된다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 트렌치 형성 방법은 트렌치 의 측벽 전체에 스페이서를 형성한 상태에서 금속 배선을 형성하기 전에 세정 공정을 실시함으로써, 세정 공정에 의해 트렌치의 측벽 일부가 식각되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자의 트렌치 형성 방법은 반도체 소자를 형성하기 위한 여러 요소들이 형성된 반도체 기판 상에 버퍼 산화막, 식각 정지막 및 층간 절연막을 순차적으로 형성하는 단계와, 층간 절연막, 식각 정지막 및 버퍼 산화막을 순차적으로 식각하여 트렌치를 형성하는 단계와, 트렌치의 측벽 전체에 스페이서를 형성하는 단계, 및 스페이서가 형성되어 트렌치의 저면만이 노출된 상태에서 세정 공정을 실시하는 단계를 포함한다.
상기에서, 층간 절연막 상에 하드 마스크를 형성하고, 하드 마스크를 식각 마스크로 사용하는 식각 공정으로 트렌치를 형성한 후 하드 마스크를 제거할 수 있다.
또한, 트렌치를 형성하는 단계는, 층간 절연막 상에 하드 마스크를 형성하는 단계와, 하드 마스크를 이용한 식각 공정으로 층간 절연막을 식각하여 트렌치를 형성하는 단계와, 하드 마스크를 제거하면서 트렌치 저면에 노출된 상기 식각 정지막을 함께 식각하는 단계, 및 식각 정지막이 식각되어 노출된 버퍼 산화막을 식각하는 단계를 포함한다.
하드 마스크 및 식각 정지막은 실리콘 질화막으로 형성할 수 있다.
또한, 하드 마스크 및 식각 정지막은 인-시투 방식으로 식각하고, 버퍼 산화막은 하드 마스크 식각 후 익스 시투 방식으로 식각할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 트렌치 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2a를 참조하면, 반도체 기판(201) 상에는 통상의 공정을 통해 반도체 소자를 형성하기 위한 여러 요소들이 형성된다. 예를 들어, 접합부(201a)를 포함하는 트랜지스터나 플래시 메모리 셀이 반도체 기판(201)에 형성될 수 있다. 또한, 반도체 기판(201) 상에는 제1 층간 절연막(202)이 형성되고 접합부(201a) 상에는 플러그(203)가 형성될 수 있다. 플러그(203)는 낸드 플래시 메모리 소자에서 드레인 셀렉트 트랜지스터의 드레인과 비트라인을 전기적으로 연결하기 위하여 드레인 상부에 형성될 수 있으며, 일반 트랜지스터의 소오스/드레인 상에 형성될 수 있다. 이때, 전자의 경우 접합부(201a)는 셀렉트 트랜지스터의 드레인이 된다.
상기와 같이, 반도체 소자를 형성하기 위한 여러 요소들이 형성된 반도체 기판(201)의 전체 구조 상에 버퍼 산화막(204), 식각 정지막(205), 제2 층간 절연막(206) 및 하드 마스크(207)를 순차적으로 형성한다. 여기서 버퍼 산화막(204)은 후속 공정에서 식각 정지막(205)을 식각하는 과정에서 하부의 플러그(203)에 식각 손실이 발생되는 것을 방지하기 위하여 형성된다.
한편, 하드 마스크(207)는 금속 배선이 형성될 영역을 정의하기 위하여 형성되며, 금속 배선이 형성될 영역의 제2 층간 절연막(206)만을 노출시킨다. 하드 마스크(207)과 식각 정지막(205)은 실리콘 질화막으로 형성할 수 있다.
도 2b를 참조하면, 하드 마스크(207)를 이용한 식각 공정으로 제2 층간 절연막(206)을 식각하여 트렌치(208)를 형성한다. 이때, 플러그(203)의 상부에도 트렌치(208)가 형성된다.
한편, 하드 마스크(207)와 제2 층간 절연막(206)의 식각 선택비가 다르지만, 제2 층간 절연막(206)을 식각하면서 하드 마스크(207)도 소정의 두께만큼 식각된다.
또한, 제2 층간 절연막(206)와 식각 정지막(205)의 식각 선택비도 다르기 때문에, 식각 정지막(205)은 거의 식각되지 않는다. 따라서, 트렌치(208)의 저면에는 식각 정지막(205)이 노출된다.
도 2c를 참조하면, 하드 마스크(도 1b의 107)을 제거한다. 이때, 트렌치(208) 저면의 식각 정지막(205)도 함께 제거된다. 따라서, 하드 마스크와 식각 정지막(205)은 동일한 챔버 내에서 인-시투(In situ) 방식으로 식각할 수 있다.
한편, 식각 정지막(205)이 식각되면서 버퍼 산화막(204)이 노출되며, 버퍼 산화막(204)은 식각 정지막(205)과의 식각 선택비 차이에 의해 상대적으로 거의 식각되지 않는다. 버퍼 산화막(204)은 식각 정지막(205) 식각 시 플러그(203)가 노출되어 식각 손상이 발생되는 것을 방지하는 역할을 한다.
도 2d를 참조하면, 트렌치(208)의 저면에 버퍼 산화막(204)이 노출된 부분을 식각한다. 이때, 버퍼 산화막(204)은 하드 마스크를 제거한 후 익스시투(Ex-situ) 방식으로 식각할 수 있다. 버퍼 산화막(204)이 식각되면서 제1 층간 절연막(202)이 노출되며, 플러그(203)가 형성된 영역에서는 플러그(203)가 노출된다. 이로써, 플러그(203)를 노출시키는 트렌치(208)가 완전하게 형성된다.
도 2e를 참조하면, 트렌치(208)의 측벽에 스페이서(209)를 형성한다. 즉, 하드 마스크(207), 제2 층간 절연막(206) 및 식각 정지막(205)의 측벽에 스페이서(209)가 형성된다. 이때, 스페이서(209)는 트렌치(208) 저면의 버퍼 산화막(204)이 완전히 제거된 상태에서 형성되기 때문에, 트렌치(208)의 측벽 전체에 형성된다. 따라서, 버퍼 산화막(204)의 가장자리가 노출되지 않는다.
이어서, 트렌치(208)에 금속 배선을 형성하기 전에 식각 잔류물이나 플러그(203) 상에 형성된 자연 산화막(도시되지 않음)을 제거하기 위하여 세정 공정을 실시한다. 이때, 트렌치(208)의 측벽 전체에 스페이서(209)가 형성된 상태에서 세정 공정이 실시되기 때문에, 버퍼 산화막의 가장자리(204a)가 세정 공정 시 식각되는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명은 트렌치의 측벽 전체에 스페이서를 형성한 상태에서 금속 배선을 형성하기 전에 세정 공정을 실시함으로써, 세정 공정에 의해 트렌치의 측벽 일부가 식각되는 것을 방지할 수 있다.
또한, 버퍼 산화막의 가장자리이 식각되어 홈이 형성되는 것을 방지하여, 그 부분에 금속 배선의 부식의 원인이 되는 세정 잔류물이나 이물질들이 잔류하는 것을 방지할 수도 있다. 뿐만 아니라, 버퍼 산화막의 가장자리가 심하게 식각되면 트렌치의 간격이 좁은 곳에서는 트렌치끼리 서로 연결되어 금속 배선이 연결될 수 있으나, 이러한 경우가 발생하는 것도 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
본 발명은 상기에서 서술된 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 즉, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

Claims (5)

  1. 반도체 소자를 형성하기 위한 여러 요소들이 형성된 반도체 기판 상에 버퍼 산화막, 식각 정지막 및 층간 절연막을 순차적으로 형성하는 단계;
    상기 층간 절연막, 상기 식각 정지막 및 상기 버퍼 산화막을 순차적으로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 측벽 전체에 스페이서를 형성하는 단계; 및
    상기 스페이서가 형성되어 상기 트렌치의 저면만이 노출된 상태에서 세정 공정을 실시하는 단계를 포함하는 반도체 소자의 트렌치 형성 방법.
  2. 제 1 항에 있어서,
    상기 층간 절연막 상에 하드 마스크를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 식각 공정으로 상기 트렌치를 형성한 후 상기 하드 마스크를 제거하는 반도체 소자의 트렌치 형성 방법.
  3. 제 1 항에 있어서, 상기 트렌치를 형성하는 단계는,
    상기 층간 절연막 상에 하드 마스크를 형성하는 단계;
    상기 하드 마스크를 이용한 식각 공정으로 상기 층간 절연막을 식각하여 상 기 트렌치를 형성하는 단계;
    상기 하드 마스크를 제거하면서 상기 트렌치 저면에 노출된 상기 식각 정지막을 함께 식각하는 단계; 및
    상기 식각 정지막이 식각되어 노출된 상기 버퍼 산화막을 식각하는 단계를 포함하는 반도체 소자의 트렌치 형성 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 하드 마스크 및 상기 식각 정지막이 실리콘 질화막으로 형성되는 반도체 소자의 트렌치 형성 방법.
  5. 제 3 항에 있어서,
    상기 하드 마스크 및 상기 식각 정지막은 인-시투 방식으로 식각되고, 상기 버퍼 산화막은 상기 하드 마스크 식각 후 익스 시투 방식으로 식각되는 반도체 소자의 트렌치 형성 방법.
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* Cited by examiner, † Cited by third party
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