KR100447325B1 - 반도체 소자의 금속배선 형성 방법 - Google Patents

반도체 소자의 금속배선 형성 방법 Download PDF

Info

Publication number
KR100447325B1
KR100447325B1 KR10-2002-0079607A KR20020079607A KR100447325B1 KR 100447325 B1 KR100447325 B1 KR 100447325B1 KR 20020079607 A KR20020079607 A KR 20020079607A KR 100447325 B1 KR100447325 B1 KR 100447325B1
Authority
KR
South Korea
Prior art keywords
interlayer insulating
gas
forming
insulating film
layer
Prior art date
Application number
KR10-2002-0079607A
Other languages
English (en)
Other versions
KR20040051913A (ko
Inventor
길민철
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2002-0079607A priority Critical patent/KR100447325B1/ko
Publication of KR20040051913A publication Critical patent/KR20040051913A/ko
Application granted granted Critical
Publication of KR100447325B1 publication Critical patent/KR100447325B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 층간 절연막의 소정 영역을 식각하여 콘택홀을 형성하고 콘택홀 내부에 콘택 플러그를 형성한 후 전체 상부에 저유전 유기물질(Organic Low-k Material)막을 형성하여 콘택 플러그와 층간 절연막간의 단차를 완화시켜 평탄화가 이루어진 상태에서, 식각 방지막과 제2 층간 절연막을 순차적으로 형성한 후 제2 층간 절연막에 트렌치를 형성하고 트렌치를 통해 노출된 식각 방지막 및 저유전 유기물질막을 제거함으로써, 평탄한 상태에서 식각 방지막이 제거되므로 식각 방지막 찌꺼기가 잔류하는 것을 방지할 수 있고 콘택 플러그와 트렌치에 형성될 금속 배선간의 접촉 저항이 증가하는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법이 개시된다.

Description

반도체 소자의 금속 배선 형성 방법{Method of forming a metal wiring in a semiconductor device}
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 콘택 플러그를 형성하고 그 상부에 트렌치를 형성하는 과정에서 콘택 플러그 상부에 식각 방지막의 찌꺼기가 잔류하는 것을 방지할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도들이고, 도 2는 도 1a에서 콘택 플러그의 단차 발생을 보여주는 단면 셈 사진이며, 도 3은 도 1d에서 질화물이 잔류된 상태를 보여주는 사진이다.
도 1a를 참조하면, 트랜지스터나 플래시 메모리 셀과 같이 반도체 소자를 형성하기 위한 여러 요소(도시되지 않음)가 형성된 반도체 기판(101) 상부에 제1 층간 절연막(102)을 형성한다. 이후, 반도체 기판(101)의 접합 영역(도시되지 않음)이 노출되도록 제1 층간 절연막(102)의 소정 영역을 식각하여 콘택홀을 형성한 후 전도성 물질을 매립하여 콘택 플러그(103)를 형성한다. 이때, 콘택 플러그(103)는 전체 상부에 전도성 물질층을 형성한 후 콘택홀에만 전도성 물질층이 잔류되도록 제1 층간 절연막(102) 상부의 전도성 물질층을 제거하는 방법으로 형성되는데, 제1 층간 절연막(102) 상부의 전도성 물질층을 제거하기 위한 에치-백(Etch back) 공정시 폴리 찌꺼기(Residue)가 잔류하지 않도록 과도 식각을 진행한다. 이로 인해, 제1 층간 절연막(102)과 콘택 플러그(103) 사이에는 단차(D)가 발생된다. 이는 도 2에 도시된 단면 셈 사진을 통해서도 확인할 수 있다.
도 1b를 참조하면, 콘택 플러그(103)를 포함한 전체 상부에 식각 방지막(104)을 형성한 후 제2 층간 절연막(105), 반사 방지막(106) 및 트렌치 영역이 정의된 포토레지스트 패턴(107)을 순차적으로 형성한다.
도 1c를 참조하면, 식각 공정으로 반사 방지막(106), 제2 층간 절연막(105)을 제거하여 콘택 플러그(103)를 포함한 주변의 제1 층간 절연막(102) 상부에 트렌치(108)를 형성한다. 이때, 식각 방지막(104)도 일부 제거되지만, 콘택 플러그(103) 상부의 단차 발생 영역에서는 식각 방지막(104)이 거의 식각되지 않고 그대로 잔류된다. 이로 인해, 주변의 제1 층간 절연막(102) 상부에 잔류하는 식각 방지막(104)보다 콘택 플러그(103) 상부의 식각 방지막(104)이 더 두껍게 잔류된다.
도 1d를 참조하면, 트렌치(108)를 통해 노출된 식각 방지막(도 1c의 104)을 제거한 후, 포토레지스트 패턴(도 1c의 107) 및 반사 방지막(도 1c의 106)을 순차적으로 제거한다. 이때, 콘택 플러그(103) 상부의 단차 발생 영역에서는 식각 방지막(도 1c의 104)이 거의 식각되지 않고 그대로 잔류된 상태에서 식각 방지막(도 1c의 104)의 식각 공정이 진행되기 때문에 콘택 플러그(103) 상부에서는 식각 방지막(도 1c의 104)이 완전히 제거되지 않고 식각 방지막 찌꺼기(104a)가 잔류된다. 이는 도 3에서 도시된 평면 사진을 통해서도 확인할 수 있다. 이후, 도면에는도시되어 있지 않지만, 트렌치(108)에 전도성 물질층(도시되지 않음)을 형성하여 금속 배선(도시되지 않음)을 형성한다.
이렇듯, 콘택 플러그(103) 상부에 식각 방지막 찌꺼기(104a)가 잔류된 상태에서 트렌치(108)에 금속 배선을 형성하면 콘택 플러그(103)와 금속 배선간의 접촉 저항이 증가하여 소자의 동작 특성이 저하될 뿐만 아니라, 심한 경우에는 전기적으로 연결되지 않아 불량이 발생될 수도 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 층간 절연막의 소정 영역을 식각하여 콘택홀을 형성하고 콘택홀 내부에 콘택 플러그를 형성한 후 전체 상부에 저유전 유기물질(Organic Low-k Material)막을 형성하여 콘택 플러그와 층간 절연막간의 단차를 완화시켜 평탄화가 이루어진 상태에서, 식각 방지막과 제2 층간 절연막을 순차적으로 형성한 후 제2 층간 절연막에 트렌치를 형성하고 트렌치를 통해 노출된 식각 방지막 및 저유전 유기물질막을 제거함으로써, 평탄한 상태에서 식각 방지막이 제거되므로 식각 방지막 찌꺼기가 잔류하는 것을 방지할 수 있고 콘택 플러그와 트렌치에 형성될 금속 배선간의 접촉 저항이 증가하는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2는 도 1a에서 콘택 플러그의 단차 발생을 보여주는 단면 셈 사진이다.
도 3은 도 1d에서 질화물이 잔류된 상태를 보여주는 사진이다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 401 : 반도체 기판 102, 402 : 제1 층간 절연막
103, 403 : 콘택 플러그 404 : 저유전 유기물질막
104, 405 : 식각 방지막 104a : 식각 방지막 찌꺼기
105, 406 : 제2 층간 절연막 106, 407 : 반사 방지막
107, 408 : 포토레지스트 패턴 108, 409 : 트렌치
본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법은 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판 상에 제1 층간 절연막을 형성하는 단계와, 제1 층간 절연막에 콘택홀을 형성한 후 콘택홀에 콘택 플러그를 형성하는 단계와, 전체 상부에 저유전 유기물질막을 형성하여 콘택 플러그와 제1 층간 절연막의 단차를 보상하는 평탄화 공정을 실시하는 단계와, 저유전 유기물질막 상부에 식각 방지막 및 제2 층간 절연막을 순차적으로 형성하는 단계와, 제2 층간 절연막에 트렌치를 형성하는 단계와, 트렌치를 통해 노출된 식각 방지막을 제거하는 단계와, 식각 방지막이 제거되면서 노출된 저유전 유기물질막을 제거하여 콘택 플러그를 노출시키는 단계 및 트렌치에 금속 배선을 형성하는 단계를 포함한다.
상기에서, 제1 층간 절연막 또는 제2 층간 절연막은 TEOS로 형성할 수 있다.
한편, 트렌치는 C4F8/O2가스를 주 식각 가스로 사용하여 Ar 가스를 보조 가스로 사용하는 식각 공정으로 제2 층간 절연막을 식각하여 형성할 수 있다.
식각 방지막은 300 내지 500W의 낮은 파워를 인가한 상태에서 CHF3/O2가스를 주 식각 가스로 사용하고, Ar 가스를 보조 가스로 사용하는 식각 공정으로 제거할 수 있다.
저유전 유기물질막은 N2/O2가스를 주 식각 가스로 사용하고 CxHy/SO2/Ar 가스를 보조 가스로 사용하는 식각 공정으로 제거할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 4a를 참조하면, 트랜지스터나 플래시 메모리 셀과 같이 반도체 소자를 형성하기 위한 여러 요소(도시되지 않음)가 형성된 반도체 기판(401) 상부에 TEOS와 같은 절연물질로 제1 층간 절연막(402)을 형성한다. 이후, 반도체 기판(401)의 접합 영역(도시되지 않음)이 노출되도록 제1 층간 절연막(402)의 소정 영역을 식각하여 콘택홀을 형성한 후 전도성 물질을 매립하여 콘택 플러그(403)를 형성한다. 이때, 콘택 플러그(403)는 전체 상부에 전도성 물질층을 형성한 후 콘택홀에만 전도성 물질층이 잔류되도록 제1 층간 절연막(402) 상부의 전도성 물질층을 제거하는 방법으로 형성되는데, 제1 층간 절연막(402) 상부의 전도성 물질층을 제거하기 위한 에치-백(Etch back) 공정 시 폴리 찌꺼기(Residue)가 잔류하지 않도록 과도 식각을 진행한다. 이로 인해, 제1 층간 절연막(402)과 콘택 플러그(403) 사이에는 단차(D)가 발생된다.
도 4b를 참조하면, 콘택 플러그(403)를 포함한 제1 층간 절연막(402)의 전체 상부에 저유전 유기물질막(Organic Low-k Material; 404)을 형성하여 콘택 플러그(403)와 제1 층간 절연막(402)의 단차를 보상한다. 이로써, 상부가 평탄해진다.
도 4c를 참조하면, 평탄화 공정이 이루어진 상태에서 저유전 유기물질막(404)의 상부에 식각 방지막(405)을 형성한 후 제2 층간 절연막(406), 반사 방지막(407) 및 트렌치 영역이 정의된 포토레지스트 패턴(408)을 순차적으로 형성한다. 이때, 식각 방지막(405)은 질화막으로 형성할 수 있다.
도 4d를 참조하면, 식각 공정으로 반사 방지막(407), 제2 층간 절연막(406)을 제거하여 콘택 플러그(403)를 포함한 주변의 제1 층간 절연막(402) 상부의 제2 층간 절연막(406)에 트렌치(409)를 형성한다. 여기서, C4F8/O2가스를 주 식각 가스로 사용하여 Ar 가스를 보조 가스로 사용하여 제2 층간 절연막(406)을 식각할 수 있다. 이어서, 트렌치(409)를 통해 노출된 식각 방지막(405)을 제거한다. 이때, 식각 방지막(405)은 CHF3/O2가스를 주 식각 가스로 사용하고, Ar 가스를 보조 가스로 사용하여 식각할 수 있으며, 식각 방지막(405) 식각 시 300 내지 500W의 낮은 파워를 인가한다. 식각 방지막(405)은 평탄화 공정이 이루어진 상태에서 제거되므로 콘택 플러그(403) 상부의 단차 발생 영역에서도 식각 방지막(405)이 잔류하지 않고 모두 다 제거된다.
도 4e를 참조하면, 포토레지스트 패턴(도 4d의 408) 및 반사 방지막(도 4c의 407)을 제거하고 세정 공정을 실시한다. 여기서, 포토레지스트 패턴은 제2 층간 절연막(406)에 트렌치(409)를 형성하기 위하여 식각 공정이 진행된 식각 챔버에서 시간의 지연 없이 인-시투(In-Situ)로 제거할 수 있다. 또한, 후속 공정에서 저유전유기물질막(404)을 제거하기 위한 식각 챔버에서 포토레지스트 패턴을 제거할 수도 있다.
이어서, 식각 방지막(405)이 제거되면서 노출된 저유전 유기물질막(404)을 제거하여 트렌치(409) 영역의 콘택 플러그(403) 및 제1 층간 절연막(402)의 일부를 노출시킨다. 이때, 저유전 유기물질막(404)은 N2/O2가스를 주 식각 가스로 사용하고 CxHy/SO2/Ar 가스를 보조 가스로 사용하여 식각할 수 있다. 한편, 저유전 유기물질막(404)과 제1 층간 절연막(402)은 식각 선택비가 다르기 때문에, 저유전 유기물질막(404)을 제거하는 과정에서 제1 층간 절연막(402)에는 식각 손상이 발생되지 않는다. 이후, 도면에는 도시되어 있지 않지만, 트렌치(409)에 전도성 물질층(도시되지 않음)을 형성하여 금속 배선(도시되지 않음)을 형성한다.
상술한 바와 같이, 본 발명은 평탄화가 이루어진 상태에서 식각 방지막과 제2 층간 절연막을 순차적으로 형성한 후 제2 층간 절연막에 트렌치를 형성하고 트렌치를 통해 노출된 식각 방지막 및 저유전 유기물질막을 제거함으로써, 평탄한 상태에서 식각 방지막이 제거되므로 단차에 의해 식각 방지막 찌꺼기가 잔류하는 것을 방지할 수 있고 콘택 플러그와 트렌치에 형성될 금속 배선간의 접촉 저항이 증가하는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.

Claims (5)

  1. 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막에 콘택홀을 형성한 후 상기 콘택홀에 콘택 플러그를 형성하는 단계;
    전체 상부에 저유전 유기물질막을 형성하여 상기 콘택 플러그와 상기 제1 층간 절연막의 단차를 보상하는 평탄화 공정을 실시하는 단계;
    상기 저유전 유기물질막 상부에 식각 방지막 및 제2 층간 절연막을 순차적으로 형성하는 단계;
    상기 제2 층간 절연막에 트렌치를 형성하는 단계;
    상기 트렌치를 통해 노출된 상기 식각 방지막을 제거하는 단계;
    상기 식각 방지막이 제거되면서 노출된 상기 저유전 유기물질막을 제거하여 상기 콘택 플러그를 노출시키는 단계; 및
    상기 트렌치에 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 제1 층간 절연막 또는 상기 제2 층간 절연막은 TEOS로 형성하는 것을특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제 1 항에 있어서,
    상기 트렌치는 C4F8/O2가스를 주 식각 가스로 사용하여 Ar 가스를 보조 가스로 사용하는 식각 공정으로 상기 제2 층간 절연막을 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제 1 항에 있어서,
    상기 식각 방지막은 300 내지 500W의 낮은 파워를 인가한 상태에서 CHF3/O2가스를 주 식각 가스로 사용하고, Ar 가스를 보조 가스로 사용하는 식각 공정으로 제거하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 제 1 항에 있어서,
    상기 저유전 유기물질막은 N2/O2가스를 주 식각 가스로 사용하고 CxHy/SO2/Ar 가스를 보조 가스로 사용하는 식각 공정으로 제거하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
KR10-2002-0079607A 2002-12-13 2002-12-13 반도체 소자의 금속배선 형성 방법 KR100447325B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0079607A KR100447325B1 (ko) 2002-12-13 2002-12-13 반도체 소자의 금속배선 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0079607A KR100447325B1 (ko) 2002-12-13 2002-12-13 반도체 소자의 금속배선 형성 방법

Publications (2)

Publication Number Publication Date
KR20040051913A KR20040051913A (ko) 2004-06-19
KR100447325B1 true KR100447325B1 (ko) 2004-09-07

Family

ID=37345704

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0079607A KR100447325B1 (ko) 2002-12-13 2002-12-13 반도체 소자의 금속배선 형성 방법

Country Status (1)

Country Link
KR (1) KR100447325B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000150519A (ja) * 1998-08-31 2000-05-30 Fujitsu Ltd 半導体装置の製造方法
KR20010011118A (ko) * 1999-07-26 2001-02-15 윤종용 유기계 저유전막을 금속간 절연막으로 사용한 반도체소자의 금속 배선 형성방법
KR20010045126A (ko) * 1999-11-03 2001-06-05 박종섭 반도체소자의 자기정렬적인 콘택 형성방법
KR20010063763A (ko) * 1999-12-24 2001-07-09 박종섭 반도체 소자의 제조 방법
JP2001230317A (ja) * 2000-02-15 2001-08-24 Nec Corp 多層配線構造の形成方法及び半導体装置の多層配線構造

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000150519A (ja) * 1998-08-31 2000-05-30 Fujitsu Ltd 半導体装置の製造方法
KR20010011118A (ko) * 1999-07-26 2001-02-15 윤종용 유기계 저유전막을 금속간 절연막으로 사용한 반도체소자의 금속 배선 형성방법
KR20010045126A (ko) * 1999-11-03 2001-06-05 박종섭 반도체소자의 자기정렬적인 콘택 형성방법
KR20010063763A (ko) * 1999-12-24 2001-07-09 박종섭 반도체 소자의 제조 방법
JP2001230317A (ja) * 2000-02-15 2001-08-24 Nec Corp 多層配線構造の形成方法及び半導体装置の多層配線構造

Also Published As

Publication number Publication date
KR20040051913A (ko) 2004-06-19

Similar Documents

Publication Publication Date Title
KR100965031B1 (ko) 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법
CN107731730B (zh) 半导体结构的形成方法
KR100576463B1 (ko) 반도체소자의 콘택 형성방법
KR100447325B1 (ko) 반도체 소자의 금속배선 형성 방법
CN109755175B (zh) 互连结构及其形成方法
KR100529654B1 (ko) 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법
KR100403329B1 (ko) 반도체소자의 비트라인 형성방법
KR100208450B1 (ko) 반도체 소자의 다중 금속층 형성 방법
KR20020017845A (ko) 반도체소자의 비트라인 형성방법
KR100835506B1 (ko) 반도체소자의 제조방법
KR100312386B1 (ko) 반도체 소자의 게이트 전극 형성방법
KR0168120B1 (ko) 반도체 소자의 텅스텐-플러그 형성방법
KR0154190B1 (ko) 반도체 소자의 텅스텐-플러그 형성방법
KR100607355B1 (ko) 반도체 소자의 다마신 패턴 형성 방법
KR20000045482A (ko) 반도체소자의 식각방법
KR100518084B1 (ko) 반도체 소자의 듀얼 다마신 패턴 형성 방법
KR100307561B1 (ko) 반도체소자의 금속배선 형성방법_
KR100843903B1 (ko) 반도체 소자의 제조방법
KR100630568B1 (ko) 반도체 소자의 금속배선 형성 방법
KR100827483B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR20080038845A (ko) 반도체 소자의 제조방법
KR20060135242A (ko) 반도체 소자의 트렌치 형성 방법
KR100315020B1 (ko) 반도체소자의배선형성방법
KR100552835B1 (ko) 반도체소자의 금속 플러그 형성방법
KR100237029B1 (ko) 반도체 소자의 텅스텐 플러그 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100726

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee