KR20010045126A - 반도체소자의 자기정렬적인 콘택 형성방법 - Google Patents
반도체소자의 자기정렬적인 콘택 형성방법 Download PDFInfo
- Publication number
- KR20010045126A KR20010045126A KR1019990048291A KR19990048291A KR20010045126A KR 20010045126 A KR20010045126 A KR 20010045126A KR 1019990048291 A KR1019990048291 A KR 1019990048291A KR 19990048291 A KR19990048291 A KR 19990048291A KR 20010045126 A KR20010045126 A KR 20010045126A
- Authority
- KR
- South Korea
- Prior art keywords
- contact
- organic low
- forming
- dielectric layer
- layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 81
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 239000010410 layer Substances 0.000 claims abstract description 70
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 125000006850 spacer group Chemical group 0.000 claims abstract description 7
- 239000011229 interlayer Substances 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims description 44
- 238000001020 plasma etching Methods 0.000 claims description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 2
- 229910052786 argon Inorganic materials 0.000 claims description 2
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 2
- 229910001882 dioxygen Inorganic materials 0.000 claims description 2
- 239000001307 helium Substances 0.000 claims description 2
- 229910052734 helium Inorganic materials 0.000 claims description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 2
- 239000011261 inert gas Substances 0.000 claims description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 5
- 229920005591 polysilicon Polymers 0.000 abstract description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 38
- 150000004767 nitrides Chemical class 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229920000642 polymer Polymers 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 125000001153 fluoro group Chemical group F* 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체소자의 자기정렬적인 콘택 형성방법에 관한 것으로,
반도체기판 상에 제1마스크산화막과 절연막 스페이서가 구비되는 게이트전극을 형성하고 전체표면상부에 유기 저유전층 ( organic low-k layer ) 을 형성한 다음, 상기 유기 저유전층 상부에 제2마스크산화막을 형성하고 상기 반도체기판의 예정된 영역을 노출시키는 콘택마스크를 이용하여 상기 제2마스크산화막과 유기 저유전층을 플라즈마식각해 콘택홀을 형성하되, 상기 제2마스크산화막 하부로 언더컷을 형성한 다음, 상기 언더컷을 매립하는 콘택패드용 폴리실리콘을 전체표면상부에 형성하고 상기 유기 저유전층을 노출시키는 평탄화식각공정으로 콘택패드를 형성한 다음, 상기 유기 저유전층을 제거하고 상기 콘택패드의 예정된 영역을 노출시키는 층간절연막을 형성하는 공정으로 콘택공정시 콘택마진을 용이하게 확보할 수 있어 높은 식각선택비 차이를 필요로 하지 않고 공정을 용이하게 실시할 수 있어 반도체소자의 생산성을 향상시킬 수 있는 기술이다.
Description
본 발명은 반도체소자의 자기정렬적인 콘택 형성방법에 관한 것으로, 특히 유기 저유전층을 이용하여 콘택패드를 용이하게 형성하고 그에 따른 후속공정으로 콘택공정을 용이하게 실시할 수 있도록 하여 반도체소자의 생산성을 향상시킬 수 있는 기술에 관한 것이다.
일반적으로, 메모리 소자에서 중요한 특성인 리프레쉬 타임 ( refresh time ) 은 주로 저장전극 노드와 트랜지스터의 드레인을 연결하는 저장전극 콘택공정시 상기 드레인이 손상되어 발생되는 누설전류에 의하여 결정된다.
현재 사용되고 있는 노광기술로는 16 M DRAM 까지 콘택홀을 형성할 때 콘택홀 측벽의 도전층과 절연불량이 발생하지 않고 소자를 형성할 수 있으나, 소자가 고집적화됨에 따라 단위셀의 크기가 축소되고, 그에 따라서 콘택홀과 도전층의 간격이 좁아지게 된다.
상기와 같이 좁아진 콘택홀을 형성하기 위하여 콘택의 크기를 축소시켜야 하고, 이를 위하여 노광방식을 바꾸거나, 마스크를 바꾸어서 어느 정도는 해결할 수 있었다. 또한, 자기정렬적인 콘택 ( self-aligned contact, 이하에서 SAC 라 함 ) 으로 이를 해결하기도 하였다.
한편, SAC 공정중 가장 각광받는 것으로 산화막 식각공정시 식각장벽으로 질화막을 사용하는 자기정렬적인 콘택 ( nitride barrier SAC, 이하에서 NBSAC 이라 함 ) 공정을 사용한다.
그리고, 상기 NBSAC 공정은 크게 산화막 식각공정과 질화막 식각공정으로 대별된다.
이중에서 산화막 식각 공정은, 질화막에 대하여 높은 식각 선택비를 얻기 위하여 폴리머 유발 가스인 C3F8이나 C4F8가스를 다량 사용한다. 상기 C3F8이나 C4F8가스는 많은 폴리머를 유발하여 질화막에 대한 식각 선택비는 확보할 수 있으나 콘택홀 내에서 산화막이 완전히 제거되지 않는 식각 멈춘 문제가 발생한다.
여기서, 질화막에 대한 선택비와 식각 멈춤은, 서로 상반된 현상으로 프로세스 윈도우 ( process window ) 를 좁게 하고 재현성을 악화시키는 요인이 된다.
상기 플로세스 윈도우를 확장하기 위해서는 폴리머 발생이 적은 조건을 사용하며, 이 경우 질화막의 두께를 증가하여야 한다. 그러나, 질화막의 두께를 증가시킬 경우 콘택면적의 감소를 초래하기 때문에 이를 보완하기 위해서 질화막을 등방성 식각하여야 한다.
이외에 질화막 식각은, 질화막 아래의 산화막이 전기적 절연막으로 사용되기 때문에 산화막의 손상이 가능한 적어야 하며, 산화막에 대하여 높은 식각 선택비 차이가 필요하며, 주변회로 지역에 산화막 식각시 반도체기판이 노출되는 부분이 있어 상기 반도체기판의 식각을 최소화하는 조건을 필요로 한다.
그러나, 기존의 질화막 식각 장비의 하나인 이온 인듀스드 식각장비 ( ion induced etcher ) 는 등방성 식각과 산화막에 대하여 높은 식각 선택비를 얻을 수 없다.
그리고, 최근에 각광을 받고 있는 래디칼 식각장비 ( radical etcher ) 는 NF3, CF4, SF6등의 가스를 사용하고 있어 등방성 식각과 산화막에 대하여 높은 식각 선택비를 확보할 수 있으나 반도체기판인 실리콘에 대하여 높은 식각 선택비 확보는 불가능하다.
왜냐하면, 식각에 가장 큰 영향을 미치는 요인은 에천트 ( etchants ) 이지만 NF3, CF4, SF6등과 같이 주 에천트가 불소 ( fluorine ) 계열인 경우에 있어서, 상기 래디칼 식각장비는, 산화막, 질화막, 실리콘 모두 식각이 가능하기 때문에 박막의 결합력이 식각 속도를 결정하게 된다. 즉, 결합력이 산화막 〉 질화막 〉 실리콘 순서일 경우, 실리콘의 식각이 가장 빠르게 진행되기 때문에 질화막 식각공정시 실리콘에 에 대하여 높은 식각 선택비는 확보는 불가능하다.
결과적으로, 종래기술에 따른 NBSAC 공정은 고 선택비 확보 측면에서 공정을 진행하기 어렵고, 선택비를 확보한다고 해도 공정 마진을 확보하기 어려워 실제 양산 공정에 적용하기 어려운 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 질화막층을 식각장벽층으로 사용하는 기존의 SAC 공정 대신에 유기 저유전층 ( organic low-k layer) 을 사용한 공정으로 패드 폴리 SAC 공정을 실시함으로써 용이하게 SAC 공정을 양산화시킬 수 있는 반도체소자의 자기정렬적인 콘택 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c 는 본 발명의 실시예에 따른 반도체소자의 자기정렬적인 콘택 형성방법을 도시한 단면도.
〈 도면의 주요부분에 대한 부호의 설명 〉
11 : 반도체기판 13 : 도전체
15 : 제1마스크산화막 17 : 절연막 스페이서
19 : 유기 저유전층 21 : 제2마스크산화막
23 : 감광막패턴 25 : 언더컷
27 : 콘택패드 29 : 층간절연막
50 : 제1콘택홀 60 : 제2콘택홀
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 자기정렬적인 콘택 형성방법은,
반도체기판 상에 제1마스크산화막과 절연막 스페이서가 구비되는 게이트전극을 형성하는 공정과,
전체표면상부에 유기 저유전층을 형성하는 공정과,
상기 유기 저유전층 상부에 제2마스크산화막을 형성하는 공정과,
상기 반도체기판의 예정된 영역을 노출시키는 콘택마스크를 이용하여 상기 제2마스크산화막과 유기 저유전층을 플라즈마식각해 콘택홀을 형성하되, 상기 제2마스크산화막 하부로 언더컷을 형성하는 공정과,
상기 언더컷을 매립하는 콘택패드용 폴리실리콘을 전체표면상부에 형성하는 공정과,
상기 유기 저유전층을 노출시키는 평탄화식각공정으로 콘택패드를 형성하는 공정과,
상기 유기 저유전층을 제거하고 상기 콘택패드의 예정된 영역을 노출시키는 층간절연막을 형성하는 공정을 포함하는 것을 특징으로한다.
한편, 이상의 목적을 달성하기 위한 반도체소자의 자기정렬적인 콘택 형성방법의 원리는,
유기 저유전층 식각공정에서 측면 언더컷 ( lateral under cut ) 를 형성하고 폴리실리콘을 증착하고 CMP 공정을 실시한 다음, 유기 저유전층과 마스크산화막을 제거하고 ILD 산화막을 제거한 후 SAC 공정을 실시하여 패드 폴리 SAC 을 형성함으로써 패드 폴리 위에 형성되는 SAC 공정에서 유기 저유전층 식각공정시 형성된 측면 언더컷 길이 만큼 리소그래피 공정 마진을 확보하는 것이다.
아울러, 유기 저유전층 식각공정시 공정조건을 조절하여 언더컷의 깊이를 조절하여 후속 공정마진을 확보하기 용이하게 하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명은 상세히 설명하기로 한다.
도 1a 내지 도 1c 는 본 발명의 실시예에 따른 반도체소자의 자기정렬적인 콘택 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 게이트전극용 도전체(13)를 형성하고, 그 상부에 제1마스크산화막(15)을 형성한다.
그리고, 게이트전극 마스크를 이용한 사진식각공정으로 상기 제1마스크산화막(15)과 상기 도전체(13)을 식각하여 상기 반도체기판(11)의 활성영역 상에 도전체(13)과 제1마스크산화막(15)의 적층된 패턴을 형성한다.
그 다음, 상기 적층된 패턴 측벽에 절연막 스페이서(17)를 형성한다. 이때, 상기 절연막 스페이서(17)는 전체표면상부에 일정두께의 절연막을 증착하고 이를 증착된 두께 만큼 이방성식각하여 형성한다.
그리고, 전체표면상부에 유기 저유전층(19)을 형성하고 이를 평탄화시킨다.
이때, 상기 유기 저유전층(19)은 폴리머의 형태를 가지며 산화막보다 낮은 유전율을 갖는 물질로서, 반도체 제조공정을 진행할 수 있는 높은 온도에서도 견딜 수 있으며 산화막과 높은 친밀성을 가지고, 열적 안정성이 우수하다. 상기 유기 저유전층(19)의 예로서는 플레어 ( flare ) 와 실크 ( silk ) 와 같은 상품명을 갖는 물질이 있으며, 상기 제1,2마스크산화막(15,21)이나 절연막 스페이서(17)보다 식각이 잘되는 식각특성을 갖는다.
그 다음, 상기 유기 저유전층(19) 상부에 제2마스크산화막(21)을 일정두께 형성한다.
그리고, 상기 제2마스크산화막(21) 상부에 감광막패턴(23)을 형성한다. 이때, 상기 감광막패턴(23)은 콘택마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한다. (도 1a)
그 다음, 상기 감광막패턴(23)을 마스크로하여 상기 제2마스크산화막(21)과 유기 저유전층(19)을 등방성식각공정으로 식각함으로써 상기 제2마스크산화막(21)의 하부에 상기 제2마스크산화막(21)과 제1마스크산화막(15)의 사이로 언더컷(25)을 형성하는 동시에 상기 반도체기판(11)의 예정된 영역을 노출시키는 제1콘택홀(50)을 형성한다.
이때, 상기 등방성식각공정은 산소와 질소가스를 이용한 플라즈마 식각공정으로 실시하되, 상기 유기 저유전층(19)의 식각공정에서는 아르곤이나 헬륨과 같은 비활성가스를 이용하여 실시함으로써 플라즈마의 안정성을 향상시킬 수 있다.
여기서, 상기 등방성식각공정 대신 비등방성식각공정으로 조건을 조절하여 언더컷을 형성할 수도 있다.
한편, 상기 감광막패턴(23)은 상기 상기 유기 저유전층(19)의 플라즈마 식각공정시 제거되며, 남아 있는 경우 별도의 식각공정으로 제거할 수 있다. (도 1b)
그 다음, 상기 제1콘택홀(50)을 매립하는 폴리실리콘을 전체표면상부에 형성하고 이를 상기 유기 저유전층(19)이 노출될때까지 식각하여 상기 제1콘택홀(50)보다 넓은 마진을 확보할 수 있는 콘택패드(27)를 형성한다.
이때, 상기 폴리실리콘은 도핑이 용이하도록 인슈트 공정으로 실시할 수도 있다.
그리고, 상기 유기 저유전층(19)이 노출될때까지 상기 제2마스크산화막(21)과 그 상부에 증착된 콘택패드용 폴리실리콘을 평탄화식각하여 상기 반도체기판(11)의 예정된 영역에 접속되는 콘택패드(27)를 형성한다.
이때, 상기 평탄화식각공정은 CMP 공정이나 에치백공정으로 실시한다.
그 다음, 전체표면상부에 층간절연막(29)을 형성하고 이를 평탄화시킨다.
그 다음, 상기 콘택마스크를 이용한 사진식각공정으로 상기 층간절연막(29)을 식각하여 상기 콘택패드(27)를 노출시키는 제2콘택홀(60)을 형성한다.
그리고, 제2콘택홀(60)에 형성되는 폴리머는 드라이 플라즈마를 이용하여 제거한다. (도 1c)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 자기정렬적인 콘택 형성방법은, 유기 저유전층을 이용하여 용이하게 콘택패드를 형성하고 후속공정으로 콘택공정을 실시함으로써 반도체기판의 손상을 최소화시키며 용이하게 콘택공정을 실시할 수 있도록 하여 반도체소자의 생산성을 향상시킬 수 있는 효과가 있다.
Claims (6)
- 반도체기판 상에 제1마스크산화막과 절연막 스페이서가 구비되는 게이트전극을 형성하는 공정과,전체표면상부에 유기 저유전층을 형성하는 공정과,상기 유기 저유전층 상부에 제2마스크산화막을 형성하는 공정과,상기 반도체기판의 예정된 영역을 노출시키는 콘택마스크를 이용하여 상기 제2마스크산화막과 유기 저유전층을 플라즈마식각해 콘택홀을 형성하되, 상기 제2마스크산화막 하부로 언더컷을 형성하는 공정과,상기 언더컷을 매립하는 콘택패드용 폴리실리콘을 전체표면상부에 형성하는 공정과,상기 유기 저유전층을 노출시키는 평탄화식각공정으로 콘택패드를 형성하는 공정과,상기 유기 저유전층을 제거하고 상기 콘택패드의 예정된 영역을 노출시키는 층간절연막을 형성하는 공정을 포함하는 반도체소자의 자기정렬적인 콘택 형성방법.
- 제 1 항에 있어서,상기 플라즈마 식각공정은 상기 제2마스크산화막의 식각공정시 산소가스와 질소가스로 형성된 플라즈마를 이용하여 실시하고 상기 유기 저유전층의 식각공정시 아르곤이나 헬륨과 같은 불활성가스를 사용하여 실시하는 것을 특징으로 하는 반도체소자의 자기정렬적인 콘택 형성방법.
- 제 1 항 또는 제 2 항 중 어느 한 항에 있어서,상기 유기 저유전층의 식각공정은 등방성식각공정으로 실시하는 것을 특징으로하는 반도체소자의 자기정렬적인 콘택 형성방법.
- 제 3 항에 있어서,상기 유기 저유전층의 식각공정시 식각조건을 조절하여 상기 언더컷의 깊이를 조절하여 후속 콘택공정의 콘택마진을 조절하는 것을 특징으로하는 반도체소자의 자기정렬적인 콘택 형성방법.
- 제 1 항에 있어서,상기 유기 저유전층의 식각공정시 식각조건을 조절하여 상기 언더컷의 깊이를 조절하여 후속 콘택공정의 콘택마진을 조절하는 것을 특징으로하는 반도체소자의 자기정렬적인 콘택 형성방법.
- 제 1 항에 있어서,상기 평탄화식각공정은 CMP 공정이나 에치백 공정으로 실시하는 것을 특징으로하는 반도체소자의 자기정렬적인 콘택 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0048291A KR100403328B1 (ko) | 1999-11-03 | 1999-11-03 | 반도체소자의 자기정렬적인 콘택 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0048291A KR100403328B1 (ko) | 1999-11-03 | 1999-11-03 | 반도체소자의 자기정렬적인 콘택 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010045126A true KR20010045126A (ko) | 2001-06-05 |
| KR100403328B1 KR100403328B1 (ko) | 2003-10-30 |
Family
ID=19618275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1999-0048291A KR100403328B1 (ko) | 1999-11-03 | 1999-11-03 | 반도체소자의 자기정렬적인 콘택 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100403328B1 (ko) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100366617B1 (ko) * | 2000-03-13 | 2003-01-09 | 삼성전자 주식회사 | 자기 정렬 콘택홀 제조 방법 |
| KR100447325B1 (ko) * | 2002-12-13 | 2004-09-07 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성 방법 |
| KR100450671B1 (ko) * | 2002-02-26 | 2004-10-01 | 삼성전자주식회사 | 스토리지 노드 콘택플러그를 갖는 반도체 소자의 제조방법 |
| KR100484894B1 (ko) * | 2002-09-09 | 2005-04-22 | 동부아남반도체 주식회사 | 반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각방법 |
| KR20050091954A (ko) * | 2004-03-13 | 2005-09-16 | 주식회사 하이닉스반도체 | 반도체 소자의 컨택 형성방법 |
| US9293576B2 (en) | 2014-03-05 | 2016-03-22 | International Business Machines Corporation | Semiconductor device with low-k gate cap and self-aligned contact |
| US9368572B1 (en) | 2015-11-21 | 2016-06-14 | International Business Machines Corporation | Vertical transistor with air-gap spacer |
| US9443982B1 (en) | 2016-02-08 | 2016-09-13 | International Business Machines Corporation | Vertical transistor with air gap spacers |
| CN113707663A (zh) * | 2021-08-26 | 2021-11-26 | 长江存储科技有限责任公司 | 半导体结构、三维存储器及其制备方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104617093B (zh) * | 2013-11-05 | 2018-02-16 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3020257B2 (ja) * | 1989-09-13 | 2000-03-15 | 沖電気工業株式会社 | 半導体記憶装置の製造方法 |
| JPH05283643A (ja) * | 1992-03-31 | 1993-10-29 | Sanyo Electric Co Ltd | 半導体素子の製造方法 |
| US6140705A (en) * | 1995-01-03 | 2000-10-31 | Texas Instruments Incorporated | Self-aligned contact through a conducting layer |
| KR980005533A (ko) * | 1996-06-27 | 1998-03-30 | 김주용 | 텅스텐을 이용한 자기정렬 콘택 형성방법 |
| KR980005622A (ko) * | 1996-06-29 | 1998-03-30 | 김주용 | 반도체 소자의 콘택홀 형성방법 |
| KR100265359B1 (ko) * | 1997-06-30 | 2000-10-02 | 김영환 | 반도체메모리소자의전하저장전극형성방법 |
-
1999
- 1999-11-03 KR KR10-1999-0048291A patent/KR100403328B1/ko not_active IP Right Cessation
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100366617B1 (ko) * | 2000-03-13 | 2003-01-09 | 삼성전자 주식회사 | 자기 정렬 콘택홀 제조 방법 |
| KR100450671B1 (ko) * | 2002-02-26 | 2004-10-01 | 삼성전자주식회사 | 스토리지 노드 콘택플러그를 갖는 반도체 소자의 제조방법 |
| KR100484894B1 (ko) * | 2002-09-09 | 2005-04-22 | 동부아남반도체 주식회사 | 반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각방법 |
| KR100447325B1 (ko) * | 2002-12-13 | 2004-09-07 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성 방법 |
| KR20050091954A (ko) * | 2004-03-13 | 2005-09-16 | 주식회사 하이닉스반도체 | 반도체 소자의 컨택 형성방법 |
| US10084050B2 (en) | 2014-03-05 | 2018-09-25 | International Business Machines Corporation | Semiconductor device with low-K gate cap and self-aligned contact |
| US9293576B2 (en) | 2014-03-05 | 2016-03-22 | International Business Machines Corporation | Semiconductor device with low-k gate cap and self-aligned contact |
| US9368572B1 (en) | 2015-11-21 | 2016-06-14 | International Business Machines Corporation | Vertical transistor with air-gap spacer |
| US9691850B2 (en) | 2015-11-21 | 2017-06-27 | International Business Machines Corporation | Vertical transistor with air-gap spacer |
| US9698245B2 (en) | 2015-11-21 | 2017-07-04 | International Business Machines Corporation | Vertical transistor with air-gap spacer |
| US10256302B2 (en) | 2015-11-21 | 2019-04-09 | International Business Machines Corporation | Vertical transistor with air-gap spacer |
| US9443982B1 (en) | 2016-02-08 | 2016-09-13 | International Business Machines Corporation | Vertical transistor with air gap spacers |
| CN113707663A (zh) * | 2021-08-26 | 2021-11-26 | 长江存储科技有限责任公司 | 半导体结构、三维存储器及其制备方法 |
| CN113707663B (zh) * | 2021-08-26 | 2024-04-05 | 长江存储科技有限责任公司 | 半导体结构、三维存储器及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100403328B1 (ko) | 2003-10-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6362073B2 (en) | Method for forming semiconductor device having low parasite capacitance using air gap and self-aligned contact plug | |
| KR100403328B1 (ko) | 반도체소자의 자기정렬적인 콘택 형성방법 | |
| KR100497609B1 (ko) | 실리콘 질화막 식각방법 | |
| KR100301148B1 (ko) | 반도체 소자의 하드 마스크 형성방법 | |
| KR100431818B1 (ko) | 반도체소자의 자기정렬적인 콘택 형성방법 | |
| KR100345069B1 (ko) | 반도체 소자의 폴리실리콘 플러그 형성방법 | |
| KR100440076B1 (ko) | 반도체소자의 자기정렬적인 콘택 형성방법 | |
| KR20010063867A (ko) | 반도체소자의 자기정렬적인 콘택 형성방법 | |
| KR20000045437A (ko) | 반도체소자의 자기정렬적인 콘택 형성방법 | |
| KR100372770B1 (ko) | 반도체소자의 자기정렬적인 콘택방법 | |
| KR100314151B1 (ko) | 반도체소자의 트랜지스터 형성방법 | |
| KR100367490B1 (ko) | 반도체소자의콘택홀형성방법 | |
| KR100444312B1 (ko) | 반도체소자의미세콘택형성방법 | |
| KR100314810B1 (ko) | 대머신 게이트를 적용한 반도체 소자 제조방법 | |
| KR100213203B1 (ko) | 콘택홀을 가지는 반도체 장치 및 그의 형성방법 | |
| KR19980014993A (ko) | 반도체소자의 콘택홀 형성방법 | |
| KR19990057377A (ko) | 반도체소자의 자기정렬적인 콘택방법 | |
| KR100265010B1 (ko) | 반도체 소자의 콘택 홀 형성 방법 | |
| KR100400298B1 (ko) | 반도체소자의 자기정렬적인 콘택방법 | |
| KR20040008600A (ko) | 반도체 메모리 소자의 콘택홀 형성방법 | |
| KR100275341B1 (ko) | 반도체소자의콘택방법 | |
| KR20010045128A (ko) | 반도체소자의 자기정렬적인 콘택 형성방법 | |
| KR20010003048A (ko) | 반도체 소자의 콘택 형성방법 | |
| KR20010063862A (ko) | 반도체소자의 도전배선 형성방법 | |
| KR20040002228A (ko) | 반도체소자의 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100920 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |