KR100484894B1 - 반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각방법 - Google Patents

반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각방법 Download PDF

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Abstract

본 발명은 반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각 기술에 관한 것으로, 제어 게이트와 부유 게이트가 중복 증착되는 반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각 방법에 있어서, 0 내지 10sccm의 비율로 HeO2(이산화헬륨)를 공급하거나 또는 0 내지 5sccm의 비율로 O2를 공급하는 단계와, 0 내지 50sccm의 비율로 N2를 공급하는 단계와, 2 내지 30% 범위내에서 소스 전력과 바이어스 전력의 비를 조절하는 단계를 포함한다. 본 발명에 의하면, 최종 식각시 존재할 수 있는 잔류 산화물의 발생을 사전 제거하므로써, 반도체 수율을 높이는 효과가 있다.

Description

반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각 방법{METHOD FOR ETCHING A CONTROL GATE IN A SEMICONDUCTOR FLASH MEMORY MANUFACTURING PROCEDURE}
본 발명은 반도체 플래시 메모리 제조 기술에 관한 것으로, 특히, 제어 게이트와 부유 게이트가 중복 증착되는 경우에 잔류 산화물을 제거하는데 적합한 반도체 플래시 메모리 제조에 있어서 제어 게이트 식각 방법에 관한 것이다.
통상, 제어 게이트와 부유 게이트가 중복으로 증착되면, 그 영역의 폴리실리콘의 두께도 두배로 형성된다.
즉, 도 1a에 나타난 바와 같이, 부유 게이트(30) 상에 부유 게이트(30)의 형성 두께(h)와 거의 동일하게 제어 게이트(30)가 형성되는 경우에는, 전체 폴리실리콘의 두께가 2h로 된다.
일반적으로 폴리실리콘의 식각시 그 측벽에는 폴리머가 형성되어 폴리실리콘의 프로파일이 수직적인 구조가 되도록 하는데, 이러한 폴리머의 형성으로 폴리실리콘의 두께가 두 배가 되는 부분의 폴리실리콘 식각시 최종 엔드포인트(end-point)를 이용하여 식각을 정지시킬 때까지도 측벽 영역에 형성된 폴리머가 잔류하게 된다.
즉, 도 1b에 도시한 바와 같이, 일반적인 식각 시간을 적용하여 폴리실리콘을 식각하게 되면 가장 측벽 영역에 콘(corn) 형태의 잔류 산화물(60)이 발생되고, 이러한 잔류 산화물(60)은 후속 공정에서도 제거가 되지 않아 전체 공정에서의 결함으로 남게되어 최종 반도체 수율을 저하시키는 결과를 초래하게 된다.
또한, 기준 시간의 두 배의 식각 시간을 적용시키면 오버에칭되어 기판이 손상될 수 있다는 문제가 발생된다.
이러한 문제를 해결하기 위한 종래의 일환으로, 폴리실리콘의 식각 비율보다 높은 식각율을 갖는 플루오르(Fluorine) 계열의 식각 재료를 적용하여 식각을 수행하였다.그러나, 이 경우에도 산화물의 기판 손상을 유발시키거나, 충분치 못한 식각 시간으로 인해 산화물이 여전히 잔류할 수 있는 근본적인 문제는 해결하지 못하고 있는 실정이다.
본 발명은 상술한 문제를 해결하기 위해 안출한 것으로, HeO2(이산화헬륨) 또는 O2와 N2의 공급비와, 소스 전력 및 바이어스 전력의 공급비를 조절하여 식각하므로써 초기에 형성되는 측벽 폴리머를 제거하도록 한 반도체 플래시 메모리 제조에 있어서 제어 게이트 식각 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위하여 본 발명은, 제어 게이트와 부유 게이트가 중복 증착되는 반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각 방법에 있어서, 0 내지 10sccm의 HeO2 또는 0 내지 5sccm의 O2와, 0 내지 50sccm의 N2를 공급하며, 소스 전력과 바이어스 전력의 비를 2 내지 30%로 조절한 상태에서 상기 부유 게이트 상부에 중복 증착되는 상기 부유 게이트 형성용 폴리실리콘을 식각하는 것을 특징으로 하는 반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각 과정의 흐름도이다.
먼저, 단계(S200)에서는 HeO2의 공급 비율을 제 1 설정 비율, 예컨대, 0 내지 10sccm의 비율로 설정한다.
또는, 단계(S202)에서는 O2의 공급 비율을 제 2 설정 비율, 예컨대, 0 내지 5sccm의 비율로 설정한다.
단계(S204)에서는 N2의 공급 비율을 제 3 설정 비율, 예컨대, 0 내지 50sccm의 비율로 설정한다.
끝으로, 단계(S206)에서는 소스 전력과 바이어스 전력을 제 4 설정 비율, 예컨대, 2 내지 30%의 범위내의 비율로 설정한다.이와 같이 HeO2 또는 O2의 공급비와, N2의 공급비를 조절하며, 소스 전력과 바이어스 전력의 비를 설정한 조건으로 부유 게이트 상부에 중복 적층되는 제어 게이트용 폴리실리콘을 식각하면, 초기 형성되는 측벽 폴리머를 제거할 수 있어 제어 게이트용 폴리실리콘의 식각 완료 이후 종래와 같이 측벽에 형성되는 콘 형태의 잔류 산화물을 효과적으로 제거할 수 있다.
이때, 기본적인 폴리실리콘의 식각 용액으로서, HBr과 Cl2 또는 CF4 등이 첨가될 수 있으며, 이러한 사실은 본 발명의 기술 분야에서 통상의 지식을 가진 자는 용이하게 알 수 있을 것이다.
따라서, 본 발명은 최종 식각시 존재할 수 있는 잔류 산화물의 발생을 사전 제거하므로써, 반도체 수율을 높이는 효과가 있다.
이상, 본 발명을 실시예에 근거하여 구체적으로 설명하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 후술하는 특허청구범위내에서 여러 가지 변형이 가능한 것은 물론이다.
도 1a 및 도 1b는 종래의 반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각시의 공정 단면도,
도 2는 본 발명의 바람직한 실시예에 따른 반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각 과정의 흐름도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 실리콘 기판 20 : 부유 게이트
30 : ONO막 40 : 제어 게이트
50 : 포토레지스트 60 : 잔류 산화물

Claims (2)

  1. 제어 게이트와 부유 게이트가 중복 증착되는 반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각 방법에 있어서,
    0 내지 10sccm의 HeO2 또는 0 내지 5sccm의 O2와, 0 내지 50sccm의 N2를 공급하며,
    소스 전력과 바이어스 전력의 비를 2 내지 30%로 조절한 상태에서 상기 부유 게이트 상부에 중복 증착되는 상기 부유 게이트 형성용 폴리실리콘을 식각하는 것을 특징으로 하는 반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각 방법
  2. 삭제
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