KR100451669B1 - 반도체 플래시 메모리 셀 제조 방법 - Google Patents

반도체 플래시 메모리 셀 제조 방법 Download PDF

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Abstract

반도체 플래시 메모리 셀 제조 방법을 개시한다.
본 발명에 따른 반도체 플래시 메모리 셀 제조 방법은, 실리콘 기판상에 터널링 산화막을 증착하고, 플래시 셀 영역의 부유 게이트를 형성하는 제 1 단계와; 로직 셀 영역에 있는 폴리실리콘의 수직 영역을 식각할 수 있는 패턴을 형성하는 제 2 단계와; 제 2 단계에서 형성된 폴리실리콘 패턴에 슬로프(slope)를 형성하는 제 3 단계와; 플래시 셀 영역에 터널링 ONO막을 증착하고, 로직 셀 영역의 ONO와 폴리실리콘을 제거하기 위한 패터닝 및 식각 공정을 실시하는 제 4 단계와; 제 4 단계에서 형성된 층상의 로직 셀 영역에 터널링 산화막을 증착한 후, 제어 게이트와 로직 게이트로 사용될 폴리실리콘을 증착하는 제 5 단계와; 제어 게이트 및 로직 게이트용 폴리실리콘을 패터닝 및 식각하는 제 6 단계를 포함한다.
따라서, 본 발명은, 로직 영역의 형성을 위해 ONO막과 폴리실리콘의 제거시 후속 공정에 치명적인 결함으로 작용될 수 있는 측벽 잔류 ONO의 형성을 근본적으로 예방함으로써 디바이스 성능을 향상시키고 궁극적으로 안정된 디바이스 동작으로 반도체 수율을 향상시키는 효과가 있다.

Description

반도체 플래시 메모리 셀 제조 방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR FLASH MEMORY CELL}
본 발명은 반도체 플래시 메모리 셀 제조 기술에 관한 것으로, 특히, 플래시 셀 영역과 로직 셀 영역의 경계 영역에서 발생하는 ONO 잔류물을 제거하는데 적합한 반도체 플래시 메모리 셀 제조 방법에 관한 것이다.
도 1a 내지 도 1c는 일반적인 반도체 플래시 메모리 셀 제조 과정을 설명하기 위한 도면으로서, 플래시 셀 영역과 로직 셀 영역이 동일한 칩내에 형성되는 경우의 공정 과정이다.
먼저, 도 1a에서 실리콘 기판(1)상에 터널링 산화막(2),(6)을 증착하고, 플래시 셀 영역의 부유 게이트(3)를 형성한 후, 플래시 영역의 터널링 ONO막(4) 증착시킨다.
그런 다음, 도 1b에서는, 제어 게이트 형성을 위한 폴리실리콘을 증착하기 전에 로직 셀 영역에 있는 ONO막(4)과 폴리실리콘(3)을 제거하기 위한 패터닝 과정을 수행한다.
그리고, 도 1c에서는 로직 영역의 터널링 산화막(6)을 형성한 후, 제어 게이트/로직 게이트용 폴리실리콘(7)을 증착시키고, 제어 게이트를 형성하기 위한 패터닝 및 식각 공정을 실시한다. 이후의 공정은 일반적인 로직 공정과 동일하게 진행된다.
이때, 도 1b에서의 로직 셀 영역의 ONO막(4)과 폴리실리콘(3) 제거 과정에서, 폴리실리콘(3)의 측면에 ONO막(4)이 증착되므로 ONO막(4)과 폴리실리콘(3)의 제거시 충분한 측면 식각을 구현할 수 없어 ONO막(4)이 잔류하게 된다.
즉, 종래의 반도체 플래시 메모리 셀 제조 기술에 있어서는, 플래시 셀 영역과 로직 셀 영역의 경계 영역에 폴리 잔류물 또는 산화물/질화물의 잔류물이 발생될 수 있는 바, 후속 공정에서 결함을 초래하여 전체 공정 수율을 감소시킬 수 있는 문제가 있었다.
본 발명은 상술한 문제를 해결하기 위해 안출한 것으로, 로직 영역의 폴리실리콘의 프로파일(profile)을 변화시킴으로써 ONO의 수직성을 낮추어 측벽 식각을 용이하게 함으로써 잔류 ONO가 형성되지 않도록 한 반도체 플래시 메모리 셀 제조 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위하여 본 발명은, 플래시 셀 영역과 로직 셀 영역이 동일한 칩내에 형성되는 반도체 플래시 메모리 셀 제조 방법에 있어서, 실리콘 기판상에 터널링 산화막을 증착하고, 플래시 셀 영역의 부유 게이트용 폴리실리콘을 형성하는 제 1 단계와; 로직 셀 영역에 있는 폴리실리콘의 수직 영역을 식각할 수 있는 패턴을 형성하는 제 2 단계와; 제 2 단계에서 형성된 폴리실리콘 패턴에 슬로프를 형성하는 제 3 단계와; 플래시 셀 영역에 터널링 ONO막을 증착하고, 로직 셀 영역의 ONO와 폴리실리콘을 제거하기 위한 패터닝 및 식각 공정을 실시하는 제 4 단계와; 제 4 단계에서 형성된 층상의 로직 셀 영역에 터널링 산화막을 증착한 후, 제어 게이트와 로직 게이트로 사용될 폴리실리콘을 증착하는 제 5 단계와; 제어 게이트 및 로직 게이트용 폴리실리콘을 패터닝 및 식각하는 제 6 단계를 포함하는 것을 특징으로 하는 반도체 플래시 메모리 셀 제조 방법을 제공한다.
도 1a 내지 도 1c는 통상적인 반도체 플래시 메모리 셀 제조 과정의 공정 단면도,
도 2a 내지 도 2c는 본 발명의 바람직한 실시예에 따른 반도체 플래시 메모리 셀 제조 과정의 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판 2, 6 : 터널링 산화막
3, 7 : 폴리실리콘 4 : ONO막
5 : 포토레지스트
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
설명에 앞서, 본 발명의 핵심 기술 요지는, 반도체 플래시 셀의 ONO막의 증착 전에 새로이 로직 셀 영역에 있는 폴리실리콘의 수직 영역을 식각할 수 있는 패턴을 형성하고, 이후 HBr과 HeO2또는 O2가스를 이용하여 슬로프(slope)가 없는 폴리실리콘을 형성한 후 패턴 및 식각 공정을 수행하여 ONO막과 폴리실리콘을 제거함으로써, ONO 증착전에 폴리실리콘의 수직성을 감소시켜 측벽 식각의 불완전성을 제거하고 ONO 잔류물을 제거한다는 것으로, 이러한 기술 사상으로부터 본 발명에서 목적으로 하는 바를 용이하게 구현할 수 있을 것이다.
도 2a 내지 도 2c는 본 발명의 바람직한 실시예에 따른 반도체 플래시 메모리 셀 제조 과정의 공정 단면도이다.
먼저, 도 2a에 도시한 바와 같이, 실리콘 기판(1)상에 터널링 산화막(2)을 증착하고, 플래시 셀 영역의 부유 게이트(3)를 형성한다.
그리고, 플래시 터널링 ONO 증착을 실시하기 전에 포토레지스트(5)를 이용하여 새로이 로직 셀 영역에 있는 폴리실리콘의 수직 영역을 식각할 수 있는 패턴을 형성한다.
그런 다음, 도 2b에서는, 도 2a에서 형성된 폴리실리콘 패턴을 예를 들어, HBr과 HeO2또는 O2등의 가스를 이용하여 슬로프 식각을 수행한다. 이러한 슬로프 식각 과정은, 폴리실리콘의 슬로프의 크기를 조절하여 패턴의 마진(margin)을 확보하고, ONO 식각시 잔류물을 제거하기 위한 것으로서, 본 발명의 주요 특징 중 하나이다.
이후, 플래시 셀의 터널링 ONO막(4)을 증착하고, 제어 게이트 형성을 위한 폴리실리콘을 증착하기 전에 로직 셀 영역의 ONO와 폴리실리콘을 제거하기 위한 패터닝 및 식각 공정을 실시한다. 이때의 ONO막(4)은 스무드(smooth)한 형태로 증착되어 있으므로 기존 공정에서 문제로 존재하는 잔류 ONO가 형성되지 않으므로 후속 공정에서 야기될 수 있는 결함 문제를 제거할 수 있다.
한편, 도 2c에서는, 도 2b에서 형성된 층상에 로직 영역의 터널링 산화막(6)을 증착한 후, 제어 게이트와 로직 게이트로 사용될 폴리실리콘(7)을 증착한다.
그리고, 이 제어 게이트 및 로직 게이트용 폴리실리콘(7)을 패터닝 및 식각한다.
이후의 공정은 일반적인 로직 공정과 동일하게 진행된다.
이상, 본 발명을 실시예에 근거하여 구체적으로 설명하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 그 요지를 벗어나지 않는 범위내에서 여러 가지 변형이 가능한 것은 물론이다.
따라서, 본 발명은 로직 영역의 형성을 위해 ONO막과 폴리실리콘의 제거시 후속 공정에 치명적인 결함으로 작용될 수 있는 측벽 잔류 ONO의 형성을 근본적으로 예방함으로써 디바이스 성능을 향상시키고 궁극적으로 안정된 디바이스 동작으로 반도체 수율을 향상시키는 효과가 있다.

Claims (3)

  1. 플래시 셀 영역과 로직 셀 영역이 동일한 칩내에 형성되는 반도체 플래시 메모리 셀 제조 방법에 있어서,
    실리콘 기판상에 터널링 산화막을 증착하고, 플래시 셀 영역의 부유 게이트용 폴리실리콘을 형성하는 제 1 단계와;
    상기 로직 셀 영역에 있는 폴리실리콘의 수직 영역을 식각할 수 있는 패턴을 형성하는 제 2 단계와;
    상기 제 2 단계에서 형성된 폴리실리콘 패턴에 슬로프(slope)를 형성하는 제 3 단계와;
    상기 플래시 셀 영역에 터널링 ONO막을 증착하고, 상기 로직 셀 영역의 ONO와 상기 폴리실리콘을 제거하기 위한 패터닝 및 식각 공정을 실시하는 제 4 단계와;
    상기 제 4 단계에서 형성된 층상의 상기 로직 셀 영역에 터널링 산화막을 증착한 후, 제어 게이트와 로직 게이트로 사용될 폴리실리콘을 증착하는 제 5 단계와;
    상기 제어 게이트 및 로직 게이트용 폴리실리콘을 패터닝 및 식각하는 제 6 단계를 포함하는 것을 특징으로 하는 반도체 플래시 메모리 셀 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 3 단계는,
    HBr과 HeO2또는 O2중 적어도 하나의 가스를 이용하여 구현되는 것을 특징으로 하는 반도체 플래시 메모리 셀 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 3 단계는, 상기 폴리실리콘의 슬로프의 크기를 조절하여 패턴의 마진(margin)을 확보하고, ONO 식각시 잔류물을 제거하기 위한 단계인 것을 특징으로 하는 반도체 플래시 메모리 셀 제조 방법.
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