KR100490299B1 - 플래시 메모리 소자의 제조 방법 - Google Patents

플래시 메모리 소자의 제조 방법 Download PDF

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KR100490299B1 KR10-2003-0043790A KR20030043790A KR100490299B1 KR 100490299 B1 KR100490299 B1 KR 100490299B1 KR 20030043790 A KR20030043790 A KR 20030043790A KR 100490299 B1 KR100490299 B1 KR 100490299B1
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

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  • Drying Of Semiconductors (AREA)
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Abstract

본 발명은 플래시 메모리 소자 제조 방법에 관한 것으로, 플로팅 게이트용 마스크를 사용한 식각 공정시 플로팅 게이트용 폴리실리콘층의 상단 모서리 부분이 뾰족하게 형성되어 그 부분에 전기장이 집중되고, 이로 인한 전하 손실을 방지하기 위하여, 플로팅 게이트용 마스크를 사용한 플로팅 게이트용 폴리실리콘층 식각 공정시 폴리실리콘층 상에 패드 질화막을 형성하고, 패드 질화막을 패터닝할 때 CHF3/CF4 가스를 사용한 과도 식각을 통해 패드 질화막의 식각 측벽에 일정 두께의 폴리머층을 형성하거나, 패드 질화막 패터닝 후에 HBr 가스만으로 폴리실리콘층 식각을 통해 패드 질화막의 식각 측벽에 일정 두께의 폴리머층을 형성하므로, 폴리머층으로 플로팅 게이트용 폴리실리콘층의 상단 모서리 부분을 라운딩하게 할 수 있어 소자의 리텐션 특성을 향상시킬 수 있다.

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing flash memory device}
본 발명은 플래시 메모리 소자 제조 방법에 관한 것으로, 특히 플로팅 게이트의 상단 모서리(top corner) 부분을 라운딩(rounding)지게 하여 소자의 리텐션(retention) 특성을 향상시킬 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 플래쉬 메모리 소자에서, 플로팅 게이트 형성 공정은 소자의 디자인 룰(design rule)이 작아짐에 따라 중요한 공정 중의 하나로 부각되고 있다. 즉, 플로팅 게이트 형성 공정은 브릿지(bridge) 현상을 고려해야 하고, 중첩 마진(overlay margin) 부족으로 인한 액티브 영역의 손상(active attack)을 고려해야 하고, 소자 구동에 필요한 최소한의 커플링 비(coupling ratio)를 확보하기 위한 노력이 필요하는 등 소자의 크기 및 특성을 결정짓는 공정(critical process) 중의 하나이다. 또한, 패턴 형상(pattern profile)에 있어 플로팅 게이트의 상단 모서리 부분이 첨점 형상(profile)을 이룰 경우 소자 동작시 전기장이 이 부분에 집중되어 플로팅 게이트의 전하 손실(charge loss)의 원인이 되고 있다.
도 1a 내지 도 1d는 종래 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(11)에 소자 격리막(12)을 형성하여 액티브 영역(active region)을 정의(define)하고, 액티브 영역의 반도체 기판(11) 상에 게이트 산화막(13)을 형성한다. 게이트 산화막(13)을 포함한 전체 구조상에 폴리실리콘층(14) 및 유기 버텀 반사방지막(organic B-ARC film; 15)을 형성한다. 플로팅 게이트용 마스크를 이용한 포토리소그라피(photolithography) 공정으로 유기 버텀 반사방지막(15) 상에 포토레지스트 패턴(16)을 형성한다.
도 1b를 참조하면, 포토레지스트 패턴(16)을 식각 마스크로 한 식각 공정으로 유기 버텀 반사방지막(15) 및 폴리실리콘층(14)을 패터닝한다.
도 1c를 참조하면, 포토레지스트 패턴(16) 및 반사방지막(15)을 제거하고, 패터닝된 폴리실리콘층(14)의 표면을 따라 유전체막(17)을 형성한다.
도 1d를 참조하면, 유전체막(17)을 포함한 전체 구조 상부에 컨트롤 게이트용 도전층(18) 및 하드 마스크층(hard mask layer; 19)을 형성하고, 컨트롤 게이트용 마스크를 이용한 식각 공정을 통해 하드 마스크층(19) 및 도전층(18)을 식각하여 컨트롤 게이트(18)를 형성하고, 계속해서 유전체막(17) 및 패터닝된 폴리실리콘층(14)의 노출된 부분을 식각하여 플로팅 게이트(14)를 형성한다.
상기한 공정 단계중 포토레지스트 패턴(16)을 식각 마스크로 한 식각 공정으로 패터닝된 폴리실리콘층(14)은 그 상단 모서리 부분이 첨점 형상(profile)으로 형성되는데, 이 첨점 형상은 후속 유전체막(17) 형성 공정을 거치면서도 제거되지 않는다. 이로 인하여 플로팅 게이트(14)의 상단 모서리 부분은 뾰족한 상태로 존재하게 되고, 소자 동작시 전기장이 이 부분에 집중되어 플로팅 게이트(14)의 전하 손실(charge loss)의 원인이 된다. 플로팅 게이트(14)의 전하 손실은 결국 소자의 리텐션 특성을 악화시켜 소자의 신뢰성을 저하시키는 문제가 있다.
따라서, 본 발명은 플로팅 게이트의 상단 모서리 부분을 둥글게 하여 소자의 리텐션 특성을 향상시킬 수 있는 플래시 메모리 소자의 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 게이트 산화막 및 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층 상에 패드 질화막을 형성하는 단계; 포토레지스트 패턴을 식각 마스크로 한 주 식각 공정으로 상기 패드 질화막을 패터닝하고, 이어서 상기 폴리실리콘층의 노출된 부분이 일정 두께 식각되도록 과도 식각 공정을 실시하여 상기 패드 질화막의 식각 측벽에 폴리머층을 형성하는 단계; 상기 포토레지스트 패턴 및 상기 폴리머층을 식각 마스크로 한 식각 공정으로 상기 폴리실리콘층을 패터닝 하고, 상기 패터닝된 폴리실리콘층의 상단 모서리는 상기 폴리머층에 의해 라운딩된 형상을 갖는 단계; 상기 포토레지스트 패턴 및 상기 폴리머층을 제거하는 단계; 상기 패터닝된 패드 질화막을 제거하는 단계; 상기 패터닝된 폴리실리콘층의 표면을 따라 유전체막을 형성하는 단계; 및 상기 유전체막 상에 컨트롤 게이트용 도전층 및 하드 마스크층을 형성한 후, 식각 공정을 통해 컨트롤 게이트 및 플로팅 게이트를 형성하는 단계를 포함한다.
상기에서, 폴리머층은 상기 패드 질화막의 과도 식각 공정 동안 폴리실리콘이 CHF3/CF4 가스와 반응하여 폴리머가 생성되고, 생성되는 폴리머는 상기 패드 질화막의 식각 측벽에 증착되어 형성된다.
또한, 이러한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 게이트 산화막 및 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층 상에 패드 질화막을 형성하는 단계; 포토레지스트 패턴을 식각 마스크로 상기 패드 질화막을 패터닝하는 단계; 상기 포토레지스트 패턴을 식각 마스크로 한 제 1 폴리실리콘 식각 공정으로 상기 폴리실리콘층을 일정 두께 식각하여 상기 패드 질화막의 식각 측벽에 폴리머층을 형성하는 단계; 상기 포토레지스트 패턴 및 상기 폴리머층을 식각 마스크로 한 제 2 폴리실리콘 식각 공정으로 상기 폴리실리콘층을 패터닝하고, 상기 패터닝된 폴리실리콘층의 상단 모서리는 상기 폴리머층에 의해 라운딩된 형상을 갖는 단계; 상기 포토레지스트 패턴 및 상기 폴리머층을 제거하는 단계; 상기 패터닝된 패드 질화막을 제거하는 단계; 상기 패터닝된 폴리실리콘층의 표면을 따라 유전체막을 형성하는 단계; 및 상기 유전체막 상에 컨트롤 게이트용 도전층 및 하드 마스크층을 형성한 후, 식각 공정을 통해 컨트롤 게이트 및 플로팅 게이트를 형성하는 단계를 포함한다.
상기에서, 상기 폴리머층은 상기 제 1 폴리실리콘 식각 공정시 HBr 가스를 사용함에 의해 폴리머가 생성되고, 생성되는 폴리머는 상기 패드 질화막의 식각 측벽에 증착되어 형성된다.
제 2 폴리실리콘 식각 공정은 식각 가스로 Cl2, Cl2/O2, Cl2/N 2, HBr/O2, HBr/Cl2, HBr/Cl2/O2가스를 이용하여 상기 폴리실리콘층을 패터닝한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2g는 본 발명의 제 1 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(21)에 소자 격리막(22)을 형성하여 액티브 영역(active region)을 정의(define)하고, 액티브 영역의 반도체 기판(21) 상에 게이트 산화막(23)을 형성한다. 게이트 산화막(23)을 포함한 전체 구조상에 폴리실리콘층(24), 패드 질화막(200) 및 유기 버텀-반사방지막(organic B-ARC film; 25)을 형성한다. 플로팅 게이트용 마스크를 이용한 포토리소그라피(photolithography) 공정으로 유기 버텀-반사방지막(25) 상에 포토레지스트 패턴(26)을 형성한다.
상기에서, 폴리실리콘층(24)은 도프트 폴리실리콘, 언도프트 폴리실리콘, 도프트 아몰포스실리콘 또는 언도프트 아몰포스실리콘을 사용하여 형성한다. 패드 질화막(200)은 100 ~ 1000 Å의 두께로 형성한다. 유기 버텀-반사방지막(25)은 형성하지 않아도 무방하지만, 포토레지스트 패턴(26)의 양호한 패턴 형상(pattern profile)을 얻기위해 본 발명의 실시예에서는 적용시키고 있다.
도 2b를 참조하면, 포토레지스트 패턴(26)을 식각 마스크로 한 식각 공정으로 유기 버텀-반사방지막(25) 및 패드 질화막(200)을 패터닝한다. 패드 질화막(200)의 식각 측벽에는 폴리머층(222)이 형성된다.
상기에서, 패드 질화막(200)은 ICP, ECR 또는 RIE 타입 플라즈마 소오스를 사용한 건식 방식으로 주 식각 공정후 과도 식각 공정을 진행하여 패터닝 하는데, 이때 식각 가스로 CHF3/CF4 가스를 사용하며, 주 식각 공정은 폴리실리콘층(24)이 노출되는 시점까지 실시하고, 이후에 실시되는 과도 식각 공정 동안 하부층인 폴리실리콘층(24)이 일부 식각되면서 식각된 폴리실리콘이 CHF3/CF4 가스와 반응하여 폴리머(polymer)가 생성되고, 생성되는 폴리머는 패드 질화막(200)의 식각 측벽에 증착이 이루어져 패드 질화막(200) 측벽에 일정 두께의 폴리머층(222)이 형성된다. 폴리머층(222)의 두께는 과도 식각 공정 시간에 의존한다. 본 발명에서는 과도 식각 공정 시간을 수치적으로 한정하지 않는데, 이는 폴리실리콘층(24)이 노출되는 부분의 면적에 따라 생성되는 폴리머의 량도 변하게 되는등 여러가지 변수에 따라 증착되는 량이 다르며, 디자인 룰에 따라 적절히 조절할 수 있기 때문이다.
도 2c를 참조하면, 포토레지스트 패턴(26) 및 폴리머층(222)을 식각 마스크로 한 식각 공정으로 폴리실리콘층(24)을 패터닝하고, 패터닝된 폴리실리콘층(24)의 상단 모서리 부분은 폴리머층(222)에 의해 라운딩지게 된다. 라운딩의 크기는 폴리머층(222)의 두께에 의존한다.
상기에서, 폴리실리콘층(24)은 ICP, ECR 또는 RIE 타입 플라즈마 소오스를 사용한 건식 방식으로 Cl2, Cl2/O2, Cl2/N2, HBr/O 2, HBr/Cl2, HBr/Cl2/O2가스를 이용하여 패터닝한다.
도 2d를 참조하면, 포토레지스트 패턴(26), 유기 버텀-반사방지막(25) 및 폴리머층(222)을 제거하고, 웨이퍼 클리닝을 실시한다.
도 2e를 참조하면, 패터닝된 패드 질화막(200)을 제거하여, 패터닝된 폴리실리콘층(24)을 노출시킨다.
상기에서, 패터닝된 패드 질화막(200)은 건식 또는 습식 방식의 식각 공정 모두가 가능하며, 건식 식각 공정을 적용할 경우 하부층인 폴리실리콘층(24)의 식각 손상을 최소화 하기 위하여 CHF3 가스나 CHF3/CF4 가스를 베이스(base)로 사용하고, 습식 식각 공정을 적용할 경우 가열된(hot) 인산 용액을 사용하여 제거한다. 건식 식각 장비로는 ICP, ECR 또는 RIE 타입을 사용한다.
도 2f를 참조하면, 패터닝된 폴리실리콘층(24)을 포함한 전체 구조 상부를 따라 유전체막(27)을 형성한다.
도 2g를 참조하면, 유전체막(27)을 포함한 전체 구조 상부에 컨트롤 게이트용 도전층(28) 및 하드 마스크층(hard mask layer; 29)을 형성하고, 컨트롤 게이트용 마스크를 이용한 식각 공정을 통해 하드 마스크층(29) 및 도전층(28)을 식각하여 컨트롤 게이트(28)를 형성하고, 계속해서 유전체막(27) 및 패터닝된 폴리실리콘층(24)의 노출된 부분을 식각하여 플로팅 게이트(24)를 형성한다.
도 3a 내지 도 3g는 본 발명의 제 2 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 3a를 참조하면, 반도체 기판(31)에 소자 격리막(32)을 형성하여 액티브 영역(active region)을 정의(define)하고, 액티브 영역의 반도체 기판(31) 상에 게이트 산화막(33)을 형성한다. 게이트 산화막(33)을 포함한 전체 구조상에 폴리실리콘층(34), 패드 질화막(300) 및 유기 버텀-반사방지막(organic B-ARC film; 35)을 형성한다. 플로팅 게이트용 마스크를 이용한 포토리소그라피(photolithography) 공정으로 유기 버텀-반사방지막(35) 상에 포토레지스트 패턴(36)을 형성한다. 포토레지스트 패턴(36)을 식각 마스크로 한 식각 공정으로 유기 버텀-반사방지막(35) 및 패드 질화막(300)을 패터닝한다.
상기에서, 폴리실리콘층(34)은 도프트 폴리실리콘, 언도프트 폴리실리콘, 도프트 아몰포스실리콘 또는 언도프트 아몰포스실리콘을 사용하여 형성한다. 패드 질화막(300)은 100 ~ 1000 Å의 두께로 형성한다. 유기 버텀-반사방지막(35)은 형성하지 않아도 무방하지만, 포토레지스트 패턴(36)의 양호한 패턴 형상(pattern profile)을 얻기위해 본 발명의 실시예에서는 적용시키고 있다. 패드 질화막(300)은 ICP, ECR 또는 RIE 타입 플라즈마 소오스를 사용한 건식 방식으로 CHF3/CF4 가스를 사용하여 패터닝 한다.
도 3b를 참조하면, 포토레지스트 패턴(36)을 식각 마스크로 한 제 1 폴리실리콘 식각 공정으로 HBr 가스만을 사용하여 폴리실리콘층(34)의 노출된 부분을 일정 두께 식각하고, 이때 발생되는 폴리머가 패드 질화막(300)의 식각 측벽에 증착되어 일정 두께의 폴리머층(333)이 형성된다.
상기에서, 폴리머층(222)의 두께는 HBr 가스를 사용하는 제 1 폴리실리콘 식각 공정의 조건 예를 들어, 시간, 전력, 압력 등에 의존된다. 본 발명에서는 제 1 폴리실리콘 식각 공정 조건을 수치적으로 한정하지 않는데, 이는 여러 조건들의 다양한 조합에 따라 생성되는 폴리머의 량도 변하게 되는등 여러가지 변수가 따라 증착되는 량이 다르며, 디자인 룰에 따라 적절히 조절할 수 있기 때문이다.
도 3c를 참조하면, 포토레지스트 패턴(36) 및 폴리머층(333)을 식각 마스크로 한 제 2 폴리실리콘 식각 공정으로 폴리실리콘층(34)을 패터닝하고, 패터닝된 폴리실리콘층(34)의 상단 모서리 부분은 폴리머층(333)에 의해 라운딩지게 된다. 라운딩의 크기는 폴리머층(333)의 두께에 의존한다.
상기에서, 제 2 폴리실리콘 식각 공정은 ICP, ECR 또는 RIE 타입 플라즈마 소오스를 사용한 건식 방식으로 Cl2, Cl2/O2, Cl2/N2, HBr/O2, HBr/Cl2, HBr/Cl2/O2가스를 이용하여 실시한다.
도3d를 참조하면, 포토레지스트 패턴(36), 유기 버텀-반사방지막(35) 및 상기 폴리머층(333)을 제거하고, 웨이퍼 클리닝을 실시한다.
도 3e를 참조하면, 패터닝된 패드 질화막(300)을 제거하여, 패터닝된 폴리실리콘층(34)을 노출시킨다.
상기에서, 패터닝된 패드 질화막(300)은 건식 또는 습식 방식의 식각 공정 모두가 가능하며, 건식 식각 공정을 적용할 경우 하부층인 폴리실리콘층(34)의 식각 손상을 최소화 하기 위하여 CHF3 가스나 CHF3/CF4 가스를 베이스(base)로 사용하고, 습식 식각 공정을 적용할 경우 가열된(hot) 인산 용액을 사용하여 제거한다. 건식 식각 장비로는 ICP, ECR 또는 RIE 타입을 사용한다.
도 3f를 참조하면, 패터닝된 폴리실리콘층(34)을 포함한 전체 구조 상부를 따라 유전체막(37)을 형성한다.
도 3g를 참조하면, 유전체막(37)을 포함한 전체 구조 상부에 컨트롤 게이트용 도전층(38) 및 하드 마스크층(hard mask layer; 39)을 형성하고, 컨트롤 게이트용 마스크를 이용한 식각 공정을 통해 하드 마스크층(39) 및 도전층(38)을 식각하여 컨트롤 게이트(38)를 형성하고, 계속해서 유전체막(37) 및 패터닝된 폴리실리콘층(34)의 노출된 부분을 식각하여 플로팅 게이트(34)를 형성한다.
상술한 바와 같이, 본 발명은 플로팅 게이트용 마스크를 사용한 플로팅 게이트용 폴리실리콘층 식각 공정시 폴리실리콘층 상에 패드 질화막을 형성하고, 패드 질화막을 패터닝할 때 CHF3/CF4 가스를 사용한 과도 식각을 통해 패드 질화막의 식각 측벽에 일정 두께의 폴리머층을 형성하거나, 패드 질화막 패터닝 후에 HBr 가스만으로 폴리실리콘층 식각을 통해 패드 질화막의 식각 측벽에 일정 두께의 폴리머층을 형성하므로, 폴리머층으로 플로팅 게이트용 폴리실리콘층의 상단 모서리 부분을 라운딩지게 하므로, 플로팅 게이트의 전하 손실의 원인이 제거되어 소자의 리텐션 특성 저하를 방지할 수 있다.
도 1a 내지 도 1d는 종래 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2g는 본 발명의 제 1 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 3a 내지 도 3g는 본 발명의 제 2 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21, 31: 반도체 기판 12, 22, 32: 소자 격리막
13, 23, 33: 게이트 산화막 14, 24, 34: 폴리실리콘층(플로팅게이트)
15, 25, 35: 유기 버텀 반사방지막 16, 26, 36: 포토레지스트 패턴
17, 27, 37: 유전체막 18, 28, 38: 도전층(컨트롤 게이트)
19, 29, 39: 하드 마스크층 200, 300: 패드 질화막
222, 333: 폴리머층

Claims (14)

  1. 반도체 기판 상에 게이트 산화막 및 폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층 상에 패드 질화막을 형성하는 단계;
    포토레지스트 패턴을 식각 마스크로 한 주 식각 공정으로 상기 패드 질화막을 패터닝하고, 이어서 상기 폴리실리콘층의 노출된 부분이 일정 두께 식각되도록 과도 식각 공정을 실시하여 상기 패드 질화막의 식각 측벽에 폴리머층을 형성하는 단계;
    상기 포토레지스트 패턴 및 상기 폴리머층을 식각 마스크로 한 식각 공정으로 상기 폴리실리콘층을 패터닝 하고, 상기 패터닝된 폴리실리콘층의 상단 모서리는 상기 폴리머층에 의해 라운딩된 형상을 갖는 단계;
    상기 포토레지스트 패턴 및 상기 폴리머층을 제거하는 단계;
    상기 패터닝된 패드 질화막을 제거하는 단계;
    상기 패터닝된 폴리실리콘층의 표면을 따라 유전체막을 형성하는 단계; 및
    상기 유전체막 상에 컨트롤 게이트용 도전층 및 하드 마스크층을 형성한 후, 식각 공정을 통해 컨트롤 게이트 및 플로팅 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 패드 질화막과 상기 포토레지스트 패턴 사이에 유기 버텀-반사방지막을 형성하는 단계를 추가하는 플래시 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 패드 질화막은 100 ~ 1000 Å의 두께로 형성하는 플래시 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 패드 질화막은 식각 가스로 CHF3/CF4 가스를 사용하여 주 식각 공정 및 과도 식각 공정으로 패터닝 하는 플래시 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 폴리머층은 상기 패드 질화막의 과도 식각 공정 동안 폴리실리콘이 CHF3/CF4 가스와 반응하여 폴리머가 생성되고, 생성되는 폴리머는 상기 패드 질화막의 식각 측벽에 증착되어 형성되는 플래시 메모리 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 폴리실리콘층은 식각 가스로 Cl2, Cl2/O2, Cl2/N2 , HBr/O2, HBr/Cl2, HBr/Cl2/O2가스를 이용하여 패터닝 하는 플래시 메모리 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 패터닝된 패드 질화막은 CHF3 가스나 CHF3/CF4 가스를 베이스로 사용한 건식 식각 공정이나, 가열된(hot) 인산 용액을 사용한 습식 식각 공정으로 제거하는 플래시 메모리 소자의 제조 방법.
  8. 반도체 기판 상에 게이트 산화막 및 폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층 상에 패드 질화막을 형성하는 단계;
    포토레지스트 패턴을 식각 마스크로 상기 패드 질화막을 패터닝하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 한 제 1 폴리실리콘 식각 공정으로 상기 폴리실리콘층을 일정 두께 식각하여 상기 패드 질화막의 식각 측벽에 폴리머층을 형성하는 단계;
    상기 포토레지스트 패턴 및 상기 폴리머층을 식각 마스크로 한 제 2 폴리실리콘 식각 공정으로 상기 폴리실리콘층을 패터닝하고, 상기 패터닝된 폴리실리콘층의 상단 모서리는 상기 폴리머층에 의해 라운딩된 형상을 갖는 단계;
    상기 포토레지스트 패턴 및 상기 폴리머층을 제거하는 단계;
    상기 패터닝된 패드 질화막을 제거하는 단계;
    상기 패터닝된 폴리실리콘층의 표면을 따라 유전체막을 형성하는 단계; 및
    상기 유전체막 상에 컨트롤 게이트용 도전층 및 하드 마스크층을 형성한 후, 식각 공정을 통해 컨트롤 게이트 및 플로팅 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 패드 질화막과 상기 포토레지스트 패턴 사이에 유기 버텀-반사방지막을 형성하는 단계를 추가하는 플래시 메모리 소자의 제조 방법.
  10. 제 8 항에 있어서,
    상기 패드 질화막은 100 ~ 1000 Å의 두께로 형성하는 플래시 메모리 소자의 제조 방법.
  11. 제 8 항에 있어서,
    상기 패드 질화막은 식각 가스로 CHF3/CF4 가스를 사용하여 패터닝 하는 플래시 메모리 소자의 제조 방법.
  12. 제 8 항에 있어서,
    상기 폴리머층은 상기 제 1 폴리실리콘 식각 공정시 HBr 가스를 사용함에 의해 폴리머가 생성되고, 생성되는 폴리머는 상기 패드 질화막의 식각 측벽에 증착되어 형성되는 플래시 메모리 소자의 제조 방법.
  13. 제 8 항에 있어서,
    상기 제 2 폴리실리콘 식각 공정은 식각 가스로 Cl2, Cl2/O2, Cl2 /N2, HBr/O2, HBr/Cl2, HBr/Cl2/O2가스를 이용하여 상기 폴리실리콘층을 패터닝 하는 플래시 메모리 소자의 제조 방법.
  14. 제 8 항에 있어서,
    상기 패터닝된 패드 질화막은 CHF3 가스나 CHF3/CF4 가스를 베이스로 사용한 건식 식각 공정이나, 가열된(hot) 인산 용액을 사용한 습식 식각 공정으로 제거하는 플래시 메모리 소자의 제조 방법.
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