KR100489519B1 - 반도체 소자의 컨트롤 게이트 식각 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 컨트롤 게이트 식각 제조방법에 관한 것으로, 실리콘 기판(Si-Substrate) 상에 FG 폴리를 형성하고 CG 폴리를 증착한 상태에서, 배럴 리액터(barrel reactor) 장비를 이용하여 등방성(isotropic)한 식각을 진행하여 홀 내에 있는 CG 폴리 측벽 에리어까지 식각을 진행하여 네이티브 산화물까지 제거한다. 이후, 네이티브 산화물이 제거된 상태에서, 식각(etch)을 진행하여 콘(cone) 형태의 폴리 잔재가 남아있지 않도록 진행한다. 따라서, 기존 공정 과정에서 발생되는 콘 형태의 폴리 잔재 생성을 방지할 수 있어 반도체 소자 산출(yield) 향상에 크게 기여할 수 있는 효과가 있다.

Description

반도체 소자의 컨트롤 게이트 식각 제조방법{METHOD FOR MANUFACTURING CONTROL GATE ETCH IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 컨트롤 게이트(Control Gate : CG) 식각 제조방법에 관한 것으로, 플래시 메모리의 컨트롤 게이트 형성 공정에서 폴리 네이티브 산화물이 충분히 제거되지 않아 발생되는 콘 형태의 폴리 잔재 생성을 배럴 리액터(barrel reactor) 장비를 이용하여 제거할 수 있도록 하는 제조 방법에 관한 것이다.
통상적으로, 기존 식각 장비를 이용하여 CG 식각을 수행하면, 플로팅 게이트(Floating Gate, FG)와 CG가 중복으로 증착(deposition)되어 있는 영역(area)에서의 폴리 두께가 두배가 되는 현상이 발생된다.
즉, 폴리 두께가 두배가 될 때까지 식각을 진행하면, 식각 잔재가 남게되고, 이 잔재를 제거하기 위해서도 두배의 시간이 필요하지만, 서브 데미지(sub-damage)를 가하게 됨에 따라 레서피(recipe) 상에서 제어해야 한다.
그리고, 폴리 식각 비율(poly etch rate)이 좋은 플루오르(fluorine) 계열의 에천트(etchant)를 이용하여 식각하는 데에 한계가 있어 결국 선택도(selectivity)가 좋은 염소(Chlorine)나 브롬(Bromine) 계열의 에천트(etchant)를 사용한다. 이때, 폴리 네이티브 산화물(ploy native oxide)이 충분히 제거되지 않아 결국에는 폴리 잔재가 남게되어 공정 과정에서의 디바이스에 심각한 영향을 초래하게 된다.
보다 상세하게 설명하면, 도 1a 내지 도 1d의 플래시 셀 제조 공정을 도시한 도면으로서, 도 1a를 참조하면, 실리콘 기판(Si-Substrate)(10) 상에 CG 폴리(30) 식각을 수행하기 이전의 단면도이며, 도 1b는 폴리 식각에서 네이티브 산화물을 제거하기 위한 스텝(step)으로, FG 폴리에 기인한 단차에 의해 CG 폴리 증착 후 형성된 홀 영역에서 네이티브 산화물이 비 제거된 형태이다.
다음으로, 도 1c는 폴리 식각 엔드포인트를 검출하였을 때, 폴리 두께(thickness)에 의해 FG 폴리(20) 측벽 영역에 폴리가 잔재(S1)하는 형태이며, 도 1d는 폴리 오버 식각(40)에 의해 남아있는 측벽 잔재를 제거하기 위한 도면으로, 측벽 잔재에 존재하는 네이티브 산화물에 의해 측벽 잔재의 괴측 영역에서 콘(cone) 형태의 폴리 잔재(S2)가 도 4에 도시된 바와 같이 남게되어 디펙트(defect)로 작용하게 되는 문제점이 있다.
여기서, 폴리 잔재는 FG에 기인한 단차에 의해 CG 폴리 증착시 형성되는 폴리 두께 차이에 의해 발생되며, 네이티브 산화물 제거 스텝인 폴리 브레이크 쓰로우 스텝(poly breakthrough step)이 충분치 않아 발생된다.
따라서, 본 발명은 상술한 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 배럴 리액터(barrel reactor) 장비를 이용하여 FG 폴리 상부에 증착된 CG 폴리의 홀 측벽에 위치한 네이티브 산화물을 제거하여 콘 형태의 폴리 잔재 생성을 방지할 수 있도록 하는 반도체 소자의 컨트롤 게이트 식각 제조방법을 제공함에 있다.
이러한 목적을 달성하기 위한 본 발명에서 반도체 소자의 컨트롤 게이트 식각 제조방법은 실리콘 기판(Si-Substrate) 상에 FG 폴리를 형성하는 단계와, FG 폴리가 형성된 기판 상부에 CG 폴리를 증착한 후 배럴 리액터(barrel reactor) 장비를 이용하여 네이티브 산화물을 제거하는 단계와, 네이티브 산화물이 제거된 상태에서, 식각(etch)을 진행하여 콘(cone) 형태의 폴리 잔재가 남아있지 않도록 CG 폴리를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 구성 및 동작에 대하여 상세히 설명한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 컨트롤 게이트 식각 제조방법에 대하여 도시한 도면이다.
즉, 도 2a를 참조하면, 실리콘 기판(Si-Substrate)(10) 상에 CG 폴리(30) 식각을 수행하기 이전에 FG 폴리(20)를 형성한다. 이때, 일반적으로 FG 폴리(20) 상부에 유전막(미도시)이 형성된다.
이후, 도 2b에 도시된 바와 같이, FG 폴리(20)가 형성된 상태에서, 플래쉬 메모리 형성을 위한 CG 폴리를 증착한 후, 도 3에 도시된 배럴 리액터(barrel reactor) 장비의 기본 구성도 및 기존 원리를 이용하여 네이티브 산화물(S3)을 제거한다. 즉, CG 폴리(30) 형성을 위한 마스크 패턴(40)을 형성한 후 등방성(isotropic) 식각을 진행하여 CG 폴리(30) 증착시 형성된 홀 내에 있는 측벽의 CG 폴리(30)까지 식각이 진행되므로 네이티브 산화물(S3)까지 제거 가능한 것이다.
따라서, 도 2c에 도시된 바와 같이, CG 폴리(30) 형성을 위한 식각(etch)을 진행하면, 네이티브 산화물(S3)이 존재하지 않아 도 5에 도시된 바와 같이 콘(cone) 형태의 폴리 잔재가 남아있지 않게 진행된다.
상기와 같이 설명한 본 발명은 배럴 리액터(barrel reactor) 장비를 이용하여 홀 측벽에 위치한 네이티브 산화물을 제거함으로써, 기존 공정 과정에서 발생되는 콘 형태의 폴리 잔재 생성을 방지할 수 있어 반도체 소자 산출(yield) 향상에 크게 기여할 수 있는 효과가 있다.
도 1a 내지 도 1d는 종래 플래시 셀 제조 공정에서의 컨트롤 게이트 폴리 증착 공정 과정에 대하여 도시한 도면이고,
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 컨트롤 게이트 식각 제조 공정 과정에 대하여 도시한 도면이며,
도 3은 본 발명에 따른 배럴 리액터(barrel reactor) 장비의 기본 구성도 및 기존 원리를 보여주는 단면도이며,
도 4는 종래 플래시 셀 제조 공정에서 잔재하는 콘(cone) 형태의 폴리 잔재를 도시한 도면이며,
도 5는 본 발명에 따른 반도체 소자의 컨트롤 게이트 식각 제조 공정 과정에 따라 기존 콘(cone) 형태의 폴리 잔재가 없어진 도면이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 실리콘 기판(Si-Substrate) 20 : FG 폴리
30 : CG 폴리 40 : 폴리 오버 식각
S1 : 폴리 잔재 S2 : 콘(cone) 형태의 폴리 잔재
S3 : 네이티브 산화물

Claims (2)

  1. 플래시 셀 제조 공정에서의 컨트롤 게이트 식각 방법에 있어서,
    실리콘 기판(Si-Substrate) 상에 FG 폴리를 형성하는 단계와,
    상기 FG 폴리가 형성된 상기 기판 상부에 CG 폴리를 증착한 후 배럴 리액터(barrel reactor) 장비를 이용하여 네이티브 산화물을 제거하는 단계와,
    상기 네이티브 산화물이 제거된 상태에서, 식각(etch)을 진행하여 콘(cone) 형태의 폴리 잔재가 남아있지 않도록 CG 폴리를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 컨트롤 게이트 식각 제조방법.
  2. 제 1 항에 있어서,
    상기 네이티브 산화물 제거는, 등방성(isotropic) 식각을 진행하여 홀 내에 있는 상기 CG 폴리 측벽 에리어까지 식각을 진행하여 상기 네이티브 산화물까지 제거 가능한 것을 특징으로 하는 반도체 소자의 컨트롤 게이트 식각 제조방법.
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* Cited by examiner, † Cited by third party
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KR900012334A (ko) * 1989-01-20 1990-08-03 후지쓰 가부시끼가이샤 두개의 반도체층 사이에 삽입된 절연체를 갖는 반도체장치의 제조방법
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