KR20040022595A - 반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각방법 - Google Patents

반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각방법 Download PDF

Info

Publication number
KR20040022595A
KR20040022595A KR1020020054201A KR20020054201A KR20040022595A KR 20040022595 A KR20040022595 A KR 20040022595A KR 1020020054201 A KR1020020054201 A KR 1020020054201A KR 20020054201 A KR20020054201 A KR 20020054201A KR 20040022595 A KR20040022595 A KR 20040022595A
Authority
KR
South Korea
Prior art keywords
control gate
etching
flash memory
semiconductor flash
ratio
Prior art date
Application number
KR1020020054201A
Other languages
English (en)
Other versions
KR100484894B1 (ko
Inventor
서영훈
Original Assignee
아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아남반도체 주식회사 filed Critical 아남반도체 주식회사
Priority to KR10-2002-0054201A priority Critical patent/KR100484894B1/ko
Publication of KR20040022595A publication Critical patent/KR20040022595A/ko
Application granted granted Critical
Publication of KR100484894B1 publication Critical patent/KR100484894B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각 방법을 개시한다.
즉, 본 발명은, 제어 게이트와 부유 게이트가 중복 증착되는 반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각 방법에 있어서, 0 내지 10sccm의 비율로 HeO2(이산화헬륨)를 공급하는 단계와; 0 내지 5sccm의 비율로 O2를 공급하는 단계와; 0 내지 50sccm의 비율로 N2를 공급하는 단계와; 2 내지 30% 범위내에서 소스 전력과 바이어스 전력의 비를 조절하는 단계를 포함한다.
따라서, 본 발명은, 최종 식각시 존재할 수 있는 잔류 산화물의 발생을 사전 제거하므로써, 반도체 수율을 높이는 효과가 있다.

Description

반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각 방법{METHOD FOR ETCHING A CONTROL GATE IN A SEMICONDUCTOR FLASH MEMORY MANUFACTURING PROCEDURE}
본 발명은 반도체 플래시 메모리 제조 기술에 관한 것으로, 특히, 제어 게이트와 부유 게이트가 중복 증착되는 경우에 잔류 산화물을 제거하는데 적합한 반도체 플래시 메모리 제조에 있어서 제어 게이트 식각 방법에 관한 것이다.
통상, 제어 게이트와 부유 게이트가 중복으로 증착되면, 그 영역의 폴리실리콘의 두께도 두배로 형성된다.
즉, 도 1a에 나타난 바와 같이, 부유 게이트(30) 상에 부유 게이트(30)의 형성 두께(h)와 거의 동일하게 제어 게이트(30)가 형성되는 경우에는, 전체 폴리실리콘의 두께가 2h로 된다.
일반적으로 폴리실리콘의 식각시 그 측벽에는 폴리머가 형성되어 폴리실리콘의 프로파일이 수직적인 구조가 되도록 하는데, 이러한 폴리머의 형성으로 폴리실리콘의 두께가 두 배가 되는 부분의 폴리실리콘 식각시 최종 엔드포인트(end-point)를 이용하여 식각을 정지할 때까지도 측벽 영역에 형성된 폴리머가 잔류하게 된다.
즉, 도 1b에 도시한 바와 같이, 일반적인 식각 시간을 적용하여 폴리실리콘을 식각하게 되면 가장 측벽 영역에 콘(corn) 형태의 잔류 산화물(60)이 발생되고, 이러한 잔류 산화물(60)은 후속 공정에서도 제거가 되지 않아 전체 공정에서의 결함으로 남게되어 최종 반도체 수율을 저하시키는 결과를 초래하게 된다.
또한, 기준 시간의 두 배의 식각 시간을 적용시키면 오버에칭되어 기판이 손상될 수 있다는 문제가 발생된다.
이러한 문제를 해결하기 위한 종래의 일환으로, 폴리실리콘의 식각 비율보다 높은 식각율을 갖는 플루오르(Fluorine) 계열의 식각 재료를 적용하여 식각을 수행하였는데, 이 경우에도, 산화물의 기판 손상을 유발시키거나, 충분치 못한 식각 시간으로 인해 산화물이 여전히 잔류할 수 있는 근본적인 문제점을 지니고 있었다.
본 발명은 상술한 문제를 해결하기 위해 안출한 것으로, HeO2(이산화헬륨) 또는 O2, N2의 공급비와, 소스 전력 및 바이어스 전력의 공급비를 조절하여 식각하므로써 초기에 형성되는 측벽 폴리머를 제거하도록 한 반도체 플래시 메모리 제조에 있어서 제어 게이트 식각 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위하여 본 발명은, 제어 게이트와 부유 게이트가 중복 증착되는 반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각 방법에 있어서, 제 1 설정 범위로 HeO2를 공급하는 단계와; 제 2 설정 범위로 O2를 공급하는 단계와; 제 3 설정 범위로 N2를 공급하는 단계와; 제 4 설정 범위내에서 소스 전력과 바이어스 전력의 비를 조절하는 단계를 포함하는 것을 특징으로 하는 반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각 방법을 제공한다.
도 1a 및 도 1b는 종래의 반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각시의 공정 단면도,
도 2는 본 발명의 바람직한 실시예에 따른 반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각 과정의 흐름도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 실리콘 기판 20 : 부유 게이트
30 : ONO막 40 : 제어 게이트
50 : 포토레지스트 60 : 잔류 산화물
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각 과정의 흐름도이다.
먼저, 단계(S200)에서는 HeO2의 공급 비율을 제 1 설정 비율, 예컨대, 0 내지 10sccm의 비율로 설정한다.
그리고, 단계(S202)에서는 O2의 공급 비율을 제 2 설정 비율, 예컨대, 0 내지 5sccm의 비율로 설정한다.
단계(S204)에서는 N2의 공급 비율을 제 3 설정 비율, 예컨대, 0 내지 50sccm의 비율로 설정한다.
끝으로, 단계(S206)에서는 소스 전력과 바이어스 전력을 제 4 설정 비율, 예컨대, 2 내지 30%의 범위내의 비율로 설정한다.
이때, 기본적인 폴리실리콘의 식각 용액으로서, HBr과 Cl2또는 CF4등이 첨가될 수 있으며, 이러한 사실은 본 발명의 기술 분야에서 통상의 지식을 가진 자는 용이하게 알 수 있을 것이다.
따라서, 본 발명은 최종 식각시 존재할 수 있는 잔류 산화물의 발생을 사전 제거하므로써, 반도체 수율을 높이는 효과가 있다.
이상, 본 발명을 실시예에 근거하여 구체적으로 설명하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 후술하는 특허청구범위내에서 여러 가지 변형이 가능한 것은 물론이다.

Claims (2)

  1. 제어 게이트와 부유 게이트가 중복 증착되는 반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각 방법에 있어서,
    제 1 설정 범위로 HeO2를 공급하는 단계와;
    제 2 설정 범위로 O2를 공급하는 단계와;
    제 3 설정 범위로 N2를 공급하는 단계와;
    제 4 설정 범위내에서 소스 전력과 바이어스 전력의 비를 조절하는 단계를 포함하는 것을 특징으로 하는 반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각 방법.
  2. 제 1 항에 있어서,
    상기 제 1 설정 범위는 0 내지 10sccm, 상기 제 2 설정 범위는 0 내지 5sccm, 상기 제 3 설정 범위는 0 내지 50sccm, 상기 제 4 설정 범위는 2 내지 30%인 것을 특징으로 하는 반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각 방법.
KR10-2002-0054201A 2002-09-09 2002-09-09 반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각방법 KR100484894B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0054201A KR100484894B1 (ko) 2002-09-09 2002-09-09 반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0054201A KR100484894B1 (ko) 2002-09-09 2002-09-09 반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각방법

Publications (2)

Publication Number Publication Date
KR20040022595A true KR20040022595A (ko) 2004-03-16
KR100484894B1 KR100484894B1 (ko) 2005-04-22

Family

ID=37326332

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0054201A KR100484894B1 (ko) 2002-09-09 2002-09-09 반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각방법

Country Status (1)

Country Link
KR (1) KR100484894B1 (ko)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3264326B2 (ja) * 1999-03-17 2002-03-11 日本電気株式会社 半導体装置の製造方法
KR100403328B1 (ko) * 1999-11-03 2003-10-30 주식회사 하이닉스반도체 반도체소자의 자기정렬적인 콘택 형성방법
KR100361206B1 (ko) * 1999-12-29 2002-11-18 주식회사 하이닉스반도체 플래쉬 메모리 소자의 콘트롤 게이트 형성방법
KR20020096469A (ko) * 2001-06-20 2002-12-31 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제어게이트 형성방법

Also Published As

Publication number Publication date
KR100484894B1 (ko) 2005-04-22

Similar Documents

Publication Publication Date Title
US5698072A (en) Dry etching method
CN102184852A (zh) 双掺杂多晶硅刻蚀方法
US6921723B1 (en) Etching method having high silicon-to-photoresist selectivity
KR100876170B1 (ko) 반도체 장치 제조 방법
KR100484894B1 (ko) 반도체 플래시 메모리 제조 공정에서의 제어 게이트 식각방법
US6197698B1 (en) Method for etching a poly-silicon layer of a semiconductor wafer
US20060257791A1 (en) Method for forming conductive line of semiconductor device
US7468298B2 (en) Method of manufacturing flash memory device
KR20060120977A (ko) 플래시 메모리 소자의 제조방법
CN107706107B (zh) 一种消除湿法刻蚀金属硅化物阻挡层底切缺陷的工艺方法
US9881795B2 (en) Method of fabricating semiconductors
US6989331B2 (en) Hard mask removal
KR100571629B1 (ko) 반도체 소자 제조 방법
US20080102617A1 (en) Method of Fabricating Flash Memory Device
US20070004105A1 (en) Method for fabricating semiconductor device
US7268086B2 (en) Method for reducing critical dimension and semiconductor etching method
CN107665856B (zh) 用于形成接触孔的方法与等离子体刻蚀方法
KR100404480B1 (ko) 반도체 소자의 제조방법
KR100451669B1 (ko) 반도체 플래시 메모리 셀 제조 방법
KR100479969B1 (ko) 반도체 플래시 메모리 소자 제조 방법
KR100632565B1 (ko) 반도체소자의 퓨즈박스 형성방법
JP2007150239A (ja) フラッシュメモリ素子のゲート形成方法
KR100303357B1 (ko) 반도체 소자의 제조방법
KR20060104034A (ko) 리세스채널을 갖는 반도체소자의 제조 방법
KR20050002079A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100323

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee