KR100484879B1 - 반도체 플래시 셀의 부유 게이트 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 플래시 셀의 부유 게이트 형성 기술, 특히 캡 식각시 슬로프(sloped) 산화막 식각 공정을 이용하여 캡과 캡(cap to cap)간의 스페이스 마진(space margin)을 확보하고, 산화막의 두께 및 각도 조절에 의해 CD(Critical Dimension)의 변화를 조절하여 마지널(marginal)한 부유 게이트(Floating Gate)를 형성하는 기술에 관한 것이다. 즉, 본 발명은, 산화막이 형성된 반도체 기판을 마련하는 단계와, 반도체 기판 상에 부유 게이트용 폴리 실리콘을 형성하는 단계와, 폴리 실리콘 상에 하드마스크용 질화막과 산화막을 순차 적층하는 단계와, 슬로프 식각 공정에 의해 산화막을 조절된 슬로프 각도로 식각하는 단계와, 슬로프 식각된 산화막을 마스크로 질화막을 식각하는 단계와, 산화막을 제거한 후 질화막을 마스크로 폴리 실리콘을 식각하여 슬로프 각도에 의해 조절된 CD를 갖는 부유 게이트를 형성하는 단계를 포함한다. 본 발명에 의하면, 슬로프 산화막 식각에 의해 부유 게이트가 터널링 없이 수직적인 프로파일을 갖도록 하여 캡 스페이스가 줄어듦에 따른 깊이의 불균일성으로 발생하는 터널 산화막 끝부분의 특성 열화나 전하 손실을 억제할 수 있다.

Description

반도체 플래시 셀의 부유 게이트 형성 방법{METHOD FOR FORMING A FLOATING GATE IN A SEMICONDUCTOR FLASH CELL}
본 발명은 반도체 플래시(flash) 셀 제조 기술에 관한 것으로, 특히, 터널 산화막 끝부분(tunnel oxide edge)의 특성이 열화되거나 전하가 손실되는 현상을 억제하는데 적합한 반도체 플래시 셀의 부유 게이트(floating gate) 형성 방법에 관한 것이다.
반도체 디자인 룰(Design rule)의 감소로 인해 부유 게이트의 형성시 캡과 캡(cap to cap)간의 스페이스(space)를 반드시 줄여야 할 필요가 있는데, 스페이스 감소에 따른 패턴 공정의 한계 상황을 보상하기 위하여 종래에는 부유 게이트의 식각시 측벽(sidewall)을 이용한 스페이스 마진(space margin)을 확보하는 방법을 사용하였다.
이하에서는 이러한 측벽을 이용한 종래의 전형적인 부유 게이트 형성 기술에 대해 설명하기로 한다.
도 1은 종래의 플래시 셀의 제조 공정 평면도를 나타낸 것이며, 도 2a 내지 도 2d는 종래 플래시 셀의 제조 공정 순서도를 나타낸 것이다.
먼저, 도 2a에서, 부유 게이트로 사용되는 폴리 실리콘(3) 상에 산화막(4)과 질화막(5)을 형성한 후 부유 게이트 캡 1 패턴을 형성한다.
캡 1 패턴을 형성한 후 도시 생략된 엔드포인트(endpoint) 장비를 이용하여 질화막(5)과 산화막(4)을 식각한다.
이후, 도 2b에서는, 측벽 질화막(Sidewall Nitride)(7)을 증착한 후, 이 질화막(7)을 식각하는 공정을 실시한다.
도 2c에서는, 다시 부유 게이트 캡 2 패턴을 형성하는 공정을 실시한다.
캡 2 패턴을 형성한 후 상술한 엔드포인트 장비를 이용하여 질화막(5)과 산화막(4)을 식각한다.
이러한 결과를 나타내는 평면도는 도 2c의 하부에 도시된다.
끝으로, 도 2d에서는, 이와 같이 형성된 하드마스크용 질화막(5)을 이용하여 부유 게이트, 즉, 폴리 실리콘(3)을 엔드포인트 장비로 식각한다.
이상과 같은 방법은 캡 스페이스가 0.25㎛정도까지는 측벽 형성 공정을 추가하지 않아도 구현 가능하며, 캡 스페이스가 더 줄어들게 되면 이러한 측벽 형성 공정을 추가하여 구현할 수 있다.
그러나, 앞으로 0.15㎛, 0.13㎛ 등으로 캡 스페이스가 줄어들게 되면, 측벽 식각시 오버 에칭 마진이 줄어들게 되어 다양한 스페이스에서도 균일한 두께의 폴리 실리콘 손실(loss)을 유지할 필요성이 증가하게 되는데, 현재까지의 기술로는 이러한 요구를 만족시키기 어려운 바, 하드마스크용 질화막으로 마진이 있는 공정 진행이 어려워질 수밖에 없다는 문제점이 발생한다.
즉, 종래의 부유 게이트 형성 방법은 측벽 식각시 부유 게이트의 폴리 프로파일(poly profile)에 영향을 주게 되어 그 열화 특성이 더욱 악화될 수 있는 문제점을 가지고 있다.
본 발명은 상술한 요망에 의해 안출한 것으로, 슬로프(sloped) 산화막 식각에 의해 부유 게이트가 터널링 없이 수직적인 프로파일을 갖도록 하여 캡 스페이스가 줄어듦에 따른 깊이의 불균일성으로 발생하는 터널 산화막 끝부분의 특성 열화나 전하 손실을 억제하도록 한 반도체 플래시 셀의 부유 게이트 형성 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위하여 본 발명은, 반도체 플래시 셀의 부유 게이트 형성 방법에 있어서, 산화막이 형성된 반도체 기판을 마련하는 단계와, 상기 반도체 기판 상에 부유 게이트용 폴리 실리콘을 형성하는 단계와, 상기 폴리 실리콘 상에 하드마스크용 질화막과 산화막을 순차 적층하는 단계와, 슬로프 식각 공정에 의해 상기 산화막을 조절된 슬로프 각도로 식각하는 단계와, 상기 슬로프 식각된 산화막을 마스크로 상기 질화막을 식각하는 단계와, 상기 산화막을 제거한 후 상기 질화막을 마스크로 상기 폴리 실리콘을 식각하여 상기 슬로프 각도에 의해 조절된 CD를 갖는 부유 게이트를 형성하는 단계를 포함하는 반도체 플래시 셀의 부유 게이트 형성 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
먼저, 본 발명은 캡 식각시 슬로프 산화막 식각 공정을 이용하여 캡과 캡간의 스페이스 마진을 확보하고, 산화막의 두께 및 각도 조절에 의해 CD의 변화를 조절하여 마지널(marginal)한 부유 게이트를 형성한다는 것으로, 이러한 기술 사상으로부터 본 발명에서 목적으로 하는 바를 용이하게 달성할 수 있을 것이다.
도 3a 내지 도 3d는 본 발명의 바람직한 실시예에 따른 반도체 플래시 셀의 부유 게이트 형성 방법을 설명하기 위한 공정 순서 단면도이다.
먼저, 도 3a에서, 산화막(2)이 형성된 반도체 기판(1) 상부에 부유 게이트로 사용되는 폴리 실리콘(3)을 증착하고, 이 폴리 실리콘(3) 상에 하드마스크용 질화막(4)과 산화막(5)을 형성한 후 부유 게이트 캡 2 패턴(6)을 형성한다.
도 3b에서는, 본 발명에 따라 부유 게이트 캡 2 패턴(6)을 마스크로 드러난 산화막(5)을 슬로프 식각한다. 이때, 슬로프 식각되는 산화막(5)의 슬로프 각도를 조절함으로써 형성하고자 하는 부유 게이트의 CD를 조절한다. 즉, 슬로프 식각되는 산화막(5)의 슬로프 각도를 조절함으로써 드러나는 하부 박막의 CD를 조절한다.
도 3c에서는, 도 3b에서 CD가 조절된 슬로프 식각된 산화막(5)과 부유 게이트 캡 2 패턴(6)을 마스크로 드러난 질화막(4)을 식각한다.
끝으로, 도 3d에서는 부유 게이트 캡 2 패턴(6)과 슬로프 식각된 산화막(5)을 제거하여 CD가 조절된 질화막(4)에 의한 부유 게이트 패턴을 형성한다. 이러한 산화막(5) 제거는 산화막 습식 식각에 의한 제거 방법 또는 CMP에 의한 방법 등에 의해 구현될 수 있으며, 이러한 사실은 본 발명의 기술 분야에서 통상의 지식을 가진 자는 용이하게 알 수 있는 바, 구체적인 설명은 생략하기로 한다.그리고, 슬로프 식각된 산화막(5)에 의해 CD가 조절된 질화막(4)의 부유 게이트 패턴을 마스크로 폴리 실리콘(3)을 식각함으로써 원하는 CD를 가진 부유 게이트를 형성한다.
이상, 본 발명을 실시예에 근거하여 구체적으로 설명하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 그 요지를 벗어나지 않는 범위내에서 여러 가지 변형이 가능한 것은 물론이다.
이상 설명한 바와 같이, 본 발명은 플래시 셀의 디자인 룰이 줄어듦에 따라 0.25㎛, 0.18㎛, 0.10㎛로 점점 줄어드는 캡 대 캡 스페이스의 감소시 발생할 수 있는 불균일한 부유 게이트의 손실을 개선하여 터널 산화막 끝부분의 특성이 열화되는 현상을 방지할 뿐만 아니라 이곳을 통한 전하의 손실을 억제하는 효과가 있다.
도 1은 일반적인 플래시 셀의 평면도,
도 2a 내지 도 2d는 종래의 플래시 셀 제조 공정 순서도,
도 3a 내지 도 3d는 본 발명의 바람직한 실시예에 따른 플래시 셀 제조 공정 순서도.
<도면의 주요 부분에 대한 부호의 설명>
1 : Si 기판 2 : 터널링 산화막
3 : 부유 게이트용 폴리 실리콘 4 : 하드마스크용 질화막
5 : 산화막 6 : 포토레지스트

Claims (2)

  1. 반도체 플래시 셀의 부유 게이트 형성 방법에 있어서,
    산화막이 형성된 반도체 기판을 마련하는 단계와,
    상기 반도체 기판 상에 부유 게이트용 폴리 실리콘을 형성하는 단계와,
    상기 폴리 실리콘 상에 하드마스크용 질화막과 산화막을 순차 적층하는 단계와,
    슬로프 식각 공정에 의해 상기 산화막을 조절된 슬로프 각도로 식각하는 단계와,
    상기 슬로프 식각된 산화막을 마스크로 상기 질화막을 식각하는 단계와,
    상기 산화막을 제거한 후 상기 질화막을 마스크로 상기 폴리 실리콘을 식각하여 상기 슬로프 각도에 의해 조절된 CD를 갖는 부유 게이트를 형성하는 단계
    를 포함하는 반도체 플래시 셀의 부유 게이트 형성 방법.
  2. 제 1 항에 있어서,
    상기 산화막 제거 단계는 산화막 습식 식각 또는 CMP 기법에 의해 구현되는 것을 특징으로 하는 반도체 플래시 셀의 부유 게이트 형성 방법.
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* Cited by examiner, † Cited by third party
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KR970018149A (ko) * 1995-09-26 1997-04-30 김광호 반도체장치의 미세패턴 형성방법
KR19980083001A (ko) * 1997-05-10 1998-12-05 김영환 반도체 소자의 콘택홀 제조방법
JPH11162995A (ja) * 1997-11-28 1999-06-18 Nec Corp ゲート電極の形成方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970018149A (ko) * 1995-09-26 1997-04-30 김광호 반도체장치의 미세패턴 형성방법
KR19980083001A (ko) * 1997-05-10 1998-12-05 김영환 반도체 소자의 콘택홀 제조방법
JPH11162995A (ja) * 1997-11-28 1999-06-18 Nec Corp ゲート電極の形成方法

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