KR20060009419A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR20060009419A
KR20060009419A KR1020040056735A KR20040056735A KR20060009419A KR 20060009419 A KR20060009419 A KR 20060009419A KR 1020040056735 A KR1020040056735 A KR 1020040056735A KR 20040056735 A KR20040056735 A KR 20040056735A KR 20060009419 A KR20060009419 A KR 20060009419A
Authority
KR
South Korea
Prior art keywords
dummy
pattern
polysilicon pattern
polysilicon
device isolation
Prior art date
Application number
KR1020040056735A
Other languages
English (en)
Inventor
김명식
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020040056735A priority Critical patent/KR20060009419A/ko
Publication of KR20060009419A publication Critical patent/KR20060009419A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 균일도를 향상시킴과 아울러, 임계치수 바이어스 변동을 감소킬 수 있는 반도체 소자의 제조 방법을 개시한다. 개시된 본 발명은, 표면 내에 액티브 영역과 더미 액티브 영역을 한정하는 소자분리막 및 더미 소자분리 패턴이 형성됨과 아울러 표면 상에 폴리실리콘 패턴들이 형성된 반도체 기판 상에 상기 폴리실리콘 패턴들을 덮도록 층간절연막을 증착한 후에 화학적기계연마 공정에 따라 상기 층간절연막의 표면을 평탄화시키는 반도체 소자의 제조방법으로서, 상기 폴리실리콘 패턴 형성 영역과 그 이외 영역간의 패턴 밀도 차이에 기인한 잔류 산화막 두께의 변동이 감소되도록 상기 폴리실리콘 패턴 형성시 상기 폴리실리콘 패턴 형성 영역 이외의 영역에 더미 폴리실리콘 패턴을 추가 형성해주는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{method for manufacturing semiconductor device}
도 1a 및 도 1b는 종래의 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도
도 3은 본 발명의 실시예에 따른 더미 폴리실리콘 패턴의 형상 및 배치를 설명하기 위한 평면도.
*도면의 주요 부분에 대한 부호의 설명*
21 : 기판 22 : 소자분리막
22a : 더미 소자분리 패턴 23 : 폴리실리콘 패턴
24 : 층간절연막 33,33a,33b : 더미 폴리실리콘 패턴
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는, 균일도를 향상시킴과 아울러, 임계치수 바이어스 변동을 감소킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
기존에는 LDD 식각 및 층간절연막의 CMP시, 하층의 게이트의 밀도가 큰 영향 을 미치지 않음으로써 더미게이트 패턴을 삽입하지 않은 상태에서 공정을 진행하였다. 그런데, 패턴 디자인룰이 엄격해짐에 따라 패턴밀도 차이가 증가하여 최근에는 LDD식각 및 층간절연막 CMP시 하층의 게이트 밀도에 의해 임계치수 바이어스 차이가 증가하게 되었다.
예컨대, 층간절연막의 평탄화를 위해 CMP 공정을 적용하면, 어느정도 평탄화를 이룰 수는 있으나, 영역들간의 단차를 균일하게 할 수는 없다. 이것은 층간절연막을 형성하기 전에 이미 패턴화된 하부막의 두께 및 밀도차가 발생하고, 이로 인하여 층간 절연막을 증착할 때 단차가 발생하므로, CMP 공정을 진행하면 층간 절연막의 단차는 감소시킬 수 있지만, 영역들간의 단차를 완전히 균일하게 할 수 없음을 의미한다.
또한, 층간 절연막의 단차가 큰 경우에는 CMP 공정시 공정마진도 작아지게 되는 문제점이 있다.
이하에서는, 도 1a 및 도 1b를 참조하여 종래 반도체 소자의 제조방법을 설명하도록 한다.
도 1a을 참조하면, 소자분리막(12) 및 더미 소자분리 패턴(12a)이 형성된 반도체 기판(11) 상에 폴리실리콘 패턴(13)을 형성한다. 그런다음, 상기 폴리실리콘 패턴(13)이 형성된 기판 전면 상에 층간절연막(14)을 증착하고, 1차 타겟(T1)과 2차 타겟(T2)을 설정한 후 차례로 씨엠피한다. 여기서, 1차 타겟 설정은 단차를 제거하기 위한 것이며, 2차 타겟 설정은 잔류 산화막을 원하는 두께만큼 연마하기 위한 것이다.
그러나, 도 1b에 도시된 바와 같이, 게이트 형성영역과 게이트 비형성영역 간의 단차로 인해, 층간절연막 씨엠피후 상기 영역들간에 잔류산화막 두께가 균일하지 못하다. 또한, 영역들간 단차로 인해 LDD 식각시 임계치수 바이어스 변동이 발생하여 소자특성이 저하된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 균일도를 향상시킴과 아울러, 임계치수 바이어스 변동을 감소킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은, 표면 내에 액티브 영역과 더미 액티브 영역을 한정하는 소자분리막 및 더미 소자분리 패턴이 형성됨과 아울러 표면 상에 폴리실리콘 패턴들이 형성된 반도체 기판 상에 상기 폴리실리콘 패턴들을 덮도록 층간절연막을 증착한 후에 화학적기계 연마 공정에 따라 상기 층간절연막의 표면을 평탄화시키는 반도체 소자의 제조방법으로서, 상기 폴리실리콘 패턴 형성 영역과 그 이외 영역간의 패턴 밀도 차이에 기인 한 잔류 산화막 두께의 변동이 감소되도록 상기 폴리실리콘 패턴 형성시 상기 폴리 실리콘 패턴 형성 영역 이외의 영역에 더미 폴리실리콘 패턴을 추가 형성해주는 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 더미 폴리실리콘 패턴은 X-형과 Y-형의 두가지 형태로 형성하며, 상기 더미 폴리실리콘 패턴은 더미 소자분리 패턴과 중첩하지 않도록 형성한 다.
또한, 상기 더미 폴리실리콘 패턴은 사진공정에서의 오버레이 마진을 고려하여 더미 소자분리 패턴과 0.2㎛ 이상 떨어지도록 형성하며, 상기 더미 폴리실리콘 패턴은 상기 더미 폴리실리콘 패턴들간 거리가 폴리실리콘 패턴 밀도가 평균 15∼25％를 만족시키는 거리를 유지하도록 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 폴리실리콘 패턴 형성영역과 그 이외 영역간의 패턴 밀도 차이에 기인한 잔류 산화막 두께의 변동을 감소시키기 위하여, 폴리실리콘 패턴 형성시 폴리실리콘 패턴이 형성되지 않는 영역에 더미 폴리실리콘 패턴을 추가로 형성하는 것이다. 이렇게 하면, 영역들간에 폴리실리콘 패턴에 의한 단차가 줄어들고, 패턴 밀도가 균일해지므로, 이후에 LDD 식각시 임계치수 바이어스 변동을 감소시킬 수 있으며, 층간절연막을 증착하고 이를 씨엠피한 후 균일한 두께의 잔류산화막을 얻을 수 있다.
자세하게, 도 2a 및 도 2b와 도 3은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 반도체 기판(21)에 액티브 영역을 한정하는 소자분리막(22)을 형성함과 아울러 균일도 개선을 위한 더미 소자분리 패턴(22a)을 형성한다. 그런 다음, 상기 반도체 기판의 액티브 영역 상에 폴리실리콘 패턴(23)을 형성함과 아울러, 폴리실리콘 패턴이 형성되지 않은 기판 영역에 영역들간 단차를 제거하기 위한 더미 폴리실리콘 패턴(23a)을 추가로 형성한다.
여기서, 상기 더미 폴리실리콘 패턴(23a)은, 도 3에 도시된 바와 같이, 더미 소자분리 패턴(22a)과 중첩되지 않도록 형성하며, X-형 더미 폴리실리콘 패턴(33a)과 Y-형 더미 폴리실리콘 패턴(33b)의 두가지 패턴을 형성한다.
X-형 더미 폴리실리콘 패턴(33a)은 그 장축이 더미 소자분리 패턴(22a)의 장축과 수직을 이루도록 직사각형 모양으로 형성한다. 그리고, Y-형 더미 폴리실리콘 패턴(33b)은 그 장축이 더미 소자분리 패턴(22a)의 장축과 평행하도록 직사각형 모양으로 형성한다.
그리고, 상기 X-형 및 Y-형 더미 폴리실리콘 패턴의 크기는 소자분리막 씨엠피 마진 및 폴리실리콘 패턴의 소형화에 따른 결함을 방지하기 위해 시뮬레이션을 통하여 결정하며, 장축을 고정시킨 상태에서 단축의 길이를 10∼40％ 증가 시킴으로써 조절한다.
상기 더미 폴리실리콘 패턴은 사진공정에서의 오버레이 마진을 고려하여 더미 소자분리 패턴(22a)과 0.2㎛ 이상 떨어지도록 형성하며, 상기 더미 폴리실리콘 패턴(33)들간 거리가 폴리실리콘 패턴 밀도가 평균 15∼25％를 만족시키는 거리를 유지하도록 형성한다.
그런다음, 도 2b에 도시된 바와 같이, 상기 폴리실리콘 패턴(23)과 더미 폴리실리콘 패턴(23a)들을 덮도록 층간절연막(24)을 증착한 후에 화학적기계 연마 공정에 따라 상기 층간절연막(24)의 표면을 평탄화시킨다. 이때, 영역들간의 패턴밀 도 차이가 제거되어 영역들간 전체적으로 균일한 두께의 잔류 층간절연막(24a)을 얻을 수 있다
여기서, 본 발명은 폴리실리콘 패턴이 형성되지 않는 영역에 더미 폴리실리콘 패턴을 형성시켜 줌으로써, 영역별 패턴밀도 차이를 제거하여 층간절연막 씨엠피 후 균일한 두께의 잔류산화막을 얻을 수 있다.
이상에서와 같이, 본 발명은, 폴리실리콘 패턴이 형성되지 않는 영역에 더미 폴리실리콘 패턴을 형성시켜 줌으로써, 영역들간 패턴밀도를 균일하게 할 수 있다.
또한, 본 발명은 영역들간의 패턴밀도를 균일화시킴으로써, 임계치수 바이어스 변동을 감소시킬 수 있으며, 층간절연막 씨엠피 후 잔류 산화막 두께의 차이를 감소시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위 내에서 다양하게 변경하여 실시할 수 있다.

Claims (7)

  1. 표면 내에 액티브 영역과 더미 액티브 영역을 한정하는 소자분리막 및 더미 소자분리 패턴이 형성됨과 아울러 표면 상에 폴리실리콘 패턴들이 형성된 반도체 기판 상에 상기 폴리실리콘 패턴들을 덮도록 층간절연막을 증착한 후에 화학적기계연마 공정에 따라 상기 층간절연막의 표면을 평탄화시키는 반도체 소자의 제조방법으로서,
    상기 폴리실리콘 패턴 형성 영역과 그 이외 영역간의 패턴 밀도 차이에 기인한 잔류 산화막 두께의 변동이 감소되도록 상기 폴리실리콘 패턴 형성시 상기 폴리실리콘 패턴 형성 영역 이외의 영역에 더미 폴리실리콘 패턴을 추가 형성해주는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 더미 폴리실리콘 패턴은 X-형과 Y-형의 두가지 형태로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 X-형 더미 폴리실리콘 패턴은 그 장축이 더미 소자분리 패턴의 장축과 수직을 이루도록 직사각형 모양으로 형성하며, Y-형 더미 폴리실리콘 패턴은 그 장축이 더미 소자분리 패턴의 장축과 평행하도록 직사각형 모양으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서, 상기 X-형 및 Y-형 더미 폴리실리콘 패턴의 크기는 소자분리막 씨엠피 마진 및 폴리실리콘 패턴의 소형화에 따른 결함을 방지하기 위해 시뮬레이션을 통하여 결정하며, 장축을 고정시킨 상태에서 단축의 길이를 10∼40％ 증가 시킴으로써 조절하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 더미 폴리실리콘 패턴은 더미 소자분리 패턴과 중첩하지 않도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서, 상기 더미 폴리실리콘 패턴은 사진공정에서의 오버레이 마진을 고려하여 더미 소자분리 패턴과 0.2㎛ 이상 떨어지도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서, 상기 더미 폴리실리콘 패턴은 상기 더미 폴리실리콘 패턴들간 거리가 폴리실리콘 패턴 밀도가 평균 15∼25％를 만족시키는 거리를 유지하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020040056735A 2004-07-21 2004-07-21 반도체 소자의 제조방법 KR20060009419A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040056735A KR20060009419A (ko) 2004-07-21 2004-07-21 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040056735A KR20060009419A (ko) 2004-07-21 2004-07-21 반도체 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20060009419A true KR20060009419A (ko) 2006-01-31

Family

ID=37120026

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040056735A KR20060009419A (ko) 2004-07-21 2004-07-21 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20060009419A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100924337B1 (ko) * 2007-06-25 2009-11-02 주식회사 하이닉스반도체 반도체 소자의 웨이퍼 패턴 형성 방법
US8952423B2 (en) 2012-06-04 2015-02-10 Samsung Electronics Co., Ltd. Semiconductor device having decoupling capacitors and dummy transistors
US9557637B2 (en) 2013-11-19 2017-01-31 Samsung Electronics Co., Ltd. Method of designing patterns of semiconductor devices in consideration of pattern density

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100924337B1 (ko) * 2007-06-25 2009-11-02 주식회사 하이닉스반도체 반도체 소자의 웨이퍼 패턴 형성 방법
US8952423B2 (en) 2012-06-04 2015-02-10 Samsung Electronics Co., Ltd. Semiconductor device having decoupling capacitors and dummy transistors
US9557637B2 (en) 2013-11-19 2017-01-31 Samsung Electronics Co., Ltd. Method of designing patterns of semiconductor devices in consideration of pattern density

Similar Documents

Publication Publication Date Title
US8105929B2 (en) Gate control and endcap improvement
KR100574999B1 (ko) 반도체소자의 패턴 형성방법
US9443741B1 (en) Etching method for reducing microloading effect
TWI726370B (zh) 具有縮減臨界尺寸的半導體元件及其製備方法
KR101056060B1 (ko) 수직 트랜지스터의 자기 정렬 컨택 형성방법 및 컨택홀을 포함하는 수직 트랜지스터
KR20060009419A (ko) 반도체 소자의 제조방법
JP4330523B2 (ja) スプリットゲート型フラッシュメモリ素子のダミー層の形成方法
US7316963B2 (en) Method for manufacturing semiconductor device
KR20060007523A (ko) 반도체 소자의 제조방법
KR100995142B1 (ko) 반도체소자의 컨택홀 형성방법
US6835653B1 (en) Method of forming adjacent holes on a semiconductor substrate
KR100959724B1 (ko) 반도체 소자의 미세 컨택홀 패턴 형성 방법
KR20100088292A (ko) 반도체 소자의 미세 콘택홀 형성 방법
JP4642795B2 (ja) 窒化膜サイドウォール付きゲートの形成方法
KR100460718B1 (ko) 금속 절연체 금속 캐패시터 제조 방법
KR101129021B1 (ko) 반도체 소자의 트랜지스터 형성방법
US20090298271A1 (en) Method for manufacturing a semiconductor device
KR0139575B1 (ko) 반도체 소자 제조방법
KR20030002702A (ko) 반도체 소자의 소자 분리막 형성 방법
KR20070016630A (ko) 반도체 소자의 제조방법
KR100910222B1 (ko) 듀얼 게이트산화막이 적용된 반도체 소자 제조방법
KR100481551B1 (ko) 반도체 소자 제조시 게이트 측벽 스페이서 형성방법
KR100527531B1 (ko) 반도체소자의 제조방법
KR100607368B1 (ko) 반도체소자의 콘택홀 제조 방법
KR20050037763A (ko) 비트라인 컨택 제조 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
WITN Withdrawal due to no request for examination