KR100924337B1 - 반도체 소자의 웨이퍼 패턴 형성 방법 - Google Patents

반도체 소자의 웨이퍼 패턴 형성 방법 Download PDF

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Abstract

반도체 소자의 칩(chip) 영역에 회로 패턴들의 레이아웃(layout)을 설정하고, 라인 및 스페이스(line and space)들이 반복된 사다리(ladder)형 더미 패턴(dummy pattern)들이 회로 패턴들의 레이아웃이 설정된 영역 이외의 오픈(open) 영역을 채우게 배치한 후, 회로 패턴 및 더미 패턴들의 레이아웃을 노광 및 식각 과정으로 웨이퍼 상에 전사하여 실제 회로 패턴 및 실제 더미 패턴들을 형성하는 반도체 소자의 웨이퍼 패턴 형성 방법을 제시한다.
더미 패턴, 채움 비율, 식각 바이어스, 균일도

Description

반도체 소자의 웨이퍼 패턴 형성 방법{Method for forming wafer patterns of semiconductor devices}
도 1은 종래의 반도체 소자들 간의 식각 바이어스(etch bias) 차이를 보여주는 측정 결과이다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 웨이퍼 패턴 형성 방법을 설명하기 위해서 제시한 레이아웃(layout) 도면이다.
도 3은 본 발명의 실시예에 따른 사다리형 더미 패턴(dummy pattern)을 설명하기 위해서 제시한 레이아웃 도면이다.
도 4는 본 발명의 실시예에 따른 더미 패턴을 생성하기 위한 디자인 룰(design rule)의 일례를 제시한 도면이다.
본 발명은 반도체 소자에 관한 것으로, 특히, 패턴 균일도(pattern uniformity)를 개선할 수 있는 웨이퍼 패턴 형성 방법에 관한 것이다.
반도체 소자의 고집적화 및 고밀도화가 진행됨에 따라, 보다 더 미세한 패턴을 보다 균일하게 형성하기 위한 포토리소그래피(photolithography) 기술이 연구되 고 있다. 노광 시 보다 정교한 패턴 전사를 구현하기 위해 설계된 레이아웃을 광근접효과를 고려한 보정(OPC: Optical Proximity Correction)이 수행되고 있다.
반도체 소자의 경우 반복되는 패턴들이 배치되는 셀(cell)영역과 주변영역 간에 패턴 밀도가 다를 수 있다. 이에 따라, 대등한 선폭의 포토레지스트 패턴(photoresist pattern)이 식각 마스크(etch mask)로 형성됨에도 불구하고, 식각 대상층을 식각한 결과의 웨이퍼 패턴들의 선폭이 영역별로 달라지는 현상이 유발될 수 있다. 이러한 결과는 패턴 밀도(pattern density)에 따라 영역별로 식각 바이어스(etch bias)가 달라져 차이가 유발되는 데 기인할 수 있다. 이러한 식각 바이어스를 고려하여 OPC 과정을 수행할 수 있으나, 이는 OPC 과정의 복잡성을 증가시키고 또한 OPC 결과의 정확성(accuracy)을 저하시킬 수 있다.
더욱이, 대등한 디자인 룰(design rule) 수준 또는 테크놀로지(technology) 수준의 반도체 소자들에서도, 전체 반도체 소자의 칩(chip)영역에서 셀영역이 차지하는 비율로 이해되는 셀 효율(cell efficiency)의 차이 및 패턴 밀도의 차이에 의해서, 소자들 간의 식각 바이어스의 차이 및 OPC 정확성의 저하가 유발되고 있다. 즉, 형성하고자 하는 웨이퍼 패턴들이 대등한 피치로 설계되고, 노광 결과의 포토레지스트 패턴들이 대등한 선폭을 가지게 형성되더라도, 반도체 소자들 간에 식각 바이어스 차이가 유발되어, 결국 웨이퍼 패턴들 간에 선포(CD) 차이가 유발될 수 있다.
도 1은 종래의 반도체 소자들 간의 식각 바이어스(etch bias) 차이를 보여주는 측정 결과이다.
도 1을 참조하면, 웨이퍼 패턴에 대한 목표 선폭(target CD)이 130㎚일 때, 서로 다른 두 반도체 소자(11, 13)들에 대한 식각 바이어스를 측정한 결과, 스페이스(space)가 대등하게 주어진 경우에도 식각 바이어스가 차이가 나는 결과가 관측된다. 즉, 유사한 피치로 설계되고 노광된 포토레지스트 패턴의 선폭(CD)이 실질적으로 대등함에도 불구하고, 식각 결과의 선폭은 실질적으로 대략 15㎚ 정도 차이가 나는 것으로 관측되고 있다. 이와 같이 식각 바이어스의 차이가 소자(11, 13)별로 달리 발생됨에 따라, 실제 공정 진행 시 식각된 결과 형성되는 웨이퍼 패턴들의 선폭을 예측하는 것이 실질적으로 어려워, 정확한 OPC 목표를 달성하는 데 어려움이 발생되고 있다.
이러한 식각 바이어스 차이의 발생은 반도체 소자들 간의 셀 효율(cell efficiency)의 차이 및 패턴 밀도의 차이에 따른 것으로 고려될 수 있다. 이러한 셀 효율의 차이 및 패턴 밀도의 차이에 의해, 실질적으로 소자별로 노광 환경 및 식각 환경이 달라지는 것으로 고려된다. 웨이퍼 상의 칩 영역에 대해 실제 형성되는 웨이퍼 패턴들의 비율, 즉, 웨이퍼 채움 비율(fill ratio)이 반도체 소자 별로 차이가 날 수 있어, 이러한 채움 비율이 상대적으로 낮은 경우 노광 시 플레어(flare)와 같은 노광 노이즈(noise) 현상이 유발될 수 있다. 또한, 식각 시 국부적인 식각 환경에 따른 식각 바이어스의 차이가 발생될 수 있다. 웨이퍼 채움 비율이 소자 별로 다르므로, 실제 웨이퍼 패턴이 형성되지 않는 오픈 영역(open region)의 비율이 달라질 수 있다. 이에 따라, 형성하고자 하는 회로 패턴, 예컨대, 트랜지스터(Tr)의 게이트 패턴(gate pattern)들의 선폭 균일도(uniformity)가 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 웨이퍼 상에 실제 웨이퍼 패턴이 형성되지 않는 오픈 영역을 감소시킬 수 있어, 식각 바이어스(etch bias)를 보다 예측 가능하게 안정화시킬 수 있어, 웨이퍼 패턴을 보다 균일하게 형성할 수 있는 방법을 제시하는 데 있다.
상기의 기술적 과제를 위한 본 발명의 일 관점은, 반도체 소자의 칩(chip) 영역에 회로 패턴들의 레이아웃(layout)을 설정하는 단계, 라인 및 스페이스(line and space)들이 반복된 사다리(ladder)형 더미 패턴(dummy pattern)들이 상기 회로 패턴들의 레이아웃이 설정된 영역 이외의 오픈(open) 영역을 채우게 배치하는 단계, 및 상기 회로 패턴 및 더미 패턴들의 레이아웃을 노광 및 식각 과정으로 웨이퍼 상에 전사하여 실제 회로 패턴 및 실제 더미 패턴들을 형성하는 단계를 포함하는 반도체 소자의 웨이퍼 패턴 형성 방법을 제시한다.
상기 더미 패턴들을 배치하는 단계는, 상기 더미 패턴의 최소 크기, 상기 더미 패턴들 사이의 이격간격, 상기 스페이스의 폭, 상기 라인의 폭, 소자분리영역과 상기 더미 패턴과의 이격간격, 상기 더미 패턴과 상기 회로 패턴과의 이격간격 및 상기 더미 패턴의 최대 크기를 포함하는 상기 더미 패턴의 생성 디자인 룰(design rule)을 설정하는 단계, 및 상기 오픈 영역에 상기 디자인 룰을 따라 상기 더미 패턴을 상기 회로 패턴의 레이아웃에 생성시키는 단계를 포함할 수 있다.
상기 더미 패턴들을 배치하는 단계는, 상기 실제 회로 패턴 및 실제 더미 패턴들이 상기 칩 영역을 채우는 채움 비율(filling ratio)을 변화시키기 위해, 상기 더미 패턴의 크기, 상기 라인 및 스페이스의 피치(pitch) 및 상기 더미 패턴들 간의 이격간격을 조절하는 단계를 더 포함할 수 있다.
상기 더미 패턴의 상기 라인은 상기 회로 패턴의 연장 방향과 대등한 방향으로 연장되게 배치될 수 있다.
상기 회로 패턴은 트랜지스터의 게이트 패턴으로 레이아웃 설정될 수 있다.
상기 더미 패턴은 상기 웨이퍼 상에 수행될 화학기계적연마(CMP) 과정에서의 글로벌(global) 평탄화를 유도하는 화학기계적연마용 더미 패턴으로 형성될 수 있다.
본 발명에 따르면, 웨이퍼 상에 실제 웨이퍼 패턴이 형성되지 않는 오픈 영역을 감소시킬 수 있어, 식각 바이어스(etch bias)를 보다 예측 가능하게 안정화시킬 수 있어, 웨이퍼 패턴을 보다 균일하게 형성할 수 있는 방법을 제시할 수 있다.
본 발명의 실시예에서는, 반도체 소자의 회로 패턴들의 배치가 배제된 웨이퍼 상의 오픈 영역에, 박스(box)형 패드(pad) 내에 슬릿(slit)이 도입된 형상, 예컨대, 라인(line)들 사이에 스페이스(space)가 도입된 사다리(ladder) 형상의 더미 패턴(dummy pattern)을 배치하여, 칩 영역 내에 웨이퍼 패턴들이 차지하는 비율, 즉, 웨이퍼 채움 비율을 상대적으로 증가시키는 방법을 제시한다. 더미 패턴의 라인(line)의 선폭 및 슬릿의 스페이스 폭, 더미 패턴들 간의 이격간격을 조절함으로써, 서로 다른 반도체 소자 간의 칩 영역의 채움 비율을 실질적으로 대등하게 유도 할 수 있다. 이에 따라, 서로 다른 반도체 소자들을 형성하는 제조 과정중에 발생되는 식각 바이어스를 실질적으로 대등하게 유도할 수 있다. 또한, 칩 영역의 채움 비율이 높아짐에 따라, 게이트 패턴과 같은 웨이퍼 회로 패턴의 선폭 균일도를 개선할 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 웨이퍼 패턴 형성 방법을 설명하기 위해서 제시한 레이아웃(layout) 도면이다. 도 3은 본 발명의 실시예에 따른 사다리형 더미 패턴을 설명하기 위해서 제시한 레이아웃 도면이다. 도 4는 본 발명의 실시예에 따른 더미 패턴을 생성하기 위한 디자인 룰(design rule)의 일례를 제시한 도면이다.
도 2를 참조하면, 본 발명의 실시예에 따른 웨이퍼 형성 방법은, 먼저 반도체 소자의 칩(chip) 영역에 웨이퍼 상으로 전사할 패턴 레이아웃(200)을 설계한다. 이때, 패턴 레이아웃(200)에서 우선적으로 회로 패턴(210)들의 레이아웃을 설정하고 배치한다. 이때, 회로 패턴(210)은 메모리(memory) 소자의 셀 트랜지스터(cell transistor)나 또는 셀 트랜지스터를 구동하기 위한 주변영역의 회로를 구성하는 주변 트랜지스터의 게이트 패턴(gate pattern)으로 설계될 수 있다.
이러한 회로 패턴(210)이 배치되는 회로 영역(201)에 대응되는 웨이퍼 영역은, 회로 패턴(210)들이 전사되어 채워지는 영역으로 이해될 수 있다. 이러한 회로영역(201) 이외의 나머지 다른 칩 영역은, 회로 패턴(210)들이 배제된 빈 영역 또는 오픈 영역(open region: 202)으로 고려될 수 있다. 회로 패턴(210)을 웨이퍼 상으로 전사할 때, 이러한 오픈 영역(202)에 대응되는 웨이퍼 영역에는 실제 패턴이 형성되지 않게 된다.
이러한 오픈 영역(202)에 의해 국부적 식각 바이어스의 차이나, 또는 노광 과정 시 플레어 노이즈에 의한 노광 불량 등과 같은 패터닝 불량이 유발될 수 있다. 또한, 반도체 소자의 종류에 따라 회로 구성이 달라지므로, 회로 패턴(210)의 형태 및 밀도가 달라질 수 있고, 회로 패턴(210)이 차지하는 회로 영역(201)의 크기 또한 달라질 수 있다. 이에 따라, 오픈 영역(202)의 크기 또한 반도체 소자 종류에 따라 달라지며, 또한, 웨이퍼 패턴 채움 비율 또한 소자 종류에 따라 달라지게 된다. 이는 반도체 소자들의 디자인 룰이 대등할 경우도 적용된다.
본 발명의 실시예에서는, 이와 같이 오픈 영역(202)의 존재에 의해 국부적 식각 바이어스나 또는 반도체 소자의 종류 별로 웨이퍼 패턴 채움 비율이 달라져, 웨이퍼 패턴 형성 시 패턴 불량 또는 선폭 균일도를 제어하기 어려운 점을 극복하기 위해서, 오픈 영역(220)에 웨이퍼 오픈 정도 조절용 더미 패턴(dummy pattern: 220)을 삽입 배치한다. 더미 패턴(220)들은 다수 개가 오픈 영역(220)을 실질적으로 최대한 채우게 도입될 수 있다.
더미 패턴(220)은, 도 3에 제시된 바와 같이, 라인(line: 221) 및 스페이스(223)들이 반복되어 사다리(ladder) 형상을 이루는 형태로 도입될 수 있다. 이러한 형태는 하나의 큰 사각형 패드(pad) 내에 슬릿(slit)들이 스페이스(223)에 도입된 형상으로 보여질 수도 있다. 이러한 더미 패턴(220)들이 도 2에 제시된 바와 같이 회로 패턴(210)들의 레이아웃이 설정된 회로 영역(201) 이외의 오픈 영역(202)을 채우게 배치한다.
이때, 실제 회로 패턴(210) 및 실제 더미 패턴(220)들이 칩 영역을 채우는 채움 비율(filling ratio)을 변화시켜 이러한 채움 비율을 원하는 수준으로 증가시키기 위해서, 라인(도 3의 221) 및 스페이스(도 3의 223)의 피치(pitch) 또는 스페이스(223)의 이격간격(225), 더미 패턴(220)의 전체 크기(도 3의 226) 및 더미 패턴(220)들 간의 이격간격(227)을 조절할 수 있다. 더미 패턴(220)들은 생성은 더미 패턴 생성기(generator)를 이용하여, 레이아웃(도 2의 200)에 더미 패턴(220)들이 삽입되게 할 수 있다. 이때, 더미 패턴(220) 생성을 위한 디자인 룰(design rule)을 도 4의 테이블(table)에 제시된 바와 같이 설정할 수 있다.
도 3 및 도 4를 참조하면, 더미 패턴(220)의 최소 크기(min dummy size), 더미 패턴(200)들 사이의 이격간격(dummy to dummy space; 도 3의 226), 스페이스(223) 및 라인(221)의 폭(dummy line/space), 더미 패턴의 피치(dummy pitch), 소자분리영역과 더미 패턴과의 최소 이격간격(min dummy to ISO space), 더미 패턴과 회로 게이트 패턴과의 최소 이격간격(min dummy to gate space) 및 더미 패턴의 최대 크기(dummy max size) 등이 디자인 룰로서 수치(㎛)로 설정될 수 있다. 이러한 디자인 룰 파일(file)을 이용하여 더미 패턴(도 2의 220)들을 레이아웃(200)에 생성시킨다.
이때, 더미 패턴(220)들이 도 3에 제시된 바와 같이 사다리 형태로 도입되기에 충분한 공간이 확보되기 어려운 부분에서는, 라인(도 3의 221)들이 겹쳐져 스페이스(223)가 확보되지 못한 보다 큰 선폭의 제2더미 패턴(229)으로 생성될 수도 있다. 그럼에도 불구하고, 대부분의 오픈 영역(202)은 도 2에 제시된 바와 같이, 실 질적으로 사다리형 더미 패턴(220)들의 배열로 채워질 수 있다.
도 2 및 도 3을 참조하면, 더미 패턴(220)은 회로 패턴(210)인 게이트 패턴의 연장 방향과 대등한 방향으로 연장되는 라인(도 3의 221)을 포함하게 배치될 수 있다. 이는 노광 과정에서 회로 패턴(210)에 대한 광근접효과(OPE)가 보다 안정적으로 제공되어, 회로 패턴(210)의 웨이퍼 상으로 전사가 보다 균일하게 이루어지도록 유도하기 위해서이다. 예컨대, 플레어 등을 발생을 보다 억제하기 위해서이다. 또한, 비대칭적인 변형조명(modified illumination)을 적용하여 노광을 수행할 때, 더미 패턴(220)들의 해상력을 확보하기 위해서, 더미 패턴(220)의 라인(221)의 연장 방향은 회로 패턴(210)의 연장 방향과 대등하게 설정하는 것이 바람직하다.
도 2를 참조하면, 설계된 회로 패턴(210) 및 더미 패턴(220)들의 레이아웃(200)을, 필요에 따라 광근접효과보정(OPC)하고, OPC된 레이아웃을 포토마스크(photomask) 상에 마스크 패턴(mask pattern)으로 형성한다. 이후에, 포토마스크를 이용한 노광 과정을 포토레지스트층(photoresist layer)이 구비된 웨이퍼 상에 수행하여 포토레지스트 패턴을 형성한다. 이후에, 포토레지스트 패턴을 식각 마스크로 하부의 식각 대상층, 예컨대, 게이트층을 선택적으로 식각하여 게이트 패턴을 형성한다. 이때, 게이트 패턴과 같은 회로 패턴(210)의 실제 패턴들의 배열뿐만 아니라 더미 패턴(220)들의 실제 패턴들이 웨이퍼 상에 형성된다.
본 발명의 실시예에서는 더미 패턴(220)들은 라인(도 3의 221) 및 스페이스(도 3의 223)를 구비하게 형성함으로써, 반도체 소자의 칩 영역에 대한 패턴 채움 비율을 증가시킬 수 있다. 또한, 더미 패턴(220)들의 라인(도 3의 221) 및 스페이 스(도 3의 223)에 의해, 오픈 영역(도 2의 220)이 실질적으로 채워지는 효과를 얻을 수 있다. 이때, 더미 패턴(220)은 웨이퍼 상에 후속 수행될 화학기계적연마(CMP) 과정에서의 글로벌(global) 평탄화를 유도하는 화학기계적연마용 더미 패턴으로 형성될 수 있다.
따라서, 국부적으로 식각 바이어스의 차이가 영역별로 발생하는 것을 억제할 수 있으며, 노광 시 노광 플레어와 같은 노이즈의 발생을 억제할 수 있다. 또한, 서로 다른 반도체 소자들에 대해서도, 실질적으로 대등한 웨이퍼 패턴 채움 비율을 가지게 유도할 수 있다. 따라서, 서로 다른 반도체 소자를 형성하는 과정에서 대등한 식각 바이어스가 발생되도록 유도할 수 있다. 이에 따라, 서로 다른 반도체 소자들에 대해서 실질적으로 대등한 OPC 방법 또는 레시피(recipe)를 적용할 수 있어, OPC를 보다 용이하게 수행할 수 있다. 또한, 식각 바이어스가 반도체 소자들 간에 실질적으로 대등하게 유도되므로, OPC 정확성을 보다 개선할 수 있다. 또한, 칩 영역에 전체에 걸쳐 패턴들의 밀도를 증가시킬 수 있어, 웨이퍼 패턴의 균일도 및 포토마스크 패턴의 균일도를 보다 더 확보할 수 있다.
상술한 본 발명에 따르면, 웨이퍼 패턴을 보다 균일하고 설계된 목표 선폭에 대해 보다 부합되게 형성할 수 있다. 이에 따라, 반도체 소자의 특성 및 수율의 증대를 구현할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

Claims (6)

  1. 반도체 소자의 칩(chip) 영역에 회로 패턴들의 레이아웃(layout)을 설정하는 단계;
    라인 및 스페이스(line and space)들이 반복된 사다리(ladder)형 더미 패턴(dummy pattern)들이 상기 회로 패턴들의 레이아웃이 설정된 영역 이외의 오픈(open) 영역을 채우게 배치하는 단계; 및
    상기 회로 패턴 및 더미 패턴들의 레이아웃을 노광 및 식각 과정으로 웨이퍼 상에 전사하여 실제 회로 패턴 및 실제 더미 패턴들을 형성하는 단계를 포함하고,
    상기 더미 패턴들을 배치하는 단계는
    상기 더미 패턴의 최소 크기, 상기 더미 패턴들 사이의 이격간격, 상기 스페이스의 폭, 상기 라인의 폭, 소자분리영역과 상기 더미 패턴과의 이격간격, 상기 더미 패턴과 상기 회로 패턴과의 이격간격 및 상기 더미 패턴의 최대 크기를 포함하는 상기 더미 패턴의 생성 디자인 룰(design rule)을 설정하는 단계; 및
    상기 오픈 영역에 상기 디자인 룰을 따라 상기 더미 패턴을 상기 회로 패턴의 레이아웃에 생성시키는 단계를 포함하는 반도체 소자의 웨이퍼 패턴 형성 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 더미 패턴들을 배치하는 단계는
    상기 실제 회로 패턴 및 실제 더미 패턴들이 상기 칩 영역을 채우는 채움 비율(filling ratio)을 변화시키기 위해, 상기 더미 패턴의 크기, 상기 라인 및 스페이스의 피치(pitch) 및 상기 더미 패턴들 간의 이격간격을 조절하는 단계를 더 포함하는 반도체 소자의 웨이퍼 패턴 형성 방법.
  4. 제1항에 있어서,
    상기 더미 패턴의 상기 라인은 상기 회로 패턴의 연장 방향과 대등한 방향으로 연장되게 배치되는 반도체 소자의 웨이퍼 패턴 형성 방법.
  5. 제1항에 있어서,
    상기 회로 패턴은 트랜지스터의 게이트 패턴으로 레이아웃 설정되는 반도체 소자의 웨이퍼 패턴 형성 방법.
  6. 제1항에 있어서,
    상기 더미 패턴은 상기 웨이퍼 상에 수행될 화학기계적연마(CMP) 과정에서의 글로벌(global) 평탄화를 유도하는 화학기계적연마용 더미 패턴으로 형성되는 반도체 소자의 웨이퍼 패턴 형성 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
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JP2005136135A (ja) * 2003-10-30 2005-05-26 Oki Electric Ind Co Ltd 半導体装置、及び半導体装置の製造方法
US20050136338A1 (en) 2003-12-17 2005-06-23 Ching-Yu Chang Photolithography process and photomask structure implemented in a photolithography process
KR20060001139A (ko) * 2004-06-30 2006-01-06 엘지.필립스 엘시디 주식회사 대면적 글라스 기판의 더미 패턴 구조
KR20060009419A (ko) * 2004-07-21 2006-01-31 매그나칩 반도체 유한회사 반도체 소자의 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005136135A (ja) * 2003-10-30 2005-05-26 Oki Electric Ind Co Ltd 半導体装置、及び半導体装置の製造方法
US20050136338A1 (en) 2003-12-17 2005-06-23 Ching-Yu Chang Photolithography process and photomask structure implemented in a photolithography process
KR20060001139A (ko) * 2004-06-30 2006-01-06 엘지.필립스 엘시디 주식회사 대면적 글라스 기판의 더미 패턴 구조
KR20060009419A (ko) * 2004-07-21 2006-01-31 매그나칩 반도체 유한회사 반도체 소자의 제조방법

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