KR20070032852A - 패턴더미를 갖는 반도체소자 및 패턴더미를 이용한반도체소자의 제조방법 - Google Patents
패턴더미를 갖는 반도체소자 및 패턴더미를 이용한반도체소자의 제조방법 Download PDFInfo
- Publication number
- KR20070032852A KR20070032852A KR1020050087205A KR20050087205A KR20070032852A KR 20070032852 A KR20070032852 A KR 20070032852A KR 1020050087205 A KR1020050087205 A KR 1020050087205A KR 20050087205 A KR20050087205 A KR 20050087205A KR 20070032852 A KR20070032852 A KR 20070032852A
- Authority
- KR
- South Korea
- Prior art keywords
- pattern
- active region
- pile
- region
- spaced apart
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000002955 isolation Methods 0.000 claims abstract description 44
- 239000000463 material Substances 0.000 claims description 43
- 229920002120 photoresistant polymer Polymers 0.000 claims description 37
- 238000000034 method Methods 0.000 claims description 34
- 230000000903 blocking effect Effects 0.000 claims description 31
- 238000005530 etching Methods 0.000 claims description 24
- 238000000151 deposition Methods 0.000 claims description 16
- 238000000206 photolithography Methods 0.000 claims description 15
- 230000003071 parasitic effect Effects 0.000 claims description 13
- 230000000694 effects Effects 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 9
- 238000011161 development Methods 0.000 claims description 8
- 239000007943 implant Substances 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 12
- 238000013461 design Methods 0.000 description 11
- 230000018109 developmental process Effects 0.000 description 4
- 230000007261 regionalization Effects 0.000 description 4
- 230000002411 adverse Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005286 illumination Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/38—Masks having auxiliary features, e.g. special coatings or marks for alignment or testing; Preparation thereof
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
본 발명의 패턴더미(pattern dummy)를 갖는 반도체소자는, 소자분리영역에 의해 둘러싸이는 액티브영역과 중첩되도록 배치되는 주 패턴과, 소자분리영역 위에서 액티브영역과 일정 간격 이격되도록 배치되는 패턴더미를 포함한다. 패턴더미와 액티브영역 사이의 간격은 특성화된 디자인룰(design rule)에 의해 결정되며, 특히 연결용 패턴더미나 보조 패턴더미를 함께 구비함으로써 견고한 패턴더미가 만들어지도록 할 수 있다.
포토리소그라피, 보조패턴, 패턴더미, 공정마진, 임계치수(CD) 균일도, 초점심도
Description
도 1은 일반적인 반도체소자의 여러 가지 패턴들을 나타낸 보인 레이아웃도이다.
도 2는 반도체소자의 패턴형성을 위한 보조패턴을 갖는 종래의 포토마스크를 설명하기 위하여 나타내 보인 레이아웃도이다.
도 3은 본 발명에 따른 패턴더미를 갖는 반도체소자를 설명하기 위하여 나타내 보인 레이아웃도이다.
도 4는 본 발명에 따른 패턴더미를 갖는 반도체소자에 구비되는 패턴더미의 여러 예들을 설명하기 위하여 나타내 보인 레이아웃도이다.
도 5는 본 발명에 따른 패턴더미를 갖는 반도체소자를 채용하는 경우에서의 바람직한 설계 예를 설명하기 위하여 나타내 보인 레이아웃도이다.
도 6은 본 발명에 따른 패턴더미를 갖는 반도체소자를 채용하는 경우에서의 바람직하지 않은 설계 예를 설명하기 위하여 나타내 보인 레이아웃도이다.
도 7은 적정 에너지 및 최적 포커스를 사용하여 본 발명에 따른 패턴더미를 갖는 반도체소자의 패턴형성결과를 나타내 보인 도면이다.
도 8은 오버에너지 및 디포커스를 사용하여 본 발명에 따른 패턴더미를 갖는 반도체소자의 패턴형성결과를 나타내 보인 도면이다.
도 9는 본 발명에 따른 패턴더미를 이용한 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도이다.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로서, 특히 패턴더미를 갖는 반도체소자 및 패턴더미를 이용한 반도체소자의 제조방법에 관한 것이다.
일반적으로 반도체소자는 여러 가지 다양한 형태의 패턴들을 포함한다. 이 패턴들은 일정한 형태를 갖는 경우도 있고, 서로 다른 형태를 갖는 경우도 있다. 또한 일정한 형태를 갖는 경우에도, 패턴들 사이의 간격이 좁은 형태일 수도 있거나, 패턴들 사이의 간격이 넓은 형태일 수도 있거나, 또는 패턴들 사이의 간격이 중간 형태일 수도 있다.
도 1은 이와 같은 일반적인 반도체소자의 여러 가지 패턴들을 나타낸 보인 레이아웃도이다.
도 1을 참조하면, 반도체소자는, 도면에서 "A"로 나타낸 바와 같이, 주 패턴들(main patterns)(1) 사이의 간격이 상대적으로 좁은 미세 패턴(dense pattern) 형태를 포함할 수 있다. 또는 도면에서 "B"로 나타낸 바와 같이, 주 패턴들(1) 사이의 간격이 미세 패턴 형태보다 상대적으로 넓은 반-미세 패턴(semi-dense pattern) 형태를 포함할 수도 있다. 또는 도면에서 "C"로 나타낸 바와 같이, 주 패턴(1)이 인접한 다른 패턴과의 간격이 충분한 독립된 형태의 독립 패턴(isolated pattern) 형태를 포함할 수도 있다. 어느 경우이던지, 주 패턴(1)들은 액티브영역(2)과 중첩되도록 배치된다. 액티브영역(2)에는 도전성컨택, 예컨대 비트라인컨택(3)이 배치된다. 주 패턴(1)의 일 단부는 액티브영역(2)을 둘러싸는 소자분리영역상에 배치되는 패드와 연결된다.
이와 같은 다양한 형태의 패턴들을 형성하는데 있어서, 일반적으로 포토리소그라피공정이 사용된다. 그러나 최근 소자의 집적도가 증가함에 따라 포토리소그라피의 한계가 현실화되고 있으며, 이를 극복하기 위하여 보다 작은 파장의 광원, 높은 개구수(NA)를 갖는 조명계, 다양한 해상도 증대 기술(RET; Resolution Enhancement Technology) 공정 등을 적용하고자 하는 시도가 이루어지고 있다. 이와 같이 높은 개구수를 갖는 조명계나 해상도 증대 기술 공정을 적용함으로써 밀집 패턴이나 반-밀집 패턴의 경우 포토리소그라피 공정의 여유도를 향상시킬 수 있다. 그러나 독립 패턴의 경우 오히려 초점심도(DOF; Depth Of Focus)의 여유도가 감소되는 부작용이 유발되기도 한다.
더욱이 독립 패턴의 경우, 포토리소그라피공정 후 수행되는 식각시 밀집 패턴에 비하여 상대적으로 큰 바이어스가 적용되며, 이에 따라 포토리소그라피공정에서 보다 작은 임계치수(CD; Critical Dimension)를 구현하여야 한다는 어려움이 존재한다. 또한 포토리소그라피공정 후 레지스트 프로파일의 열화현상 등으로 인하여 임계치수의 균일도가 크게 저하되는 문제도 발생한다. 따라서 종래에는 이와 같은 문제들을 억제하기 위하여 보조패턴을 도입하였다.
도 2는 반도체소자의 패턴형성을 위한 보조패턴을 갖는 종래의 포토마스크를 설명하기 위하여 나타내 보인 레이아웃도이다. 도 2에서 도 1과 동일한 참조부호는 동일한 요소를 나타내며, 따라서 중복되는 설명은 생략하기로 한다.
도 2를 참조하면, 종래의 포토마스크는, 독립 패턴 형태의 주 패턴(1)의 양 측면에 보조패턴(4)이 배치되는 구조를 갖는다. 보조패턴(4)은 주 패턴(1)과 나란한 스트라이프 형태로 이루어지며, 주 패턴(1)과는 일정 간격 이격되도록 배치된다. 보조패턴(4)은 2개가 상호 이격되도록 배치되지만, 경우에 따라서는 1개로 배치될 수도 있으며, 또는 3개 이상이 배치될 수도 있다.
이와 같은 보조패턴(4)은 독립패턴의 초점심도의 여유도를 증가시키는 효과를 제공한다. 그러나 보조패턴(4)은 포토마스크상에서는 액티브영역(2)과 중첩되도록 배치되지만, 실제 웨이퍼상에 전사되서는 안된다. 웨이퍼상에 전사되게 되면, 설계시 고려되지 않았던 패턴이 액티브영역(2) 위에 배치되게 되며, 이에 따라 소자의 동작에 영향을 끼칠 수 있기 때문이다. 따라서 보조패턴(4)을 형성하는데 있어서, 실제 전사가 되지 않도록 하여야 하지만, 이에 대한 조절이 용이하지 않다는 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는, 포토리소그라피공정을 이용한 독립패턴 형성시 초점심도의 여유도를 증대시키면서 소자의 동작에 영향을 주지 않는 패턴더미를 갖는 반도체소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기와 같은 패턴더미를 이용한 반도체소자의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 패턴더미를 갖는 반도체소자는, 소자분리영역에 의해 둘러싸이는 액티브영역과 중첩되도록 배치되는 주 패턴; 및 상기 소자분리영역 위에서 상기 액티브영역과 일정 간격 이격되도록 배치되는 패턴더미를 포함하는 것을 특징으로 한다.
상기 패턴더미와 상기 액티브영역 사이의 간격은, 상기 패턴더미에 의해 소자의 동작에 영향을 주는 것을 억제하는 범위 내에서 결정되는 것이 바람직하다.
이 경우, 상기 패턴더미와 상기 액티브영역 사이의 간격은, 기생커패시턴스, 임플란트 쉐도우 효과 및 접합영역 형성을 고려하여 결정되도록 할 수 있다.
상기 패턴더미는 상기 주 패턴과 나란하게 배치되는 스트라이프 형태일 수 있다.
이 경우, 상기 스트라이프 형태의 패턴더미의 폭은, 기생커패시턴스의 억제, 포토리소그라피공정의 여유도 증대 및 최소화된 식각 바이어스가 얻어지는 범위 내에서 결정될 수 있다.
그리고 상기 스트라이프 형태의 패턴더미는 복수개가 상호 이격되도록 배치되는 것일 수도 있다.
이 경우, 상기 복수개의 패턴더미들의 단부를 상호 연결시키는 연결용 패턴더미를 더 구비하는 것이 바람직하다.
또한, 상기 스트라이프 형태의 패턴더미의 양 단에서 상기 패턴더미보다 큰 폭을 가지며 배치되는 보조 패턴더미를 더 구비할 수도 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 패턴더미를 갖는 반도체소자는, 소자분리영역에 의해 상호 이격되는 제1 액티브영역 및 제2 액티브영역과 각각 중첩되도록 배치되는 제1 주 패턴과 제2 주 패턴; 및 상기 소자분리영역 위에서 상기 제1 액티브영역 및 제2 액티브영역과 일정 간격 이격되도록 배치되되, 소자의 동작에 영향을 주는 것을 최대한 억제하도록 결정되는 제1 액티브영역과의 간격 및 제2 액티브영역과의 간격을 유지하는 범위 내에서 최대한의 폭을 갖는 패턴 더미를 포함하는 것을 특징으로 한다.
상기 패턴더미와 상기 제1 및 제2 액티브영역 사이의 간격은, 기생커패시턴스, 임플란트 쉐도우 효과 및 접합영역 형성을 고려하여 결정되도록 하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체소자의 제조방법은, 소자분리영역에 의해 둘러싸이는 액티브영역을 갖는 반도체기판 위에 패터닝하고자 하는 물질막을 증착하는 단계; 상기 물질막 위에 포토레지스트막을 증착하는 단계; 상기 액티브영역과 중첩되도록 형성될 물질막패턴에 대응되는 광차단패턴과, 상기 소자분리영역 위에서 상기 액티브영역과 일정 간격 이격되도록 형성될 패턴더미에 대응되는 제2 광차단패턴을 갖는 포토마스크를 이용한 노광 및 현상을 수행하여 포토레지스트막패턴을 형성하는 단계; 상기 포토레지스트막패턴을 식각마스크로 한 식각으로 상기 물질막패턴 및 패턴더미를 형성하는 단 계; 및 상기 포토레지스트막패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 패턴더미와 상기 액티브영역 사이의 간격은, 상기 패턴더미에 의해 소자의 동작에 영향을 주는 것을 억제하는 범위 내에서 결정되는 것이 바람직하다.
이 경우, 상기 패턴더미와 상기 액티브영역 사이의 간격은, 기생커패시턴스, 임플란트 쉐도우 효과 및 접합영역 형성을 고려하여 결정되도록 할 수 있다.
상기 패턴더미는 상기 물질막패턴과 나란하게 배치되는 스트라이프 형태로 형성할 수 있다.
이 경우, 상기 스트라이프 형태의 패턴더미의 폭은, 기생커패시턴스의 억제, 포토리소그라피공정의 여유도 증대 및 최소화된 식각 바이어스가 얻어지는 범위 내에서 결정되는 것이 바람직하다.
그리고 상기 스트라이프 형태의 패턴더미는 복수개가 상호 이격되도록 형성할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 패턴더미를 이용한 반도체소자의 제조방법은, 소자분리영역에 의해 둘러싸이는 액티브영역을 갖는 반도체기판 위에 패터닝하고자 하는 물질막을 증착하는 단계; 상기 물질막 위에 포토레지스트막을 증착하는 단계; 상기 액티브영역과 중첩되도록 형성될 물질막패턴에 대응되는 제1 광차단패턴과, 상기 소자분리영역에서 상기 액티브영역과 일정 간격 이격되도록 형성될 복수개의 패턴더미들에 대응되는 제2 광차단패턴들과, 상기 복수개의 패턴더미들의 단부를 연결하는 연결용 패턴더미에 대응되는 제3 광차단패턴을 갖는 포토마스크를 이용한 노광 및 현상을 수행하여 포토 레지스트막패턴을 형성하는 단계; 상기 포토레지스트막패턴을 식각마스크로 한 식각으로 상기 물질막패턴, 패턴더미들 및 연결용 패턴더미를 형성하는 단계; 및 상기 포토레지스트막패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 패턴더미를 이용한 반도체소자의 제조방법은, 소자분리영역에 의해 둘러싸이는 액티브영역을 갖는 반도체기판 위에 패터닝하고자 하는 물질막을 증착하는 단계; 상기 물질막 위에 포토레지스트막을 증착하는 단계; 상기 액티브영역과 중첩되도록 형성될 물질막패턴에 대응되는 제1 광차단패턴과, 상기 소자분리영역에서 상기 액티브영역과 일정 간격 이격되도록 형성될 패턴더미에 대응되는 제2 광차단패턴과, 상기 패턴더미의 양 단에서 상기 패턴더미보다 큰 폭으로 형성될 보조 패턴더미에 대응하는 제3 광차단패턴을 갖는 포토마스크를 이용한 노광 및 현상을 수행하여 포토레지스트막패턴을 형성하는 단계; 상기 포토레지스트막패턴을 식각마스크로 한 식각으로 상기 물질막패턴, 패턴더미 및 보조 패턴더미를 형성하는 단계; 및 상기 포토레지스트막패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 패턴더미를 이용한 반도체소자의 제조방법은, 소자분리영역에 의해 상호 이격되는 제1 액티브영역 및 제2 액티브영역을 갖는 반도체기판 위에 패터닝하고자 하는 물질막을 증착하는 단계; 상기 물질막 위에 포토레지스트막을 증착하는 단계; 상기 제1 액티브영역 및 제2 액티브영역과 각각 중첩되도록 형성될 제1 물질막패턴 및 제2 물질막패턴에 각각 대응되는 제1 광차단패턴들과, 상기 소자분리영역 위에서 상기 제1 액티브영역 및 제2 액티브영역과 일정 간격 이격되도록 배치되되, 소자의 동작에 영향을 주는 것이 최대한 억제되도록 결정되는 제1 액티브영역과의 간격 및 제2 액티브영역과의 간격을 유지하는 범위 내에서 최대한의 폭을 갖는 패턴더미에 대응되는 제2 광차단패턴을 갖는 포토마스크를 이용한 노광 및 현상을 수행하여 포토레지스트막패턴을 형성하는 단계; 상기 포토레지스트막패턴을 식각마스크로 한 식각으로 상기 제1 물질막패턴, 제2 물질막패턴 및 패턴더미를 형성하는 단계; 및 상기 포토레지스트막패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 3은 본 발명에 따른 패턴더미를 갖는 반도체소자를 설명하기 위하여 나타내 보인 레이아웃도이다.
도 3을 참조하면, 소자분리영역(300)에 의해 액티브영역(310)이 한정된다. 즉 액티브영역(310)은 소자분리영역(300)에 의해 둘러싸이며, 트랜지스터와 같은 소자들이 배치되는 영역이다. 따라서 액티브영역(310)에는 소자를 구성하는 주 패턴(320)이 배치된다. 주 패턴(320)은 게이트패턴일 수도 있고, 다른 도전막패턴 또는 절연막패턴일 수도 있다. 또한 주 패턴(320)은 본 실시예서와 같은 스트라이프 형태일 수도 있고, 그 외의 다른 형태일 수도 있다. 주 패턴(320) 외에도 액티브영역(310)에는 컨택(330)들이 배치되는데, 일 예로서 상기 컨택(330)은 비트라인컨택 일 수 있다.
소자분리영역(300)에는 패턴더미(340)가 배치된다. 이 패턴더미(340)는 액티브영역(310)과 일정 간격(d) 이격되도록 배치된다. 이때 패턴더미(340)와 액티브영역(310) 사이의 간격(d)은 정해진 디자인룰(design rule)에 의해 결정된다. 일 예로서, 패턴더미(340)는 종래의 보조패턴과 달리 포토마스크로부터 실제 웨이퍼상에 전사되는 패턴이기 때문에, 소자의 동작에 나쁜 영향을 끼치지 말아야 한다. 따라서 상기 디자인룰은, 상기 패턴더미(340)에 의해 소자의 동작에 영향을 주는 것을 억제하는 범위 내에서 결정되며, 일 예로서 기생 커패시턴스, 임플란트 쉐도우 효과(implant shadow effect) 및 접합영역 형성과정을 고려하여 결정한다.
상기 패턴더미(340)은, 독립패턴 형태의 주 패턴(320)을 밀집패턴 또는 반-밀집패턴과 유사한 상황으로 만들어주며, 이에 따라 주 패턴(320) 형성을 위한 포토리소그라피공정 과정에서의 초점심도의 여유도를 향상시키기 위한 것이다. 따라서 패턴더미(340)도 주 패턴(320)과 동일한 스트라이프 형태를 갖는다. 이때 스트라이프 형태의 패턴더미(340)의 폭도, 소자의 동작에 나쁜 영향을 주지 않고 공정을 용이하게 진행할 수 있는 조건, 예컨대 기생커패시턴스의 억제, 포토리소그라피공정의 여유도 증대 및 최소화된 식각 바이어스가 얻어지는 범위 내에서 결정되도록 한다.
상기 패턴더미(340)는 단독으로 존재할 수도 있지만, 복수개가 상호 이격되도록 존재할 수도 있다. 본 실시예에서는 상호 나란하면서 이격되도록 배치되는 제1 패턴더미(341) 및 제2 패턴더미(342)가 패턴더미(340)를 구성하는 것을 예로 들 었으며, 경우에 따라서는 3개 이상의 패턴더미들이 존재할 수도 있다. 패턴더미(340)가 복수개로 존재할 경우, 포토리소그라피공정 과정에서 패턴더미(340)가 붕괴되어 제1 패턴더미(341) 및 제2 패턴더미(342)의 프로파일이 원하지 않게 형성될 수도 있다. 따라서 이를 방지하기 위하여 제1 패턴더미(341) 및 제2 패턴더미(342)의 단부를 상호 연결시키는 연결용 패턴더미(350)를 더 구비할 수 있다. 연결용 패턴더미(350)는 제1 패턴더미(341) 및 제2 패턴더미(342)를 견고하게 하여, 포토리소그라피공정 후에 두 패턴더미가 붕괴되는 것을 억제시킨다. 비록 도면에 나타내지는 않았지만, 상기 연결용 패턴더미(350)는, 사다리 형태와 같이 제1 패턴더미(341)와 제2 패턴더미(342)의 중간에서 두 패턴더미를 상호 연결하도록 배치될 수도 있다.
도 4는 본 발명에 따른 패턴더미를 갖는 반도체소자에 구비되는 패턴더미의 여러 예들을 설명하기 위하여 나타내 보인 레이아웃도이다.
도 4를 참조하면, 먼저 소자분리영역(400)에 의해 제1 액티브영역(411) 및 제2 액티브영역(412)이 한정된다. 제1 액티브영역(411)은 상대적으로 넓은 영역으로 이루어지며, 제2 액티브영역(412)은 상대적으로 좁은 영역으로 이루어진다. 제1 액티브영역(411) 내에는 제1 주 패턴(421)이 스트라이프 형태로 배치되며, 제2 액티브영역(412) 내에는 제2 주 패턴(422)이 스트라이프 형태로 배치된다.
제1 액티브영역(411) 및 인접한 다른 제1 액티브영역(411) 사이의 소자분리영역(400)과, 제2 액티브영역(412) 및 인접한 다른 제2 액티브영역(412) 사이의 소자분리영역(400)과, 그리고 제1 액티브영역(411) 및 제2 액티브영역(412) 사이의 소자분리영역(400)에는 패턴더미들(441, 442, 443)이 배치된다. 어떤 패턴더미(441, 442, 443)라도, 인접한 액티브영역들과는 일정 간격 이격되도록 배치되며, 그 이격간격은, 도 3을 참조하여 설명한 바와 같은 조건하에서 결정된다.
먼저 첫 번째 패턴더미(441)의 경우, 제1 액티브영역(411) 및 제2 액티브영역(412) 사이의 소자분리영역(400)에 배치되는데, 제1 액티브영역(411)과의 제1 간격 및 제2 액티브영역(412)과의 제2 간격 또한 정해진 디자인룰에 의해 소자의 동작에 영향을 끼치지 않는 범위 내에서 결정된다. 상기 패턴더미(441)의 경우, 도 3을 참조하여 설명한 바와 같이, 복수개가 상호 이격되도록 배치되며, 양 단부에 복수개의 패턴더미(441)들을 상호 연결시키는 연결용 패턴더미를 포함하는 경우이다.
다음에 두 번째 패턴더미(442)의 경우, 패턴더미(441)와 마찬가지로 제1 액티브영역(411) 및 제2 액티브영역(412) 사이의 소자분리영역(400)에 배치된다. 단지 패턴더미(441)가 복수개로 구성되는 것과는 다르게 하나의 패턴더미(442)만으로 구성되며, 그 폭이 상대적으로 크다. 이는 제1 액티브영역(411) 및 제2 액티브영역(412) 사이의 소자분리영역(400)의 폭이 복수개의 패턴더미를 삽입시키기엔 좁고 하나의 패턴더미를 삽입시키기엔 패턴더미와 액티브영역 사이의 간격이 정해진 간격보다 더 클 경우에 적용할 수 있다. 즉 패턴더미(442)가 제1 액티브영역(411)과의 간격 및 제2 액티브영역(412)과의 간격이 유지되는 한도내에서 최대한의 폭을 갖도록 배치된다.
다음에 세 번째 패턴더미(443)는 상호 인접하는 제1 액티브영역(411)들 사이의 소자분리영역(400)에 배치된다. 상기 패턴더미(443)는, 액티브영역들 사이의 공 간에 하나의 패턴더미만 삽입할 수 있는 경우에 적용되며, 따라서 상대적으로 작은 폭을 갖는다. 이 경우 패턴더미(443)가 붕괴되는 것을 억제하기 위하여 패턴더미(443)의 양 단에는 패턴더미(443)보다 큰 폭을 갖는 보조 패턴더미(444)가 배치된다.
도 5는 본 발명에 따른 패턴더미를 갖는 반도체소자를 채용하는 경우에서의 바람직한 설계 예를 설명하기 위하여 나타내 보인 레이아웃도이다. 그리고 도 6은 본 발명에 따른 패턴더미를 갖는 반도체소자를 채용하는 경우에서의 바람직하지 않은 설계 예를 설명하기 위하여 나타내 보인 레이아웃도이다. 도 5 및 도 6에서 도 3과 동일한 참조부호는 동일한 요소를 나타내며, 따라서 중복되는 설명은 생략하기로 한다.
먼저 도 5에 나타낸 바와 같이, 패턴더미(340)를 이용하여 원하는 프로파일의 주 패턴들(321, 322)을 형성하기 위해서는, 액티브영역(310) 및 주 패턴들(321, 322)에 대한 적절한 디자인이 이루어져야 한다. 즉 주 패턴들(321, 322) 사이의 간격(d2)이 너무 크지 않아야 한다. 그리고 주 패턴들(321, 322)과, 주 패턴들(321, 322)과 중첩해 있는 액티브영역(310)의 가장자리 사이의 간격(d3)도 너무 크기 않아야 한다. 만약 위의 간격들(d2, d3)이 너무 크게 되면, 액티브영역(310)과 패턴더미(340) 사이의 간격도 커지게 되고, 그러면 패턴더미(340)에 의한 독립패턴의 초점심도의 여유도 증가 효과가 감소되기 때문이다.
이와 같은 의미에서, 도 6에 나타낸 바와 같이, 주 패턴들(321, 322)이 간격(d4)이 크고, 주 패턴들(321, 322)과, 주 패턴들(321, 322)과 중첩해 있는 액티브 영역(310)의 가장자리 사이의 간격(d5)이 큰 경우에는, 주 패턴들(321, 322) 및 액티브영역(310)에 대한 적절한 디자인이 이루어졌다고 할 수 없다. 따라서 주 패턴과 액티브영역에 대한 디자인은, 패턴더미(340)에 의한 주 패턴의 초점심도의 여유도 증가 효과가 나타날 수 있도록 이루어져야 한다.
도 7은 적정 에너지 및 최적 포커스를 사용하여 본 발명에 따른 패턴더미를 갖는 반도체소자의 패턴형성결과를 나타내 보인 도면이다. 그리고 도 8은 오버에너지 및 디포커스를 사용하여 본 발명에 따른 패턴더미를 갖는 반도체소자의 패턴형성결과를 나타내 보인 도면이다. 도 7 및 도 8에서 도 3과 동일한 참조부호는 동일한 요소를 나타내며, 따라서 중복되는 설명은 생략하기로 한다.
먼저 도 7에 나타낸 바와 같이, 적정 에너지 및 최적의 초점 조건에서 패턴더미(340)와 함께 주 패턴(320)을 형성한 경우, 패턴더미(340)와 액티브영역(300) 사이의 간격이 정해진 조건을 충족하는 한, 원하는 프로파일의 주 패턴(320)이 형성된다는 것을 알 수 있다. 다음에 도 8에 나타낸 바와 같이, 오버 에너지(over-energy) 및 디포커스(defocus) 조건에서 패턴더미(340)와 함께 주 패턴(320)을 형성한 경우, 패턴더미(340)와 액티브영역(300) 사이의 간격이 정해진 조건을 충족하는 한, 비록 주 패턴(320)이 붕괴되더라도 양호한 프로파일의 패턴더미(340)를 얻을 수 있다는 것을 알 수 있다.
도 9는 본 발명에 따른 패턴더미를 이용한 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도이다.
먼저 소자분리영역(910)에 의해 둘러싸이는 액티브영역(920)을 갖는 반도체 기판(900) 위에 패터닝하고자 하는 물질막을 증착한다. 그리고 물질막 위에 포토레지스트막(미도시)을 증착한다. 다음에 광차단패턴을 갖는 포토마스크를 이용하여 상기 포토레지스트막을 패터닝하여 물질막의 일부 표면을 노출시키는 개구부를 갖는 포토레지스트막패턴(미도시)을 형성한다. 상기 포토마스크는, 액티브영역(920)과 중첩되도록 형성될 물질막패턴(930)에 대응되는 광차단패턴과, 소자분리영역(910) 위에서 액티브영역(920)과 일정 간격(d6) 이격되도록 형성될 패턴더미(940)에 대응되는 제2 광차단패턴을 갖는다. 이와 같은 포토마스크는, 패턴더미(940)와 액티브영역(920) 사이의 간격(d6)은, 기생커패시턴스, 임플란트 쉐도우 효과 및 접합영역 형성을 고려하여 소자의 동작에 영향을 주지 않는 조건하에서 결정되도록 설계되어야 한다. 다음에 형성된 포토레지스트막패턴을 식각마스크로 한 식각으로 물질막패턴(930) 및 패턴더미(940)를 형성하고, 이어서 포토레지스트막패턴을 제거한다.
경우에 따라서, 도 3을 참조하여 설명한 바와 같이, 참조번호 "340" 및 "350"으로 나타낸 패턴더미와 연결용 패턴더미를 형성하고자 하는 경우, 액티브영역(310)과 중첩되도록 형성될 주 패턴(320)에 대응되는 제1 광차단패턴과, 소자분리영역(300)에서 액티브영역(310)과 일정 간격(d1) 이격되도록 형성될 복수개의 패턴더미들(340)에 대응되는 제2 광차단패턴들과, 복수개의 패턴더미들(340)의 단부를 연결하는 연결용 패턴더미(350)에 대응되는 제3 광차단패턴을 갖는 포토마스크를 사용할 수 있다.
경우에 따라서, 도 4를 참조하여 설명한 바와 같이, 참조번호 "443" 및 "444"로 나타낸 패턴더미 및 보조 패턴더미를 형성하고자 하는 경우에는, 액티브영역(411)과 중첩되도록 형성될 주 패턴(421)에 대응되는 제1 광차단패턴과, 소자분리영역(400)에서 액티브영역(411)과 일정 간격 이격되도록 형성될 패턴더미(443)에 대응되는 제2 광차단패턴과, 상기 패턴더미(443)의 양 단에서 패턴더미(443)보다 큰 폭으로 형성될 보조 패턴더미에 대응하는 제3 광차단패턴을 갖는 포토마스크를 사용할 수도 있다.
경우에 따라서는, 도 4를 참조하여 설명한 바와 같이, 참조번호 "444"로 나타낸 패턴더미를 형성하고자 하는 경우에는, 상호 인접한 제1 액티브영역(411) 및 제2 액티브영역(412)과 각각 중첩되도록 형성될 제1 주 패턴(421) 및 제2 주 패턴(422)에 각각 대응되는 제1 광차단패턴들과, 소자분리영역(400) 위에서 제1 액티브영역(411) 및 제2 액티브영역(412)과 일정 간격 이격되도록 배치되되, 소자의 동작에 영향을 주는 것이 최대한 억제되도록 결정되는 제1 액티브영역(411)과의 간격 및 제2 액티브영역(412)과의 간격을 유지하는 범위 내에서 최대한의 폭을 갖는 패턴더미(442)에 대응되는 제2 광차단패턴을 갖는 포토마스크를 사용할 수도 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 패턴더미를 갖는 반도체소자 및 패턴더미를 이용한 반도체소자의 제조방법에 의하면, 소자분리영역에 패턴더미를 형성함으로써 소자의 동작에 영향을 주지 않으면서 원하는 프로파일의 주 패턴을 형성할 수 있으며, 특히 패턴더미와 함께 연결용 패턴더미, 보조 패턴더미 등을 함께 형성함으로써 패턴더미가 붕괴되는 것을 방지할 수 있다는 이점이 제공된다. 또 한 이 외에도 패턴더미를 액티브영역과 적절한 범위 내에서의 간격을 갖도록 함으로써 최대한의 공정마진을 확보할 수 있으며 임계치수의 균일도도 확보할 수 있다는 이점도 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
Claims (19)
- 소자분리영역에 의해 둘러싸이는 액티브영역과 중첩되도록 배치되는 주 패턴; 및상기 소자분리영역 위에서 상기 액티브영역과 일정 간격 이격되도록 배치되는 패턴더미를 포함하는 것을 특징으로 하는 반도체소자.
- 제1항에 있어서,상기 패턴더미와 상기 액티브영역 사이의 간격은, 상기 패턴더미에 의해 소자의 동작에 영향을 주는 것을 억제하는 범위 내에서 결정되는 것을 특징으로 하는 반도체소자.
- 제2항에 있어서,상기 패턴더미와 상기 액티브영역 사이의 간격은, 기생커패시턴스, 임플란트 쉐도우 효과 및 접합영역 형성을 고려하여 결정되도록 하는 것을 특징으로 하는 반도체소자.
- 제1항에 있어서,상기 패턴더미는 상기 주 패턴과 나란하게 배치되는 스트라이프 형태인 것을 특징으로 하는 반도체소자.
- 제4항에 있어서,상기 스트라이프 형태의 패턴더미의 폭은, 기생커패시턴스의 억제, 포토리소그라피공정의 여유도 증대 및 최소화된 식각 바이어스가 얻어지는 범위 내에서 결정되는 것을 특징으로 하는 반도체소자.
- 제4항에 있어서,상기 스트라이프 형태의 패턴더미는 복수개가 상호 이격되도록 배치되는 것을 특징으로 하는 반도체소자.
- 제6항에 있어서,상기 복수개의 패턴더미들의 단부를 상호 연결시키는 연결용 패턴더미를 더 구비하는 것을 특징으로 하는 반도체소자.
- 제4항에 있어서,상기 스트라이프 형태의 패턴더미의 양 단에서 상기 패턴더미보다 큰 폭을 가지며 배치되는 보조 패턴더미를 더 구비하는 것을 특징으로 하는 반도체소자.
- 소자분리영역에 의해 상호 이격되는 제1 액티브영역 및 제2 액티브영역과 각각 중첩되도록 배치되는 제1 주 패턴과 제2 주 패턴; 및상기 소자분리영역 위에서 상기 제1 액티브영역 및 제2 액티브영역과 일정 간격 이격되도록 배치되되, 소자의 동작에 영향을 주는 것을 최대한 억제하도록 결정되는 제1 액티브영역과의 간격 및 제2 액티브영역과의 간격을 유지하는 범위 내에서 최대한의 폭을 갖는 패턴 더미를 포함하는 것을 특징으로 하는 반도체소자.
- 제9항에 있어서,상기 패턴더미와 상기 제1 및 제2 액티브영역 사이의 간격은, 기생커패시턴스, 임플란트 쉐도우 효과 및 접합영역 형성을 고려하여 결정되도록 하는 것을 특징으로 하는 반도체소자.
- 소자분리영역에 의해 둘러싸이는 액티브영역을 갖는 반도체기판 위에 패터닝하고자 하는 물질막을 증착하는 단계;상기 물질막 위에 포토레지스트막을 증착하는 단계;상기 액티브영역과 중첩되도록 형성될 물질막패턴에 대응되는 광차단패턴과, 상기 소자분리영역 위에서 상기 액티브영역과 일정 간격 이격되도록 형성될 패턴더미에 대응되는 제2 광차단패턴을 갖는 포토마스크를 이용한 노광 및 현상을 수행하여 포토레지스트막패턴을 형성하는 단계;상기 포토레지스트막패턴을 식각마스크로 한 식각으로 상기 물질막패턴 및 패턴더미를 형성하는 단계; 및상기 포토레지스트막패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제11항에 있어서,상기 패턴더미와 상기 액티브영역 사이의 간격은, 상기 패턴더미에 의해 소자의 동작에 영향을 주는 것을 억제하는 범위 내에서 결정되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제12항에 있어서,상기 패턴더미와 상기 액티브영역 사이의 간격은, 기생커패시턴스, 임플란트 쉐도우 효과 및 접합영역 형성을 고려하여 결정되도록 하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제11항에 있어서,상기 패턴더미는 상기 물질막패턴과 나란하게 배치되는 스트라이프 형태로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제14항에 있어서,상기 스트라이프 형태의 패턴더미의 폭은, 기생커패시턴스의 억제, 포토리소그라피공정의 여유도 증대 및 최소화된 식각 바이어스가 얻어지는 범위 내에서 결정되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제14항에 있어서,상기 스트라이프 형태의 패턴더미는 복수개가 상호 이격되도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 소자분리영역에 의해 둘러싸이는 액티브영역을 갖는 반도체기판 위에 패터닝하고자 하는 물질막을 증착하는 단계;상기 물질막 위에 포토레지스트막을 증착하는 단계;상기 액티브영역과 중첩되도록 형성될 물질막패턴에 대응되는 제1 광차단패턴과, 상기 소자분리영역에서 상기 액티브영역과 일정 간격 이격되도록 형성될 복수개의 패턴더미들에 대응되는 제2 광차단패턴들과, 상기 복수개의 패턴더미들의 단부를 연결하는 연결용 패턴더미에 대응되는 제3 광차단패턴을 갖는 포토마스크를 이용한 노광 및 현상을 수행하여 포토레지스트막패턴을 형성하는 단계;상기 포토레지스트막패턴을 식각마스크로 한 식각으로 상기 물질막패턴, 패턴더미들 및 연결용 패턴더미를 형성하는 단계; 및상기 포토레지스트막패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 소자분리영역에 의해 둘러싸이는 액티브영역을 갖는 반도체기판 위에 패터닝하고자 하는 물질막을 증착하는 단계;상기 물질막 위에 포토레지스트막을 증착하는 단계;상기 액티브영역과 중첩되도록 형성될 물질막패턴에 대응되는 제1 광차단패턴과, 상기 소자분리영역에서 상기 액티브영역과 일정 간격 이격되도록 형성될 패턴더미에 대응되는 제2 광차단패턴과, 상기 패턴더미의 양 단에서 상기 패턴더미보다 큰 폭으로 형성될 보조 패턴더미에 대응하는 제3 광차단패턴을 갖는 포토마스크를 이용한 노광 및 현상을 수행하여 포토레지스트막패턴을 형성하는 단계;상기 포토레지스트막패턴을 식각마스크로 한 식각으로 상기 물질막패턴, 패턴더미 및 보조 패턴더미를 형성하는 단계; 및상기 포토레지스트막패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 소자분리영역에 의해 상호 이격되는 제1 액티브영역 및 제2 액티브영역을 갖는 반도체기판 위에 패터닝하고자 하는 물질막을 증착하는 단계;상기 물질막 위에 포토레지스트막을 증착하는 단계;상기 제1 액티브영역 및 제2 액티브영역과 각각 중첩되도록 형성될 제1 물질막패턴 및 제2 물질막패턴에 각각 대응되는 제1 광차단패턴들과, 상기 소자분리영역 위에서 상기 제1 액티브영역 및 제2 액티브영역과 일정 간격 이격되도록 배치되되, 소자의 동작에 영향을 주는 것이 최대한 억제되도록 결정되는 제1 액티브영역과의 간격 및 제2 액티브영역과의 간격을 유지하는 범위 내에서 최대한의 폭을 갖는 패턴더미에 대응되는 제2 광차단패턴을 갖는 포토마스크를 이용한 노광 및 현상 을 수행하여 포토레지스트막패턴을 형성하는 단계;상기 포토레지스트막패턴을 식각마스크로 한 식각으로 상기 제1 물질막패턴, 제2 물질막패턴 및 패턴더미를 형성하는 단계; 및상기 포토레지스트막패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050087205A KR100712996B1 (ko) | 2005-09-20 | 2005-09-20 | 패턴더미를 갖는 반도체소자 및 패턴더미를 이용한반도체소자의 제조방법 |
| TW094145071A TWI270122B (en) | 2005-09-20 | 2005-12-19 | Semiconductor device having dummy pattern and method for manufacturing the same |
| US11/321,764 US20070063223A1 (en) | 2005-09-20 | 2005-12-28 | Semiconductor device having pattern-dummy and method for manufacturing the same using pattern-dummy |
| JP2006011921A JP2007086715A (ja) | 2005-09-20 | 2006-01-20 | パターンダミーを持つ半導体素子及びパターンダミーを用いた半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050087205A KR100712996B1 (ko) | 2005-09-20 | 2005-09-20 | 패턴더미를 갖는 반도체소자 및 패턴더미를 이용한반도체소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070032852A true KR20070032852A (ko) | 2007-03-23 |
| KR100712996B1 KR100712996B1 (ko) | 2007-05-02 |
Family
ID=37883191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050087205A KR100712996B1 (ko) | 2005-09-20 | 2005-09-20 | 패턴더미를 갖는 반도체소자 및 패턴더미를 이용한반도체소자의 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20070063223A1 (ko) |
| JP (1) | JP2007086715A (ko) |
| KR (1) | KR100712996B1 (ko) |
| TW (1) | TWI270122B (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100862870B1 (ko) * | 2007-05-10 | 2008-10-09 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7759773B2 (en) | 2007-02-26 | 2010-07-20 | International Business Machines Corporation | Semiconductor wafer structure with balanced reflectance and absorption characteristics for rapid thermal anneal uniformity |
| US7745909B2 (en) * | 2007-02-26 | 2010-06-29 | International Business Machines Corporation | Localized temperature control during rapid thermal anneal |
| US8053346B2 (en) * | 2007-04-30 | 2011-11-08 | Hynix Semiconductor Inc. | Semiconductor device and method of forming gate and metal line thereof with dummy pattern and auxiliary pattern |
| KR100872721B1 (ko) * | 2007-05-10 | 2008-12-05 | 동부일렉트로닉스 주식회사 | 마스크의 설계방법과 반도체 소자 및 그 제조방법 |
| JP5415710B2 (ja) * | 2008-04-10 | 2014-02-12 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR101762657B1 (ko) * | 2011-01-31 | 2017-07-31 | 삼성전자주식회사 | 도전 패턴 구조물 및 이의 형성 방법 |
| US8643069B2 (en) * | 2011-07-12 | 2014-02-04 | United Microelectronics Corp. | Semiconductor device having metal gate and manufacturing method thereof |
| KR102219096B1 (ko) | 2014-08-06 | 2021-02-24 | 삼성전자주식회사 | 성능 개선을 위한 패턴 구조가 적용된 반도체 장치 |
| KR102521554B1 (ko) | 2015-12-07 | 2023-04-13 | 삼성전자주식회사 | 배선 구조물, 배선 구조물 설계 방법, 및 배선 구조물 형성 방법 |
| US20170365675A1 (en) * | 2016-06-16 | 2017-12-21 | United Microelectronics Corp. | Dummy pattern arrangement and method of arranging dummy patterns |
| CN112782803A (zh) * | 2021-01-08 | 2021-05-11 | 联合微电子中心有限责任公司 | 改善硅基光波导工艺鲁棒性的方法 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01186617A (ja) * | 1988-01-14 | 1989-07-26 | Seiko Epson Corp | 半導体装置 |
| JP2893771B2 (ja) * | 1989-12-08 | 1999-05-24 | セイコーエプソン株式会社 | 半導体装置 |
| JP3047111B2 (ja) * | 1990-06-29 | 2000-05-29 | 富士通株式会社 | マスクのパターン形成方法 |
| US6178543B1 (en) * | 1996-05-16 | 2001-01-23 | United Microelectronics Corp. | Method of designing active region pattern with shift dummy pattern |
| JP3311244B2 (ja) * | 1996-07-15 | 2002-08-05 | 株式会社東芝 | 基本セルライブラリ及びその形成方法 |
| JPH1116999A (ja) * | 1997-06-27 | 1999-01-22 | Hitachi Ltd | 半導体集積回路装置およびその製造方法ならびにその設計方法 |
| US6281049B1 (en) * | 1998-01-14 | 2001-08-28 | Hyundai Electronics Industries Co., Ltd. | Semiconductor device mask and method for forming the same |
| JP2000077681A (ja) * | 1998-09-03 | 2000-03-14 | Murata Mfg Co Ltd | 電子部品の製造方法 |
| JP3506645B2 (ja) | 1999-12-13 | 2004-03-15 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP4836304B2 (ja) | 1999-12-15 | 2011-12-14 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US6563148B2 (en) * | 2000-04-19 | 2003-05-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with dummy patterns |
| JP3593079B2 (ja) * | 2000-10-02 | 2004-11-24 | 松下電器産業株式会社 | 半導体集積回路装置及びその製造方法 |
| JP2002158278A (ja) * | 2000-11-20 | 2002-05-31 | Hitachi Ltd | 半導体装置およびその製造方法ならびに設計方法 |
| JP4350886B2 (ja) * | 2000-12-07 | 2009-10-21 | 富士通マイクロエレクトロニクス株式会社 | ダミーパターンの配置方法、半導体装置を製造する方法及びｃａｄシステム |
| JP2003017390A (ja) * | 2001-06-29 | 2003-01-17 | Toshiba Corp | パターン形成方法及びパターン形成に用いるマスク |
| JP3708037B2 (ja) * | 2001-10-22 | 2005-10-19 | 株式会社東芝 | 半導体装置 |
| KR20030047387A (ko) * | 2001-12-10 | 2003-06-18 | 삼성전자주식회사 | 반도체소자의 패턴 형성방법 및 이에 따른 반도체소자 |
| JP4190227B2 (ja) * | 2002-07-31 | 2008-12-03 | 富士通マイクロエレクトロニクス株式会社 | フォトマスク、その設計方法及びそれを用いた半導体装置の製造方法 |
| JP4361248B2 (ja) * | 2002-07-31 | 2009-11-11 | 富士通マイクロエレクトロニクス株式会社 | フォトマスク、そのパターン欠陥検出方法及びそれを用いたパターン形成方法 |
| US20050009312A1 (en) * | 2003-06-26 | 2005-01-13 | International Business Machines Corporation | Gate length proximity corrected device |
-
2005
- 2005-09-20 KR KR1020050087205A patent/KR100712996B1/ko not_active IP Right Cessation
- 2005-12-19 TW TW094145071A patent/TWI270122B/zh not_active IP Right Cessation
- 2005-12-28 US US11/321,764 patent/US20070063223A1/en not_active Abandoned
-
2006
- 2006-01-20 JP JP2006011921A patent/JP2007086715A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100862870B1 (ko) * | 2007-05-10 | 2008-10-09 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200713422A (en) | 2007-04-01 |
| JP2007086715A (ja) | 2007-04-05 |
| KR100712996B1 (ko) | 2007-05-02 |
| US20070063223A1 (en) | 2007-03-22 |
| TWI270122B (en) | 2007-01-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100712996B1 (ko) | 패턴더미를 갖는 반도체소자 및 패턴더미를 이용한반도체소자의 제조방법 | |
| US10670958B2 (en) | Method for forming a layout pattern | |
| US20100038798A1 (en) | Method for correcting mask pattern, photomask, method for fabricating photomask, electron beam writing method for fabricating photomask, exposure method, semiconductor device, and method for fabricating semiconductor device | |
| JP2006106757A (ja) | 半導体素子製造用マスク及びその製造方法 | |
| US8383300B2 (en) | Exposure mask with double patterning technology and method for fabricating semiconductor device using the same | |
| KR100307631B1 (ko) | 반도체소자의 미세패턴 형성방법 | |
| US20110191728A1 (en) | Integrated circuit having line end created through use of mask that controls line end shortening and corner rounding arising from proximity effects | |
| TWI480680B (zh) | 曝光光罩及利用其來製造半導體裝置的方法 | |
| US7820345B2 (en) | Exposure mask and a method of making a semiconductor device using the mask | |
| KR20030056499A (ko) | 미세 패턴 형성용 마스크 | |
| US6861178B2 (en) | Phase shift mask, method of exposure, and method of producing semiconductor device | |
| KR100755074B1 (ko) | 포토마스크 및 제조 방법 | |
| KR100801738B1 (ko) | 포토마스크 및 그 형성방법 | |
| KR100673125B1 (ko) | 포토 마스크 | |
| KR20090072669A (ko) | 반도체소자의 콘택홀 형성방법 | |
| TWI573249B (zh) | 半導體佈局圖案之製作方法、半導體元件之製作方法以及半導體元件 | |
| KR100653988B1 (ko) | 포토 마스크 | |
| KR100434707B1 (ko) | 반도체 소자 제조용 노광 마스크 | |
| KR100571411B1 (ko) | 반도체 소자의 마스크 및 그 패턴 형성 방법 | |
| US6797635B2 (en) | Fabrication method for lines of semiconductor device | |
| KR100687868B1 (ko) | 홀 패턴 어레이의 가장 자리 보상 방법 | |
| KR20080000443A (ko) | 슬릿형 콘택을 갖는 포토 마스크 및 그 제조 방법 | |
| KR19980077148A (ko) | 반도체장치의 소자분리막 패턴 형성용 마스크를 이용한 비트라인 콘택 패턴 형성방법 | |
| US20080032210A1 (en) | Method for fabricating mask and device isolation film | |
| KR20040049549A (ko) | 노광마스크 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |