KR102219096B1 - 성능 개선을 위한 패턴 구조가 적용된 반도체 장치 - Google Patents

성능 개선을 위한 패턴 구조가 적용된 반도체 장치 Download PDF

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Abstract

성능 개선을 위한 패턴 구조가 적용된 반도체 장치가 제공된다. 상기 반도체 장치는, 소자 분리막을 사이에 두고 제1 방향으로 이격된 제1 및 제2 액티브 영역, 제1 액티브 영역 상에 제1 방향과 교차하는 제2 방향으로 연장되어 형성되는 제1 노말 게이트, 일부는 소자 분리막의 일단과 오버랩되고 나머지 일부는 제1 액티브 영역과 오버랩되고, 제1 노말 게이트와 제1 방향으로 이격되어 형성된 제1 더미 게이트, 일부는 소자 분리막의 타단과 오버랩되고 나머지 일부는 제2 액티브 영역과 오버랩되어 형성되는 제2 더미 게이트, 제1 노말 게이트와 제1 더미 게이트 사이의 소오스 또는 드레인 영역 상에 형성되는 제1 노말 소오스 또는 드레인 콘택; 및 소자 분리막 상에 제1 및 제2 더미 게이트와 비오버랩되어 형성되고, 제1 노말 소오스 또는 드레인 콘택과 다른 크기를 가지는 더미 콘택을 포함한다.

Description

성능 개선을 위한 패턴 구조가 적용된 반도체 장치{SEMICONDUCTOR DEVICE TO WHICH PATTERN STRUCTURE FOR PERFORMANCE IMPROVEMENT IS APPLIED}
본 발명은 반도체 장치에 관한 것이고, 보다 구체적으로는, 성능 개선을 위한 패턴 구조가 적용된 반도체 장치에 관한 것이다.
반도체 장치 제조 공정이 점차 미세화 됨에 따라, 미세 패터닝 공정의 어려움이 점점 증가하고 있다. 이에 따라 미세 패터닝 공정의 어려움을 극복하고 소형화된 반도체 장치의 성능을 개선할 수 있는 방안이 필요하다.
본 발명이 해결하고자 하는 기술적 과제는, 소형화된 반도체 장치의 성능을 개선할 수 있는 패턴 구조가 적용된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 실시예는, 소자 분리막을 사이에 두고 제1 방향으로 이격된 제1 및 제2 액티브 영역, 제1 액티브 영역 상에 제1 방향과 교차하는 제2 방향으로 연장되어 형성되는 제1 노말 게이트, 일부는 소자 분리막의 일단과 오버랩되고 나머지 일부는 제1 액티브 영역과 오버랩되고, 제1 노말 게이트와 제1 방향으로 이격되어 형성된 제1 더미 게이트, 일부는 소자 분리막의 타단과 오버랩되고 나머지 일부는 제2 액티브 영역과 오버랩되어 형성되는 제2 더미 게이트, 제1 노말 게이트와 제1 더미 게이트 사이의 소오스 또는 드레인 영역 상에 형성되는 제1 노말 소오스 또는 드레인 콘택 및 소자 분리막 상에 제1 및 제2 더미 게이트와 비오버랩되어 형성되고, 제1 노말 소오스 또는 드레인 콘택과 다른 크기를 가지는 더미 콘택을 포함한다.
상기 제1 노말 게이트와 제1 더미 게이트 사이의 간격은, 제1 더미 게이트와 제2 더미 게이트 사이의 간격과 동일할 수 있다.
상기 제1 노말 게이트와 제1 더미 게이트는 동일한 금속을 포함할 수 있다.
상기 제1 노말 게이트와 제1 더미 게이트의 크기는 동일할 수 있다.
상기 더미 콘택은 제1 노말 게이트 하부에 배치된 제1 액티브 영역에 압축 스트레스를 인가하는 금속 물질을 포함할 수 있다.
상기 더미 콘택은 제1 노말 소오스 또는 드레인 콘택보다 크기가 클 수 있다.
상기 더미 콘택은 제1 노말 소오스 또는 드레인 콘택보다 크기가 작을 수 있다.
상기 더미 콘택은 텅스텐을 포함할 수 있다.
상기 더미 콘택은 제1 노말 게이트 하부에 배치된 제1 액티브 영역에 인장 스트레스를 인가하는 금속 물질을 포함할 수 있다.
상기 더미 콘택은 제1 노말 소오스 또는 드레인 콘택보다 크기가 작을 수 있다.
상기 더미 콘택은 제1 노말 소오스 또는 드레인 콘택보다 크기가 클 수 있다.
상기 제2 액티브 영역 상에 제2 방향으로 연장되어 형성되고, 제2 더미 게이트와 제1 방향으로 이격된 제2 노말 게이트와, 제2 노말 게이트와 제2 더미 게이트 사이의 소오스 또는 드레인 영역 상에 형성되는 제2 노말 소오스 또는 드레인 콘택을 더 포함할 수 있다.
상기 제1 노말 소오스 또는 드레인 콘택과 더미 콘택 사이의 간격은, 더미 콘택과 제2 노말 소오스 또는 드레인 콘택 사이의 간격과 동일할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 실시예는, 제1 영역과 제2 영역을 포함하는 기판, 제1 영역에 배치되고, 제1 소자 분리막을 사이에 두고 제1 방향으로 이격된 제1 및 제2 액티브 영역, 제1 액티브 영역 상에 제1 방향과 교차하는 제2 방향으로 연장되어 형성되는 제1 노말 게이트, 제1 노말 게이트의 일측에 배치된 제1 소오스 또는 드레인 영역 상에 형성되는 제1 노말 소오스 또는 드레인 콘택, 제1 소자 분리막 상에 형성되고, 제1 노말 소오스 또는 드레인 콘택의 크기보다 큰 제1 더미 콘택, 제2 영역에 배치되고, 제2 소자 분리막을 사이에 두고 제1 방향으로 이격된 제3 및 제4 액티브 영역, 제2 액티브 영역 상에 제2 방향으로 연장되어 형성되는 제2 노말 게이트, 제2 노말 게이트의 일측에 배치된 제2 소오스 또는 드레인 영역 상에 형성되는 제2 노말 소오스 또는 드레인 콘택 및 제2 소자 분리막 상에 형성되고, 제2 노말 소오스 또는 드레인 콘택의 크기보다 작은 제2 더미 콘택을 포함한다.
상기 제1 영역은 NMOS 영역을 포함하고, 제2 영역은 PMOS 영역을 포함할 수 있다.
상기 제1 더미 콘택은 제2 더미 콘택보다 클 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 소자 분리막을 사이에 두고 제1 방향으로 이격된 제1 및 제2 액티브 영역, 제1 액티브 영역 상에 제1 방향과 교차하는 제2 방향으로 연장되어 형성되는 제1 노말 게이트, 일부는 소자 분리막의 일단과 오버랩되고 나머지 일부는 제1 액티브 영역과 오버랩되고, 제1 노말 게이트와 제1 방향으로 이격되어 형성된 제1 더미 게이트, 일부는 소자 분리막의 타단과 오버랩되고 나머지 일부는 제2 액티브 영역과 오버랩되어 형성되는 제2 더미 게이트를 포함하되, 제1 및 제2 더미 게이트는, 제1 노말 게이트와 제1 방향 폭이 다르다.
상기 제1 더미 게이트와 제2 더미 게이트는, 제1 방향으로 서로 이격될 수 있다.
상기 제1 더미 게이트와 제2 더미 게이트는, 제1 방향 폭이 서로 동일할 수 있다.
상기 제1 노말 게이트와 제1 더미 게이트 사이의 간격은, 제1 더미 게이트와 제2 더미 게이트 사이의 간격과 다를 수 있다.
상기 제2 액티브 영역 상에 제2 방향으로 연장되어 형성되는 제2 노말 게이트와, 제1 액티브 영역 상에 제1 노말 게이트를 사이에 두고 제1 더미 게이트와 이격되어 형성되는 제3 더미 게이트를 더 포함할 수 있다.
상기 제3 더미 게이트와 제1 노말 게이트 사이의 간격은, 제1 노말 게이트와 제1 더미 게이트 사이의 간격과 동일할 수 있다.
상기 제3 더미 게이트와 제1 노말 게이트 사이의 소오스 또는 드레인 영역 상에 형성되는 제1 노말 소오스 또는 드레인 콘택과, 제1 노말 게이트와 제1 더미 게이트 사이의 소오스 또는 드레인 영역 상에 형성되는 제2 노말 소오스 또는 드레인 콘택과, 제2 더미 게이트와 제2 노말 게이트 사이의 소오스 또는 드레인 영역 상에 형성되는 제3 노말 소오스 또는 드레인 콘택을 더 포함할 수 있다.
상기 제1 및 제2 노말 소오스 또는 드레인 콘택 사이의 간격은, 제2 및 제3 노말 소오스 또는 드레인 콘택 사이의 간격의 절반일 수 있다.
상기 제3 더미 게이트는, 제1 더미 게이트와 제1 방향 폭이 서로 동일할 수 있다.
상기 제1 더미 게이트와 제2 더미 게이트는, 서로 인접하여 위치할 수 있다.
상기 제1 및 제2 더미 게이트는, 제1 노말 게이트와 동일한 금속 물질을 포함할 수 있다.
상기 제1 및 제2 더미 게이트는 제1 노말 게이트 하부에 배치된 제1 액티브 영역에 압축 스트레스를 인가하는 금속 물질을 포함할 수 있다.
상기 제1 및 제2 더미 게이트는 제1 노말 게이트보다 제1 방향 폭이 클 수 있다.
상기 제1 및 제2 더미 게이트는 제1 노말 게이트보다 제1 방향 폭이 작을 수 있다.
상기 제1 및 제2 더미 게이트는 제1 노말 게이트 하부에 배치된 제1 액티브 영역에 인장 스트레스를 인가하는 금속 물질을 포함할 수 있다.
상기 제1 및 제2 더미 게이트는 제1 노말 게이트보다 제1 방향 폭이 작을 수 있다.
상기 제1 및 제2 더미 게이트는 제1 노말 게이트보다 제1 방향 폭이 클 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 평면도이다.
도 2는 도 1의 AA'선을 따라 절단한 일 실시예의 단면도이다.
도 3은 도 1의 BB'선을 따라 절단한 일 실시예의 단면도이다.
도 4는 도 1의 AA'선을 따라 절단한 다른 실시예의 단면도이다.
도 5는 도 1의 BB'선을 따라 절단한 다른 실시예의 단면도이다.
도 6은 도 1의 AA'선을 따라 절단한 또 다른 실시예의 단면도이다.
도 7은 도 1의 BB'선을 따라 절단한 또 다른 실시예의 단면도이다.
도 8은 도 1의 AA'선을 따라 절단한 또 다른 실시예의 단면도이다.
도 9는 도 1의 BB'선을 따라 절단한 또 다른 실시예의 단면도이다.
도 10은 본 발명의 제2 실시예에 따른 반도체 장치의 평면도이다.
도 11은 본 발명의 제3 실시예에 따른 반도체 장치의 평면도이다.
도 12는 본 발명의 제4 실시예에 따른 반도체 장치의 평면도이다.
도 13은 도 12의 CC'선을 따라 절단한 일 실시예의 단면도이다.
도 14는 도 12의 CC'선을 따라 절단한 다른 실시예의 단면도이다.
도 15는 도 12의 CC'선을 따라 절단한 또 다른 실시예의 단면도이다.
도 16은 도 12의 CC'선을 따라 절단한 또 다른 실시예의 단면도이다.
도 17은 본 발명의 제5 실시예에 따른 반도체 장치의 평면도이다.
도 18은 본 발명의 제6 실시예에 따른 반도체 장치의 평면도이다.
도 19는 본 발명의 제7 실시예에 따른 반도체 장치의 평면도이다.
도 20은 도 19의 DD'선을 따라 절단한 일 실시예의 단면도이다.
도 21은 도 19의 DD'선을 따라 절단한 다른 실시예의 단면도이다.
도 22는 도 19의 DD'선을 따라 절단한 또 다른 실시예의 단면도이다.
도 23은 도 19의 DD'선을 따라 절단한 또 다른 실시예의 단면도이다.
도 24는 본 발명의 제8 실시예에 따른 반도체 장치의 평면도이다.
도 25는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 26 및 도 27은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서는, 도 1 내지 도 3을 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치에 대해 설명하도록 한다. 본 발명의 제1 실시예에 따른 반도체 장치(1)가 NMOS 트랜지스터인 경우를 가정하여 설명하도록 한다. 또한 도 1 내지 도 3은 노말 게이트, 더미 게이트, 더미 콘택, 노말 소오스 또는 드레인 콘택, 액티브 영역 간의 상관 관계를 중점적으로 설명하고자 한 것이다. 즉, 소오스 또는 드레인 영역, 스페이서, 층간 절연막에 대한 설명은 생략하도록 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 평면도이다. 도 2는 도 1의 AA'선을 따라 절단한 일 실시예의 단면도이다. 도 3은 도 1의 BB'선을 따라 절단한 일 실시예의 단면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 제1 및 제2 액티브 영역(AR1, AR2), 제1 및 제2 노말 게이트(NG1, NG2), 제1 내지 제4 더미 게이트(DG1~DG4), 제1 내지 제4 노말 소오스 또는 드레인 콘택(NSDC1~NSDC4), 제1 더미 콘택(DC1)을 포함할 수 있다. 여기에서, 액티브 영역, 노말 게이트, 더미 게이트, 노말 소오스 또는 드레인 콘택, 더미 콘택의 개수는 예를 들어 설명하는 것으로, 이에 한정되는 것은 아니다. 또한 제1 액티브 영역(AR1) 상의 각 구성요소의 배치와 제2 액티브 영역(AR2) 상의 각 구성요소의 배치는 제1 소자 분리막(도 2의 IL1)을 기준으로 대칭되는바, 제1 액티브 영역(AR1) 상의 각 구성요소의 배치를 중심으로 설명하도록 한다.
구체적으로, 제1 및 제2 액티브 영역(AR1, AR2)은 제1 소자 분리막(도 2의 IL1)을 사이에 두고 제1 방향(X)으로 이격되어 배치될 수 있다.
또한 제1 및 제2 액티브 영역(AR1, AR2)은 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 구조를 사용하여도 무방하다. 뿐만 아니라 제1 및 제2 액티브 영역(AR1, AR2)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 및 제2 노말 게이트(NG1, NG2)는 각각 제1 및 제2 액티브 영역(AR1, AR2) 상에 제1 방향(X)과 교차하는 제2 방향(Y)으로 연장되어 형성될 수 있다. 여기에서, 제1 및 제2 노말 게이트(NG1, NG2)는 제1 더미 콘택(DC1)을 중심으로 대칭되고, 동일한 특징을 가지는바, 제1 노말 게이트(NG1)를 중심으로 설명하도록 한다.
제1 노말 게이트(NG1)는 제1 및 제2 더미 게이트(DG1, DG2) 사이에 배치된다. 제1 더미 게이트(DG1)와 제1 노말 게이트(NG1)의 제1 방향(X) 간격은, 제2 더미 게이트(DG2)와 제1 노말 게이트(NG1)의 제1 방향(X) 간격과 동일한 제1 간격(P1)일 수 있다. 또한 제1 노말 게이트(NG1)의 제1 방향(X) 폭은, 제1 및 제2 더미 게이트(DG1, DG2)의 제1 방향(X) 폭과 동일한 제1 폭(W1)일 수 있다. 뿐만 아니라 제1 노말 게이트(NG1)는 제1 및 제2 더미 게이트(DG1, DG2)와 크기가 동일할 수 있다.
제1 노말 게이트(NG1)는 예를 들면, 금속을 포함할 수 있으며, 구체적으로 W 또는 TiN을 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한 제1 노말 게이트(NG1)는 제1 및 제2 더미 게이트(DG1, DG2)와 동일한 금속을 포함할 수 있다.
제1 및 제2 더미 게이트(DG1, DG2)는 제1 액티브 영역(AR1) 상에 형성되고, 제3 및 제4 더미 게이트(DG3, DG4)는 제2 액티브 영역(AR2) 상에 형성될 수 있다. 여기에서, 제1 및 제2 더미 게이트(DG1, DG2)와 제3 및 제4 더미 게이트(DG3, DG4)는 제1 더미 콘택(DC1)을 중심으로 대칭되는바, 제1 및 제2 더미 게이트(DG1, DG2)에 대해 중점적으로 설명하도록 한다.
구체적으로, 제1 더미 게이트(DG1)는 일부가 제1 소자 분리막(도 2의 IL1)의 일단과 오버랩되고 나머지 일부는 제1 액티브 영역(AR1)과 오버랩된다. 또한 제1 더미 게이트(DG1)는 제1 노말 게이트(NG1)와 제1 방향(X)으로 제1 간격(P1)만큼 이격되고, 제2 더미 게이트(DG2) 역시 제1 노말 게이트(NG1)와 제1 방향(X)으로 제1 간격(P1)만큼 이격될 수 있다.
또한 제1 및 제2 더미 게이트(DG1, DG2)는 예를 들면, 금속을 포함할 수 있으며, 구체적으로 W 또는 TiN을 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한 제1 및 제2 더미 게이트(DG1, DG2)는 제1 노말 게이트(NG1)와 동일한 금속을 포함할 수 있다.
추가적으로, 제3 더미 게이트(DG3)는 일부가 제1 소자 분리막(도 2의 IL1)의 타단과 오버랩되고 나머지 일부는 제2 액티브 영역(AR2)과 오버랩된다. 또한 제3 더미 게이트(DG3)와 제1 더미 게이트(DG1) 사이의 제1 방향(X) 간격은 제1 간격(P1)일 수 있다.
제1 및 제2 노말 소오스 또는 드레인 콘택(NSDC1, NSDC2)은 제1 액티브 영역(AR1)에 형성되고, 제3 및 제4 노말 소오스 또는 드레인 콘택(NSDC3, NSDC4)은 제2 액티브 영역(AR2)에 형성될 수 있다. 여기에서, 제1 및 제2 노말 소오스 또는 드레인 콘택(NSDC1, NSDC2)과 제3 및 제4 노말 소오스 또는 드레인 콘택(NSDC3, NSDC4)은 제1 더미 콘택(DC1)을 중심으로 대칭되고, 동일한 특징을 가지는바, 제1 및 제2 노말 소오스 또는 드레인 콘택(NSDC1, NSDC2)에 대해 중점적으로 설명하도록 한다.
제1 노말 소오스 또는 드레인 콘택(NSDC1)은 제1 노말 게이트(NG1)와 제1 더미 게이트(DG1) 사이의 소오스 또는 드레인 영역(미도시) 상에 형성된다. 또한 제2 노말 소오스 또는 드레인 콘택(NSDC2)은 제1 노말 게이트(NG1)와 제2 더미 게이트(DG2) 사이의 소오스 또는 드레인 영역(미도시) 상에 형성된다. 여기에서, 소오스 또는 드레인 영역에 대한 구체적인 설명은 생략하도록 한다.
제1 및 제2 노말 소오스 또는 드레인 콘택(NSDC1, NSDC2)은 제2 방향(Y) 길이가 제1 길이(L1)로 서로 동일하고, 제1 방향(X) 폭은 제2 폭(W2)으로 서로 동일할 수 있다. 또한 제1 및 제2 노말 소오스 또는 드레인 콘택(NSDC1, NSDC2) 사이의 제1 방향(X) 간격 및 제1 노말 소오스 또는 드레인 콘택(NSDC1)과 제1 더미 콘택(DC1) 사이의 간격은 제2 간격(P2)으로 동일할 수 있다.
물론 제3 노말 소오스 또는 드레인 콘택(NSDC3)과 제1 더미 콘택(DC1) 사이의 제1 방향(X) 간격 역시 제2 간격(P2)으로 동일할 수 있다.
추가적으로, 제1 내지 제4 노말 소오스 또는 드레인 콘택(NSDC1~NSDC4)은 예를 들면, 금속을 포함할 수 있으며, 구체적으로 W을 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한 제1 내지 제4 노말 소오스 또는 드레인 콘택(NSDC1~NSDC4)은 제1 더미 콘택(DC1)과 동일한 금속을 포함할 수 있다.
제1 더미 콘택(DC1)은 제1 소자 분리막(도 2의 IL1) 상에 제1 및 제2 더미 게이트(DG1, DG2)와 비오버랩되어 형성되고, 제1 노말 소오스 또는 드레인 콘택(NSDC1)과 다른 크기를 가질 수 있다.
구체적으로, 예를 들면, 제1 더미 콘택(DC1)은 제1 노말 소오스 또는 드레인 콘택(NSDC1)과 제1 방향(X)으로 제2 간격(P2)만큼 이격되고, 제3 노말 소오스 또는 드레인 콘택(NSDC3)과 제1 방향(X)으로 제2 간격(P2)만큼 이격될 수 있다. 또한 제1 더미 콘택(DC1)은 제1 방향(X) 폭이 제2 폭(W2)으로 제1 내지 제4 노말 소오스 또는 드레인 콘택(NSDC1~NSDC4)과 동일할 수 있다. 다만, 제1 더미 콘택(DC1)은 제2 방향(Y) 길이가 제2 길이(L2)로 제1 내지 제4 노말 소오스 또는 드레인 콘택(NSDC1~NSDC4)의 제2 방향(Y) 길이인 제1 길이(L1)보다 길 수 있다. 이는 일 예로 이에 한정되는 것은 아니며, 제1 더미 콘택(DC1)은 제1 방향(X) 폭이 제1 내지 제4 노말 소오스 또는 드레인 콘택(NSDC1~NSDC4)보다 클 수도 있다. 결과적으로, 제1 더미 콘택(DC1)은 제1 내지 제4 노말 소오스 또는 드레인 콘택(NSDC1~NSDC4)보다 크기가 클 수 있다.
또한 제1 더미 콘택(DC1)은 제1 내지 제4 노말 소오스 또는 드레인 콘택(NSDC1~NSDC4)과 동일한 금속을 포함할 수 있으며, 구체적으로 W을 포함할 수 있으나, 이에 한정되는 것은 아니다.
추가적으로, 반도체 장치(1)가 NMOS 트랜지스터이기에, 제1 노말 게이트(NG1) 하부에 배치된 제1 액티브 영역(AR1)의 채널 영역은 인장 스트레스가 커질수록 성능이 개선된다. 따라서, 제1 더미 콘택(DC1)은 제1 노말 게이트(NG1) 하부에 배치된 제1 액티브 영역(AR1)의 채널 영역에 압축 스트레스를 인가하는 금속 물질을 포함할 수 있다. 이는, 제1 더미 콘택(DC1)에 의해 가해지는 압축 스트레스가 제1 노말 게이트(NG1) 하부에 배치된 제1 액티브 영역(AR1)의 채널 영역의 입장에서는, 인장 스트레스로 가해지기 때문이다.
따라서, 제1 더미 콘택(DC1)은 큰 압축 스트레스를 인가하기 위해, 제1 내지 제4 노말 소오스 또는 드레인 콘택(NSDC1~NSDC4)보다 크기가 크고, 압축 스트레스를 인가하는 금속 물질을 포함한다.
물론 제1 더미 콘택(DC1)은 제2 노말 게이트(NG2) 하부에 배치된 제2 액티브 영역(AR2)의 채널 영역에도 역시 압축 스트레스를 인가할 수 있다.
이와 같이, 본 발명의 제1 실시예에 따른 반도체 장치(1)는, 노말 소오스 또는 드레인 콘택(NSDC1~NSDC4)과 균일한 간격으로 배치되고, 압축 스트레스를 인가하는 금속 물질을 포함한 제1 더미 콘택(DC1)을 포함함으로써, 노말 게이트(NG1, NG2) 하부의 채널 영역의 인장 스트레스를 증가시켜, 반도체 장치(1) 자체의 성능 개선(예를 들면, 채널 영역의 캐리어의 이동성 개선)이 이루어질 수 있다.
추가적으로, 본 발명의 제1 실시예에 따른 반도체 장치(1)가 PMOS 트랜지스터이고, 제1 더미 콘택(DC1)이 인장 스트레스를 인가하는 금속 물질을 포함하는 경우에도 반도체 장치(1) 자체의 성능 개선이 가능하다.
구체적으로, 반도체 장치(1)가 PMOS 트랜지스터인 경우, 제1 노말 게이트(NG1) 하부에 배치된 제1 액티브 영역(AR1)의 채널 영역의 압축 스트레스가 클수록 그 성능이 개선될 수 있다. 따라서 인장 스트레스를 인가하는 금속 물질을 포함하는 제1 더미 콘택(DC1)의 크기가 클수록 제1 액티브 영역(AR1)의 채널 영역의 압축 스트레스가 증가하여, 반도체 장치(1)의 성능이 개선될 수 있다.
도 2를 참조하면, 앞서 설명한 반도체 장치(1)가 평면 트랜지스터이고, 게이트-퍼스트(Gate-First) 구조인 경우를 도시하고 있다. 반도체 장치(1)가 평면 트랜지스터이자 게이트-퍼스트 구조이기에, 제1 및 제2 노말 게이트(NG1, NG2) 하부에는 각각 노말 게이트 절연막(NGIL)이 배치되고, 제1 내지 제4 더미 게이트(DG1~DG4)의 하부에는 각각 더미 게이트 절연막(DGIL)이 배치된 것을 알 수 있다.
또한 도 3을 참조하면, 제1 액티브 영역(AR1) 상에 노말 게이트 절연막(NGIL)과 제1 노말 게이트(NG1)가 평평하게 적층되어 있는 것을 확인할 수 있다.
이하에서는, 도 4 및 도 5를 참조하여, 도 1의 반도체 장치(1)의 다른 실시예에 대해 설명하도록 한다. 도 1 내지 도 3과의 차이점을 중심으로 설명하도록 한다.
도 4는 도 1의 AA'선을 따라 절단한 다른 실시예의 단면도이다. 도 5는 도 1의 BB'선을 따라 절단한 다른 실시예의 단면도이다.
도 4를 참조하면, 반도체 장치(1)가 평면 트랜지스터이긴 하지만, 도 2와 달리, 게이트-라스트(Gate-Last) 구조인 경우를 도시하고 있다.
도 4는 도 2와 달리, 노말 게이트 절연막(NGIL) 및 제1 노말 게이트(NG1)에 포함된 제1 금속층(MG1)은, 측벽을 따라 제3 방향(Z)으로 연장되는 형상으로 형성될 수 있다. 보다 구체적으로, 노말 게이트 절연막(NGIL) 및 제1 노말 게이트(NG1)는 순차적으로 적층될 수 있고, 제1 노말 게이트(NG1)는 제1 및 제2 금속층(MG1, MG2)을 포함할 수 있다.
즉, 제1 노말 게이트(NG1)는 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층되어 형성될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 제1 금속층(MG1)은 예를 들어, TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 예를 들어, W 또는 Al을 포함할 수 있다.
물론 제2 노말 게이트(NG2) 역시 제1 노말 게이트(NG1)와 동일한 구조를 가진다.
또한 제1 내지 제4 더미 게이트(DG1~DG4) 및 더미 게이트 절연막(DGIL)의 경우에도, 제1 및 제2 노말 게이트(NG1, NG2) 및 노말 게이트 절연막(NGIL)과 동일한 구조를 가지는바, 이에 대한 설명은 생략하도록 한다.
도 5를 참조하면, 도 3과 달리, 노말 게이트 절연막(NGIL) 상에 제1 및 제2 금속층(MG1, MG2)이 순서대로 적층된 모습이 도시되어 있다.
결과적으로, 도 4 및 도 5에 도시된 노말 게이트 절연막(NGIL), 더미 게이트 절연막(DGIL), 제1 및 제2 노말 게이트(NG1, NG2), 제1 내지 제4 더미 게이트(DG1~DG4)의 형상이 이러한 것은 게이트 라스트 공정에 의해 제조되었기 때문일 수 있다.
이하에서는, 도 6 및 도 7을 참조하여, 도 1의 반도체 장치(1)의 또 다른 실시예에 대해 설명하도록 한다. 도 1 내지 도 3과의 차이점을 중심으로 설명하도록 한다.
도 6은 도 1의 AA'선을 따라 절단한 또 다른 실시예의 단면도이다. 도 7은 도 1의 BB'선을 따라 절단한 또 다른 실시예의 단면도이다.
도 6을 참조하면, 반도체 장치(1)가 FinFET이고, 게이트-퍼스트 구조인 경우를 도시하고 있다.
구체적으로, 도 6은 도 2와 달리, 제1 소자 분리막(IL1)의 상면이 제1 액티브 영역(AR1)의 상면보다 낮을 수 있다. 이에 따라, 더미 게이트 절연막(DGIL)의 일부가 제1 액티브 영역(AR1)의 측벽을 따라 형성되고, 제1 및 제2 더미 게이트(DG1, DG2)의 형상 역시 도 2와 다를 수 있다.
또한 도 7을 참조하면, 제1 액티브 영역(AR1) 상에 돌출되도록 핀형 액티브 패턴(FAP)이 형성되고, 노말 게이트 절연막(NGIL) 역시 돌출된 핀형 액티브 패턴(FAP)을 따라 형성된다는 것을 알 수 있다. 물론 이에 따라 노말 게이트 절연막(NGIL) 상에 형성되는 제1 노말 게이트(NG1)의 형상 역시 도 3과 다를 수 있다.
이하에서는, 도 8 및 도 9를 참조하여, 도 1의 반도체 장치(1)의 또 다른 실시예에 대해 설명하도록 한다. 도 6 및 도 7과의 차이점을 중심으로 설명하도록 한다.
도 8은 도 1의 AA'선을 따라 절단한 또 다른 실시예의 단면도이다. 도 9는 도 1의 BB'선을 따라 절단한 또 다른 실시예의 단면도이다.
도 8을 참조하면, 반도체 장치(1)가 FinFET이지만 도 6과 달리, 게이트-라스트 구조인 경우를 도시하고 있다.
이에 따라, 제1 및 제2 노말 게이트(NG1, NG2)은 2층 이상의 금속층(MG1, MG2)을 포함하고, 제1 내지 제4 더미 게이트(DG1~DG4) 역시 2층 이상의 금속층(MG3, MG4)을 포함할 수 있다. 또한 노말 게이트 절연막(NGIL)과 더미 게이트 절연막(DGIL)도 도 6과 달리, 측벽을 따라 제3 방향(Z)으로 연장되도록 형성된다는 것을 알 수 있다.
도 9를 참조하면, 도 7과 달리, 노말 게이트 절연막(NGIL) 상에 제1 및 제2 금속층(MG1, MG2)이 순서대로 적층된 모습이 도시되어 있다.
결과적으로, 도 8 및 도 9에 도시된 반도체 장치(1)는 게이트 및 게이트 절연막의 구조 등을 통해 게이트-라스트 공정이 적용된 FinFET이라는 것을 알 수 있다.
다음으로, 도 10을 참조하여, 본 발명의 제2 실시예에 따른 반도체 장치에 대해 설명하도록 한다. 도 1과의 차이점을 중심으로 설명하도록 한다. 또한 본 발명의 제2 실시예에 따른 반도체 장치(2)가 PMOS 트랜지스터인 경우를 가정하여 설명하도록 한다.
도 10은 본 발명의 제2 실시예에 따른 반도체 장치의 평면도이다.
도 10을 참조하면, 도 1의 제1 더미 콘택(DC1)과 달리, 제2 더미 콘택(DC2)의 크기가 제1 내지 제4 노말 소오스 또는 드레인 콘택(NSDC1~NSDC4)보다 작다.
구체적으로, 예를 들면, 제2 더미 콘택(DC2)의 제1 방향(X) 폭은 제1 내지 제4 노말 소오스 또는 드레인 콘택(NSDC1~NSDC4)과 동일한 제2 폭(W2)일 수 있다. 그러나, 제2 더미 콘택(DC2)의 제2 방향(Y) 길이는 제1 내지 제4 노말 소오스 또는 드레인 콘택(NSDC1~NSDC4)의 제2 방향(Y) 길이(즉, 제1 길이(L1))보다 짧은 제3 길이(L3)일 수 있다. 이는 일 예에 해당하는 것으로, 이에 한정되는 것은 아니다.
물론 제2 더미 콘택(DC2)과 제1 노말 소오스 또는 드레인 콘택(NSDC1) 사이의 제1 방향(X) 간격은 제1 및 제2 노말 소오스 또는 드레인 콘택(NSDC1, NSDC2) 사이의 제1 방향(X) 간격과 동일한 제2 간격(P2)일 수 있다.
즉, 도 10의 반도체 장치(2)는 도 1의 반도체 장치(1)와 달리, 제1 내지 제4 노말 소오스 또는 드레인 콘택(NSDC1~NSDC4)보다 크기가 작은 더미 콘택(즉, 제2 더미 콘택(DC2))을 포함한다.
추가적으로, 반도체 장치(2)가 PMOS 트랜지스터이기에, 제1 노말 게이트(NG1) 하부에 배치된 제1 액티브 영역(AR1)의 채널 영역의 압축 스트레스가 덜 감소될수록 성능이 개선될 수 있다. 따라서, 제2 더미 콘택(DC2)이 압축 스트레스를 인가하는 금속 물질을 포함한다면, 제1 노말 게이트(NG1) 하부에 배치된 제1 액티브 영역(AR1)의 채널 영역에 압축 스트레스를 적게 인가하는 것이 바람직하다. 이는, 제2 더미 콘택(DC2)에 의해 가해지는 압축 스트레스가 제1 노말 게이트(NG1) 하부에 배치된 제1 액티브 영역(AR1)의 채널 영역의 입장에서는, 인장 스트레스로 가해지기 때문이다(즉, 채널 영역의 압축 스트레스를 감소시키는 인장 스트레스로 가해짐).
따라서, 제2 더미 콘택(DC2)은 제1 내지 제4 노말 소오스 또는 드레인 콘택(NSDC1~NSDC4)과 동일한 금속을 포함한다 하더라도, 작은 압축 스트레스를 인가하기 위해 제1 내지 제4 노말 소오스 또는 드레인 콘택(NSDC1~NSDC4)보다 크기가 작은 것이 바람직하다.
이와 같이, 본 발명의 제2 실시예에 따른 반도체 장치(2)는, 노말 소오스 또는 드레인 콘택(NSDC1~NSDC4)과 균일한 간격으로 배치되되, 크기가 더 작은 제2 더미 콘택(DC2)을 포함함으로써, 노말 게이트(NG1, NG2) 하부의 채널 영역의 압축 스트레스가 되도록 적게 감소하도록 할 수 있다. 또한 제1 및 제3 노말 소오스 또는 드레인 콘택(NSDC3) 사이에 제2 더미 콘택(DC2)이 추가됨으로써, 콘택 패턴의 밀도가 균일하게 형성될 수 있다.
추가적으로, 본 발명의 제2 실시예에 따른 반도체 장치(2)가 NMOS 트랜지스터이고, 제1 더미 콘택(DC1)이 인장 스트레스를 인가하는 금속 물질을 포함하는 경우에도 노말 게이트(NG1, NG2) 하부의 채널 영역의 인장 스트레스가 되도록 적게 감소하도록 할 수 있다.
구체적으로, 반도체 장치(1)가 NMOS 트랜지스터인 경우, 제1 노말 게이트(NG1) 하부에 배치된 제1 액티브 영역(AR1)의 채널 영역의 인장 스트레스가 클수록 그 성능이 개선될 수 있다. 따라서 인장 스트레스를 인가하는 금속 물질을 포함하는 제1 더미 콘택(DC1)의 크기가 작을수록 제1 액티브 영역(AR1)의 채널 영역의 인장 스트레스가 되도록 적게 감소할 수 있다.
또한 본 발명의 제2 실시예에 따른 반도체 장치(2)의 경우에도, 제1 실시예에 따른 반도체 장치(1)와 같이, 평면 트랜지스터, FinFET, 게이트-퍼스트 구조, 게이트-라스트 구조가 모두 적용될 수 있는바, 이에 대한 구체적인 설명은 생략하도록 한다.
다음으로, 도 11을 참조하여, 본 발명의 제3 실시예에 따른 반도체 장치에 대해 설명하도록 한다. 앞서 설명한 실시예들과의 중복되는 내용은 생략하도록 한다.
도 11은 본 발명의 제3 실시예에 따른 반도체 장치의 평면도이다.
도 11을 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)는 제1 영역(I) 및 제2 영역(Ⅱ)을 포함할 수 있다.
반도체 장치(3)는 CMOS 트랜지스터를 포함할 수 있다. 구체적으로, 제1 영역(I)은 PMOS 트랜지스터 또는 NMOS 트랜지스터 중 어느 하나를 포함할 수 있고, 제2 영역(Ⅱ)은 PMOS 트랜지스터 또는 NMOS 트랜지스터 중 다른 하나를 포함할 수 있다.
구체적으로, 예를 들면, 제1 영역(I)의 제3 더미 콘택(DC3)은 제10 내지 제13 노말 소오스 또는 드레인 콘택(NSDC10~NSDC13)보다 크고, 제2 영역(Ⅱ)의 제4 더미 콘택(DC4)은 제14 내지 제17 노말 소오스 또는 드레인 콘택(NSDC14~NSDC17)보다 작은바, 제3 및 제4 더미 콘택(DC4)이 압축 스트레스를 인가하는 금속 물질을 포함하는 경우에는 제1 영역(I)은 NMOS 트랜지스터이고 제2 영역(Ⅱ)은 PMOS 트랜지스터일 수 있다. 반대로, 제3 및 제4 더미 콘택(DC4)이 인장 스트레스를 인가하는 금속 물질을 포함하는 경우에는 제1 영역(I)은 PMOS 트랜지스터이고 제2 영역(Ⅱ)은 NMOS 트랜지스터일 수 있다.
다시 말하자면, 제1 영역(I)에는 도 1의 반도체 장치(1)가 배치되고, 제2 영역(Ⅱ)에는 도 10의 반도체 장치(2)가 배치될 수 있다.
이하에서는, 도 12를 참조하여, 본 발명의 제4 실시예에 따른 반도체 장치에 대해 설명하도록 한다. 본 발명의 제4 실시예에 따른 반도체 장치(4)가 NMOS 트랜지스터인 경우를 가정하여 설명하도록 한다.
도 12는 본 발명의 제4 실시예에 따른 반도체 장치의 평면도이다.
도 12를 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)는 제1 및 제2 액티브 영역(AR1, AR2), 제1 및 제2 노말 게이트(NG1, NG2), 제20 내지 제23 더미 게이트(DG20~DG23), 제1 내지 제4 노말 소오스 또는 드레인 콘택(NSDC1~NSDC4)을 포함할 수 있다. 여기에서, 액티브 영역, 노말 게이트, 더미 게이트, 노말 소오스 또는 드레인 콘택의 개수는 예를 들어 설명하는 것으로, 이에 한정되는 것은 아니다. 또한 제1 액티브 영역(AR1) 상의 각 구성요소의 배치와 제2 액티브 영역(AR2) 상의 각 구성요소의 배치는 제1 소자 분리막(도 13의 IL1)을 기준으로 대칭되는바, 제1 액티브 영역(AR1) 상의 각 구성요소의 배치를 중심으로 설명하도록 한다.
구체적으로, 제1 및 제2 액티브 영역(AR1, AR2)은 제1 소자 분리막(도 13의 IL1)을 사이에 두고 제1 방향(X)으로 이격되어 배치될 수 있다.
또한 제1 및 제2 액티브 영역(AR1, AR2)은 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 구조를 사용하여도 무방하다. 뿐만 아니라 제1 및 제2 액티브 영역(AR1, AR2)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 및 제2 노말 게이트(NG1, NG2)는 각각 제1 및 제2 액티브 영역(AR1, AR2) 상에 제1 방향(X)과 교차하는 제2 방향(Y)으로 연장되어 형성될 수 있다. 여기에서, 제1 및 제2 노말 게이트(NG1, NG2)는 제1 소자 분리막(도 13의 IL1)을 중심으로 대칭되고, 동일한 특징을 가지는바, 제1 노말 게이트(NG1)를 중심으로 설명하도록 한다.
제1 노말 게이트(NG1)는 제20 및 제21 더미 게이트(DG20, DG21) 사이에 배치된다. 제20 더미 게이트(DG20)와 제1 노말 게이트(NG1)의 제1 방향(X) 간격은, 제21 더미 게이트(DG21)와 제1 노말 게이트(NG1)의 제1 방향(X) 간격과 동일한 제3 간격(P3)일 수 있다. 여기에서, 제3 간격(P3)은 도 1의 제1 간격(P1)보다 작을 수 있다.
또한 제1 노말 게이트(NG1)의 제1 방향(X) 폭은, 제20 및 제21 더미 게이트(DG20, DG21)의 제1 방향(X) 폭(즉, 제3 폭(W3))보다 작은 제1 폭(W1)일 수 있다.
제1 노말 게이트(NG1)는 예를 들면, 금속을 포함할 수 있으며, 구체적으로 W 또는 TiN을 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한 제1 노말 게이트(NG1)는 제20 및 제21 더미 게이트(DG20, DG21)와 동일한 금속을 포함할 수 있다.
제20 및 제21 더미 게이트(DG20, DG21)는 제1 액티브 영역(AR1) 상에 형성되고, 제22 및 제23 더미 게이트(DG22, DG23)는 제2 액티브 영역(AR2) 상에 형성될 수 있다. 여기에서, 제20 및 제21 더미 게이트(DG20, DG21)와 제22 및 제23 더미 게이트(DG22, DG23)는 제1 소자 분리막(도 13의 IL1)을 중심으로 대칭되고, 동일한 특징을 가지는바, 제20 및 제21 더미 게이트(DG20, DG21)에 대해 중점적으로 설명하도록 한다.
구체적으로, 제20 더미 게이트(DG20)는 일부가 제1 소자 분리막(도 13의 IL1)의 일단과 오버랩되고 나머지 일부는 제1 액티브 영역(AR1)과 오버랩된다. 또한 제20 더미 게이트(DG20)는 제1 노말 게이트(NG1)와 제1 방향(X)으로 제3 간격(P3)만큼 이격되고, 제21 더미 게이트(DG21) 역시 제1 노말 게이트(NG1)와 제1 방향(X)으로 제3 간격(P3) 만큼 이격될 수 있다.
또한 제20 및 제21 더미 게이트(DG20, DG21)는 예를 들면, 금속을 포함할 수 있으며, 구체적으로 W 또는 TiN을 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한 제20 및 제21 더미 게이트(DG20, DG21)는 제1 노말 게이트(NG1)와 동일한 금속을 포함할 수 있다.
추가적으로, 제22 더미 게이트(DG22)는 일부가 제1 소자 분리막(도 13의 IL1)의 타단과 오버랩되고 나머지 일부는 제2 액티브 영역(AR2)과 오버랩된다. 또한 제20 더미 게이트(DG20)와 제22 더미 게이트(DG22) 사이의 제1 방향(X) 간격은 제4 간격(P4)으로, 제3 간격(P3)보다 작을 수 있다.
제1 및 제2 노말 소오스 또는 드레인 콘택(NSDC1, NSDC2)은 제1 액티브 영역(AR1)에 형성되고, 제3 및 제4 노말 소오스 또는 드레인 콘택(NSDC3, NSDC4)은 제2 액티브 영역(AR2)에 형성될 수 있다. 여기에서, 제1 및 제2 노말 소오스 또는 드레인 콘택(NSDC1, NSDC2)과 제3 및 제4 노말 소오스 또는 드레인 콘택(NSDC3, NSDC4)은 제1 소자 분리막(도 13의 IL1)을 중심으로 대칭되는바, 제1 및 제2 노말 소오스 또는 드레인 콘택(NSDC1, NSDC2)에 대해 중점적으로 설명하도록 한다.
제1 노말 소오스 또는 드레인 콘택(NSDC1)은 제1 노말 게이트(NG1)와 제20 더미 게이트(DG20) 사이의 소오스 또는 드레인 영역(미도시) 상에 형성된다. 또한 제2 노말 소오스 또는 드레인 콘택(NSDC2)은 제1 노말 게이트(NG1)와 제21 더미 게이트(DG21) 사이의 소오스 또는 드레인 영역(미도시) 상에 형성된다. 여기에서, 소오스 또는 드레인 영역에 대한 구체적인 설명은 생략하도록 한다.
제1 및 제2 노말 소오스 또는 드레인 콘택(NSDC1, NSDC2)은 제2 방향(Y) 길이가 제1 길이(L1)로 서로 동일하고, 제1 방향(X) 폭은 제2 폭(W2)으로 서로 동일할 수 있다. 또한 제1 및 제2 노말 소오스 또는 드레인 콘택(NSDC1, NSDC2) 사이의 제1 방향(X) 간격은 제2 간격(P2)이고, 제1 및 제3 노말 소오스 또는 드레인 콘택(NSDC3) 사이의 제1 방향(X) 간격은 제5 간격(P5)일 수 있다. 보다 구체적으로, 제2 간격(P2)은 제5 간격(P5)의 절반일 수 있다.
또한, 제1 내지 제4 노말 소오스 또는 드레인 콘택(NSDC1~NSDC4)은 예를 들면, 금속을 포함할 수 있으며, 구체적으로 W을 포함할 수 있으나, 이에 한정되는 것은 아니다.
추가적으로, 반도체 장치(4)가 NMOS 트랜지스터이기에, 제1 노말 게이트(NG1) 하부에 배치된 제1 액티브 영역(AR1)의 채널 영역은 인장 스트레스가 커질수록 성능이 개선된다. 따라서, 제20 및 제21 더미 게이트(DG20, DG21)는 제1 노말 게이트(NG1) 하부에 배치된 제1 액티브 영역(AR1)의 채널 영역에 압축 스트레스를 인가하는 금속 물질을 포함할 수 있다. 이는, 제20 및 제21 더미 게이트(DG20, DG21)에 의해 가해지는 압축 스트레스가 제1 노말 게이트(NG1) 하부에 배치된 제1 액티브 영역(AR1)의 채널 영역의 입장에서는, 인장 스트레스로 가해지기 때문이다.
따라서, 제20 및 제21 더미 게이트(DG20, DG21)는 큰 압축 스트레스를 인가하기 위해, 제1 노말 게이트(NG1)보다 크기가 크고, 압축 스트레스를 인가하는 금속 물질을 포함한다.
물론 제22 및 제23 더미 게이트(DG22, DG23)는 제2 노말 게이트(NG2) 하부에 배치된 제2 액티브 영역(AR2)의 채널 영역에 압축 스트레스를 인가할 수 있다.
이와 같이, 본 발명의 제4 실시예에 따른 반도체 장치(4)는, 노말 게이트(NG1, NG2)보다 크기가 크고, 압축 스트레스를 인가하는 금속 물질을 포함한 더미 게이트(DG20~DG23)를 포함함으로써, 노말 게이트(NG1, NG2) 하부의 채널 영역의 인장 스트레스를 증가시켜, 반도체 장치(4) 자체의 성능 개선(예를 들면, 채널 영역의 캐리어의 이동성 개선)이 이루어질 수 있다.
추가적으로, 본 발명의 제4 실시예에 따른 반도체 장치(4)가 PMOS 트랜지스터이고, 제20 내지 제23 더미 게이트(DG20~DG23)가 인장 스트레스를 인가하는 금속 물질을 포함하는 경우에도 반도체 장치(4) 자체의 성능 개선이 가능하다.
구체적으로, 반도체 장치(4)가 PMOS 트랜지스터인 경우, 제1 노말 게이트(NG1) 하부에 배치된 제1 액티브 영역(AR1)의 채널 영역의 압축 스트레스가 클수록 반도체 장치(4)의 성능이 개선될 수 있다. 따라서 인장 스트레스를 인가하는 금속 물질을 포함하는 제20 내지 제23 더미 게이트(DG20~DG23)의 크기가 클수록 제1 액티브 영역(AR1)의 채널 영역의 압축 스트레스가 증가하여, 반도체 장치(4)의 성능이 개선될 수 있다.
이하에서는, 도 13 내지 도 16을 참조하여, 본 발명의 제4 실시예에 따른 반도체 장치의 다양한 실시예에 대해 설명하도록 한다. 다만, 각각에 대한 구체적인 설명은 생략하도록 한다.
도 13은 도 12의 CC'선을 따라 절단한 일 실시예의 단면도이다. 도 14는 도 12의 CC'선을 따라 절단한 다른 실시예의 단면도이다. 도 15는 도 12의 CC'선을 따라 절단한 또 다른 실시예의 단면도이다. 도 16은 도 12의 CC'선을 따라 절단한 또 다른 실시예의 단면도이다.
도 13은 반도체 장치(4)가 게이트-퍼스트 구조이고, 평면 트랜지스터인 경우를 도시한 것이다. 도 14는 반도체 장치(4)가 게이트-라스트 구조이고, 평면 트랜지스터인 경우를 도시한 것이다. 도 15는 반도체 장치(4)가 게이트-퍼스트 구조이고, FinFET인 경우를 도시한 것이다. 도 16은 반도체 장치(4)가 게이트-라스트 구조이고, FinFET인 경우를 도시한 것이다. 도 13 내지 도 16에 대한 구체적인 설명은 도 2 내지 도 9에서 중복되는바, 생략하도록 한다.
다음으로, 도 17을 참조하여, 본 발명의 제5 실시예에 따른 반도체 장치에 대해 설명하도록 한다. 도 12와의 차이점을 중심으로 설명하도록 한다. 또한 본 발명의 제5 실시예에 따른 반도체 장치(5)가 PMOS 트랜지스터인 경우를 가정하여 설명하도록 한다.
도 17은 본 발명의 제5 실시예에 따른 반도체 장치의 평면도이다.
도 17을 참조하면, 도 12와 달리, 제20 내지 제23 더미 게이트(DG20~DG23)의 크기가 제1 및 제2 노말 게이트(NG1, NG2)보다 작다.
구체적으로, 제20 내지 제23 더미 게이트(DG20~DG23)의 제1 방향(X) 폭은, 제1 및 제2 노말 게이트(NG1, NG2)의 제1 방향(X) 폭인 제1 폭(W1)보다 작은 제4 폭(W4)일 수 있다.
또한 제20 더미 게이트(DG20)와 제1 노말 게이트(NG1) 사이의 제1 방향(X) 간격은 제6 간격(P6)이고, 제20 더미 게이트(DG20)와 제22 더미 게이트(DG22) 사이의 제1 방향(X) 간격은 제7 간격(P7)으로 서로 다를 수 있다. 보다 구체적으로, 제6 간격(P6)은 제7 간격(P7)보다 작을 수 있다.
또한 제6 간격(P6)은 도 12의 제3 간격(P3)보다 크고, 제7 간격(P7)은 도 12의 제4 간격(P4)보다 클 수 있다.
물론 제1 노말 게이트(NG1)와 제21 더미 게이트(DG21) 사이의 제1 방향(X) 간격은, 제1 노말 게이트(NG1)와 제20 더미 게이트(DG20) 사이의 제1 방향(X) 간격과 동일하다.
결과적으로, 도 17의 반도체 장치(5)는 도 12의 반도체 장치(4)와 달리, 제1 및 제2 노말 게이트(NG1, NG2)보다 크기가 작은 제20 내지 제23 더미 게이트(DG20~DG23)를 포함한다.
추가적으로, 반도체 장치(5)가 PMOS 트랜지스터이기에, 제1 노말 게이트(NG1) 하부에 배치된 제1 액티브 영역(AR1)의 채널 영역의 압축 스트레스가 덜 감소될수록 성능이 개선된다. 따라서, 제20 내지 제23 더미 게이트(DG20~DG23)가 압축 스트레스를 인가하는 금속 물질을 포함한다면, 제20 내지 제23 더미 게이트(DG20~DG23)가 제1 노말 게이트(NG1) 하부에 배치된 제1 액티브 영역(AR1)의 채널 영역에 압축 스트레스를 적게 인가하도록 하는 것이 바람직하다. 이는, 제20 내지 제23 더미 게이트(DG20~DG23)에 의해 가해지는 압축 스트레스가 제1 노말 게이트(NG1) 하부에 배치된 제1 액티브 영역(AR1)의 채널 영역의 입장에서는, 인장 스트레스로 가해지기 때문이다(즉, 채널 영역의 압축 스트레스를 감소시키는 인장 스트레스로 가해짐).
따라서, 제20 내지 제23 더미 게이트(DG20~DG23)는 제1 및 제2 노말 게이트(NG1, NG2)와 동일한 금속을 포함한다 하더라도, 작은 압축 스트레스를 인가하기 위해 제1 및 제2 노말 게이트(NG1, NG2)보다 크기가 작을 수 있다.
이와 같이, 본 발명의 제5 실시예에 따른 반도체 장치(5)는, 노말 게이트(NG1, NG2)보다 크기가 작은 더미 게이트(DG20~DG23)를 포함함으로써, 노말 게이트(NG1, NG2) 하부의 채널 영역의 압축 스트레스가 되도록 적게 감소하도록 할 수 있다.
추가적으로, 본 발명의 제5 실시예에 따른 반도체 장치(5)가 NMOS 트랜지스터이고, 제20 내지 제23 더미 게이트(DG20~DG23)가 인장 스트레스를 인가하는 금속 물질을 포함하는 경우에도 제1 및 제2 노말 게이트(NG1, NG2) 하부의 채널 영역의 인장 스트레스가 되도록 적게 감소하도록 할 수 있다.
구체적으로, 반도체 장치(1)가 NMOS 트랜지스터인 경우, 제1 노말 게이트(NG1) 하부에 배치된 제1 액티브 영역(AR1)의 채널 영역의 인장 스트레스가 클수록 그 성능이 개선될 수 있다. 따라서 인장 스트레스를 인가하는 금속 물질을 포함하는 제20 내지 제23 더미 게이트(DG20~DG23)의 크기가 작을수록 제1 액티브 영역(AR1)의 채널 영역의 인장 스트레스가 되도록 적게 감소할 수 있다.
또한 본 발명의 제5 실시예에 따른 반도체 장치(5)의 경우에도, 제4 실시예에 따른 반도체 장치(4)와 같이, 평면 트랜지스터, FinFET, 게이트-퍼스트 구조, 게이트-라스트 구조가 모두 적용될 수 있는바, 이에 대한 구체적인 설명은 생략하도록 한다.
다음으로, 도 18을 참조하여, 본 발명의 제6 실시예에 따른 반도체 장치에 대해 설명하도록 한다. 앞서 설명한 실시예들과의 중복되는 내용은 생략하도록 한다.
도 18은 본 발명의 제6 실시예에 따른 반도체 장치의 평면도이다.
도 18을 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)는 제3 영역(Ⅲ) 및 제4 영역(Ⅳ)을 포함할 수 있다.
반도체 장치(6)는 CMOS 트랜지스터를 포함할 수 있다. 구체적으로, 제3 영역(Ⅲ)은 PMOS 트랜지스터 또는 NMOS 트랜지스터 중 어느 하나를 포함할 수 있고, 제4 영역(Ⅳ)은 PMOS 트랜지스터 또는 NMOS 트랜지스터 중 다른 하나를 포함할 수 있다.
구체적으로, 예를 들면, 제3 영역(Ⅲ)의 제30 내지 제33 더미 게이트(DG30~DG33)는 제30 및 제31 노말 게이트(NG30, NG31)보다 크고, 제4 영역(Ⅳ)의 제34 내지 제37 더미 게이트(DG34~DG37)는 제32 및 제33 노말 게이트(NG32, NG33)보다 작은바, 제30 내지 제37 더미 게이트(DG30~DG37)가 압축 스트레스를 인가하는 금속 물질을 포함하는 경우에는 제3 영역(Ⅲ)은 NMOS 트랜지스터이고 제4 영역(Ⅳ)은 PMOS 트랜지스터일 수 있다. 반대로, 제30 내지 제37 더미 게이트(DG30~DG37)가 인장 스트레스를 인가하는 금속 물질을 포함하는 경우에는 제3 영역(Ⅲ)은 PMOS 트랜지스터이고 제4 영역(Ⅳ)은 NMOS 트랜지스터일 수 있다.
다시 말하자면, 제3 영역(Ⅲ)에는 도 12의 반도체 장치(4)가 배치되고, 제4 영역(Ⅳ)에는 도 17의 반도체 장치(5)가 배치될 수 있다.
이하에서는, 도 19를 참조하여, 본 발명의 제7 실시예에 따른 반도체 장치에 대해 설명하도록 한다. 본 발명의 제7 실시예에 따른 반도체 장치(7)가 NMOS 트랜지스터인 경우를 가정하여 설명하도록 한다. 또한 도 12와 중복되는 내용은 생략하도록 한다.
도 19는 본 발명의 제7 실시예에 따른 반도체 장치의 평면도이다.
도 19를 참조하면, 제40 및 제42 더미 게이트(DG40, DG42) 사이의 제1 방향(X) 간격인 제8 간격(P8)이 도 12의 제20 및 제22 더미 게이트(DG22) 사이의 제1 방향 간격인 제4 간격(P4)보다 작다.
구체적으로, 제40 및 제42 더미 게이트(DG40, DG42)는 서로 인접하여 생성된다. 즉, 예를 들면, 제40 더미 게이트(DG40) 일측의 스페이서(미도시)와 제42 더미 게이트(DG42) 일측의 스페이서(미도시)는 서로 접촉하도록 생성될 수 있다. 따라서, 제8 간격(P8)은 도 12의 제4 간격(P4)보다 작고, 이에 따라 제1 및 제3 노말 소오스 또는 드레인(NSDC1, NSDC3) 사이의 제1 방향(X) 간격은 제9 간격(P9)으로 도 12의 제5 간격(P5)보다 작을 수 있다.
결과적으로, 제1 노말 게이트(NG1) 및 제42 더미 게이트(DG42) 사이의 제1 방향(X) 간격은, 도 12의 제1 노말 게이트(NG1) 및 제22 더미 게이트(DG22) 사이의 제1 방향(X) 간격보다 가까워진다. 따라서, 제42 더미 게이트(DG42)가 제1 노말 게이트(NG1) 하부의 제1 액티브 영역(AR1)의 채널 영역에 가하는 스트레스의 영향력 및 제40 더미 게이트(DG40)가 제2 노말 게이트(NG2) 하부의 제2 액티브 영역(AR2)의 채널 영역에 가하는 스트레스의 영향력이 도 12에서보다 더 강해질 수 있다.
즉, 도 12의 제22 더미 게이트(DG22)가 제1 노말 게이트(NG1) 하부의 제1 액티브 영역(AR1)의 채널 영역에 가하는 스트레스보다 도 19의 제42 더미 게이트(DG42)가 제1 노말 게이트(NG1) 하부의 제1 액티브 영역(AR1)의 채널 영역에 가하는 스트레스가 더 클 수 있다.
이와 같이, 본 발명의 제7 실시예에 따른 반도체 장치(7)는, 노말 게이트(NG1, NG2)보다 크기가 크고, 압축 스트레스를 인가하는 금속 물질을 포함한 더미 게이트(예를 들면, 제40 더미 게이트(DG40))를 포함할 뿐만 아니라, 인접하는 다른 액티브 영역의 더미 게이트(예를 들면, 제42 더미 게이트(DG42))가 노말 게이트(NG1, NG2)와 거리가 가깝기에, 노말 게이트(NG1, NG2) 하부의 채널 영역의 인장 스트레스를 증가시켜, 반도체 장치(7) 자체의 성능 개선(예를 들면, 채널 영역의 캐리어의 이동성 개선)이 이루어질 수 있다.
추가적으로, 본 발명의 제7 실시예에 따른 반도체 장치(7)가 PMOS 트랜지스터이고, 제40 내지 제43 더미 게이트(DG40, DG43)가 인장 스트레스를 인가하는 금속 물질을 포함하는 경우에도 반도체 장치(7) 자체의 성능 개선이 가능하다.
구체적으로, 반도체 장치(7)가 PMOS 트랜지스터인 경우, 제1 노말 게이트(NG1) 하부에 배치된 제1 액티브 영역(AR1)의 채널 영역의 압축 스트레스가 클수록 반도체 장치(7)의 성능이 개선될 수 있다. 따라서 인장 스트레스를 인가하는 금속 물질을 포함하는 제40 내지 제43 더미 게이트(DG40~DG43)의 크기가 크고, 제40 및 제42 더미 게이트(DG40, DG42) 사이의 제1 방향(X) 간격이 가까울수록 제1 액티브 영역(AR1)의 채널 영역의 압축 스트레스가 증가하여, 반도체 장치(7)의 성능이 개선될 수 있다.
이하에서는, 도 20 내지 도 23을 참조하여, 본 발명의 제7 실시예에 따른 반도체 장치의 다양한 실시예에 대해 설명하도록 한다. 다만, 각각에 대한 구체적인 설명은 생략하도록 한다.
도 20은 도 19의 DD'선을 따라 절단한 일 실시예의 단면도이다. 도 21은 도 19의 DD'선을 따라 절단한 다른 실시예의 단면도이다. 도 22는 도 19의 DD'선을 따라 절단한 또 다른 실시예의 단면도이다. 도 23은 도 19의 DD'선을 따라 절단한 또 다른 실시예의 단면도이다.
도 20은 반도체 장치(7)가 게이트-퍼스트 구조이고, 평면 트랜지스터인 경우를 도시한 것이다. 도 21은 반도체 장치(7)가 게이트-라스트 구조이고, 평면 트랜지스터인 경우를 도시한 것이다. 도 22는 반도체 장치(7)가 게이트-퍼스트 구조이고, FinFET인 경우를 도시한 것이다. 도 23은 반도체 장치(7)가 게이트-라스트 구조이고, FinFET인 경우를 도시한 것이다. 도 20 내지 도 23에 대한 구체적인 설명은 도 2 내지 도 9에서 중복되는바, 생략하도록 한다.
다음으로, 도 24를 참조하여, 본 발명의 제8 실시예에 따른 반도체 장치에 대해 설명하도록 한다. 앞서 설명한 실시예들과의 중복되는 내용은 생략하도록 한다.
도 24는 본 발명의 제8 실시예에 따른 반도체 장치의 평면도이다.
도 24를 참조하면, 본 발명의 제8 실시예에 따른 반도체 장치(8)는 제5 영역(Ⅴ) 및 제6 영역(Ⅵ)을 포함할 수 있다.
반도체 장치(8)는 CMOS 트랜지스터를 포함할 수 있다. 구체적으로, 제5 영역(Ⅴ)은 PMOS 트랜지스터 또는 NMOS 트랜지스터 중 어느 하나를 포함할 수 있고, 제6 영역(Ⅵ)은 PMOS 트랜지스터 또는 NMOS 트랜지스터 중 다른 하나를 포함할 수 있다.
구체적으로, 예를 들면, 제5 영역(Ⅴ)의 제5 더미 콘택(DC5)은 제30 내지 제33 노말 소오스 또는 드레인 콘택(NSDC30~NSDC33)보다 크고, 제6 영역(Ⅵ)의 제54 내지 제57 더미 게이트(DG54~DG57)는 제52 및 제53 노말 게이트(NG52, NG53)보다 작은바, 제5 더미 콘택(DC5)과 제54 내지 제57 더미 게이트(DG54~DG57)가 압축 스트레스를 인가하는 금속 물질을 포함하는 경우에는 제1 영역(I)은 NMOS 트랜지스터이고 제2 영역(Ⅱ)은 PMOS 트랜지스터일 수 있다. 반대로, 제5 더미 콘택(DC5)과 제54 내지 제57 더미 게이트(DG54~DG57)가 인장 스트레스를 인가하는 금속 물질을 포함하는 경우에는 제1 영역(I)은 PMOS 트랜지스터이고 제2 영역(Ⅱ)은 NMOS 트랜지스터일 수 있다.
뿐만 아니라 앞서 설명한 각 실시예들의 특징을 잘 조합하여, 제5 영역(Ⅴ)에 본 발명의 제1 및 제2 실시예에 따른 반도체 장치(1, 2) 중 어느 하나가 포함되고, 제6 영역(Ⅵ)에 본 발명의 제4, 제5, 제7 실시예에 따른 반도체 장치(4, 5, 7) 중 어느 하나가 포함될 수 있다.
다음 도 25를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템에 대해 설명하도록 한다.
도 25는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 25를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
본 발명의 실시예들에 따른 반도체 장치(1~8)는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 29 및 도 30은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다. 도 29는 태블릿 PC이고, 도 30은 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(1~8) 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 소자 분리막을 사이에 두고 제1 방향으로 이격된 제1 및 제2 액티브 영역;
    상기 제1 액티브 영역 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성되는 제1 노말 게이트;
    일부는 상기 소자 분리막의 일단과 오버랩되고 나머지 일부는 상기 제1 액티브 영역과 오버랩되고, 상기 제1 노말 게이트와 상기 제1 방향으로 이격되어 형성된 제1 더미 게이트;
    일부는 상기 소자 분리막의 타단과 오버랩되고 나머지 일부는 상기 제2 액티브 영역과 오버랩되어 형성되는 제2 더미 게이트;
    상기 제1 노말 게이트와 상기 제1 더미 게이트 사이의 소오스 또는 드레인 영역 상에 형성되는 제1 노말 소오스 또는 드레인 콘택; 및
    상기 제1 더미 게이트 및 상기 제2 더미 게이트 사이의 상기 소자 분리막 상에, 상기 제1 및 제2 더미 게이트와 비오버랩되어 형성되고, 상기 제1 노말 소오스 또는 드레인 콘택과 다른 크기를 가지는 더미 콘택을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 더미 콘택은 상기 제1 노말 게이트 하부에 배치된 상기 제1 액티브 영역에 압축 스트레스를 인가하는 금속 물질을 포함하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 더미 콘택은 상기 제1 노말 게이트 하부에 배치된 상기 제1 액티브 영역에 인장 스트레스를 인가하는 금속 물질을 포함하는 반도체 장치.
  4. 제1 영역과 제2 영역을 포함하는 기판;
    상기 제1 영역에 배치되고, 제1 소자 분리막을 사이에 두고 제1 방향으로 이격된 제1 및 제2 액티브 영역;
    상기 제1 액티브 영역 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성되는 제1 노말 게이트;
    상기 제1 노말 게이트의 일측에 배치된 제1 소오스 또는 드레인 영역 상에 형성되는 제1 노말 소오스 또는 드레인 콘택;
    상기 제1 소자 분리막 상에, 상기 제1 소자 분리막과 제3 방향으로 오버랩되고, 상기 제1 노말 소오스 또는 드레인 콘택의 크기보다 큰 제1 더미 콘택;
    상기 제2 영역에 배치되고, 제2 소자 분리막을 사이에 두고 상기 제1 방향으로 이격된 제3 및 제4 액티브 영역;
    상기 제2 액티브 영역 상에 상기 제2 방향으로 연장되어 형성되는 제2 노말 게이트;
    상기 제2 노말 게이트의 일측에 배치된 제2 소오스 또는 드레인 영역 상에 형성되는 제2 노말 소오스 또는 드레인 콘택; 및상기 제2 소자 분리막 상에, 상기 제2 소자 분리막과 상기 제3 방향으로 오버랩되고, 상기 제2 노말 소오스 또는 드레인 콘택의 크기보다 작은 제2 더미 콘택을 포함하고,
    상기 제3 방향은 상기 제1 방향 및 상기 제2 방향과 교차하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 제1 영역은 NMOS 영역을 포함하고, 상기 제2 영역은 PMOS 영역을 포함하는 반도체 장치.
  6. 제 4항에 있어서,
    상기 제1 더미 콘택은 상기 제2 더미 콘택보다 큰 반도체 장치.
  7. 소자 분리막을 사이에 두고 제1 방향으로 이격된 제1 및 제2 액티브 영역;
    상기 제1 액티브 영역 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성되는 제1 노말 게이트;
    일부는 상기 소자 분리막의 일단과 오버랩되고 나머지 일부는 상기 제1 액티브 영역과 오버랩되고, 상기 제1 노말 게이트와 상기 제1 방향으로 이격되어 형성된 제1 더미 게이트;
    일부는 상기 소자 분리막의 타단과 오버랩되고 나머지 일부는 상기 제2 액티브 영역과 오버랩되어 형성되는 제2 더미 게이트;
    상기 제1 액티브 영역 상에 상기 제1 더미 게이트와 상기 제1 노말 게이트를 사이에 두고, 상기 제1 더미 게이트와 이격된 제3 더미 게이트; 및
    상기 제1 더미 게이트 및 상기 제2 더미 게이트 사이의 상기 소자 분리막 상에 형성되는 더미 콘택을 포함하되,
    상기 제1 및 제2 더미 게이트는, 상기 제1 노말 게이트와 상기 제1 방향 폭이 다른 반도체 장치.
  8. 제 7항에 있어서,
    상기 제1 더미 게이트와 상기 제2 더미 게이트는, 서로 인접하여 위치하는 반도체 장치.
  9. 제 7항에 있어서,
    상기 제1 및 제2 더미 게이트는 상기 제1 노말 게이트 하부에 배치된 상기 제1 액티브 영역에 압축 스트레스를 인가하는 금속 물질을 포함하는 반도체 장치.
  10. 제 7항에 있어서,
    상기 제1 및 제2 더미 게이트는 상기 제1 노말 게이트 하부에 배치된 상기 제1 액티브 영역에 인장 스트레스를 인가하는 금속 물질을 포함하는 반도체 장치.


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