KR101417977B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 기판; 상기 기판 상에 형성되고, 서로 이격된 다수의 제1 반도체 패턴; 상기 다수의 제1 반도체 패턴의 측면과 상면을 따라서 컨포말하게 형성된 제2 반도체 패턴; 상기 제2 반도체 패턴 상에, 상기 다수의 제1 반도체 패턴 사이를 채우는 제3 반도체 패턴; 및 상기 다수의 제1 반도체 패턴 내지 상기 제3 반도체 패턴 상에 형성된 게이트 전극을 포함한다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 MOS 트랜지스터와 같은 개별 소자(discrete device)를 스위칭 소자로 널리 채택하고 있다. 따라서, 반도체 장치의 특성을 개선시키기 위해서는 고성능 MOS 트랜지스터(high performance MOS transistor)를 구현하는 것이 필요하다.
최근, 고성능 MOS 트랜지스터를 구현하기 위해, 채널 영역에 채널 스트레스(channel stress)을 제공하여 캐리어(carrier)의 이동도(mobility)를 향상시키는 방법이 연구되고 있다.
NMOS 트랜지스터의 채널에는 인장 스트레스(tensile stress)를 제공해야 전자의 이동도가 향상되는데, 예를 들어, 소오스/드레인에 탄소(C)를 이온 주입하거나 NMOS 트랜지스터 상에 인장 스트레스를 갖는 라이너막(liner layer)을 형성하는 방법 등을 사용할 수 있다. 또한, PMOS 트랜지스터의 채널에는 압축 스트레스(compressive stress)를 제공해야 정공의 이동도가 향상되는데, 예를 들어, 소오스/드레인 영역에 게르마늄(Ge)을 이온 주입하거나 PMOS 트랜지스터 상에 압축 스트레스를 갖는 라이너막을 형성하는 방법 등을 사용할 수 있다.
본 발명이 해결하려는 과제는, 채널 내에 스트레스를 효율적으로 인가하기 위한 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는, 채널 내에 스트레스를 효율적으로 인가하기 위한 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 면(aspect)는 기판; 상기 기판 상에 형성되고, 서로 이격된 다수의 제1 반도체 패턴; 상기 다수의 제1 반도체 패턴의 측면과 상면을 따라서 컨포말하게 형성된 제2 반도체 패턴; 상기 제2 반도체 패턴 상에, 상기 다수의 제1 반도체 패턴 사이를 채우는 제3 반도체 패턴; 및 상기 다수의 제1 반도체 패턴 내지 상기 제3 반도체 패턴 상에 형성된 게이트 전극을 포함한다.
여기서, 상기 제2 반도체 패턴과 상기 제3 반도체 패턴은 서로 다른 격자상수를 갖는다. 상기 제3 반도체 패턴은 Si를 포함하고, 상기 제2 반도체 패턴은 SiGe를 포함할 수 있다. 상기 제1 반도체 패턴은 Si를 포함할 수 있다.
상기 게이트 전극의 폭은, 상기 다수의 제1 반도체 패턴 사이의 피치(pitch)보다 클 수 있다. 상기 다수의 제1 반도체 패턴 사이의 피치는, 노광 설비를 이용할 수 있는 최소 피치일 수 있다.
상기 제3 반도체 패턴은 상기 다수의 제1 반도체 패턴 및 상기 제2 반도체 패턴을 충분히 덮도록 형성되고, 상기 제3 반도체 패턴과 상기 게이트 전극 사이에 형성되고, 상기 제3 반도체 패턴과 접촉하는 게이트 절연막을 더 포함할 수 있다.
상기 제2 반도체 패턴의 상면과 상기 제3 반도체 패턴의 상면은 서로 나란하고, 상기 제2 반도체 패턴 및 상기 제3 반도체 패턴과, 상기 게이트 전극 사이에 형성되고, 상기 제2 반도체 패턴 및 상기 제3 반도체 패턴과 접촉하는 게이트 절연막을 더 포함할 수 있다.
상기 제2 반도체 패턴은 상기 다수의 제1 반도체 패턴 사이의 상기 기판 상에 더 형성될 수 있다.
상기 기판은 베이스 기판 및 상기 베이스 기판 상에 형성된 SOI 절연막을 포함하는 SOI(Silicon on Insulator) 기판이고, 상기 제1 반도체 패턴 내지 제3 반도체 패턴은 상기 SOI 절연막 상에 형성된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 면은 기판; 상기 기판 상에 형성되고, 채널이 형성되는 제1 반도체 패턴; 상기 제1 반도체 패턴 아래에 형성되고, 상기 기판과 수평 방향 및 수직 방향으로 배치된 제2 반도체 패턴; 및 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴 상에 형성된 게이트 전극을 포함할 수 있다.
상기 제1 반도체 패턴과 상기 제2 반도체 패턴은 서로 다른 격자상수를 갖는다. 상기 제1 반도체 패턴은 Si를 포함하고, 상기 제2 반도체 패턴은 SiGe를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 면은 기판; 상기 기판 상에 형성된 게이트 전극; 상기 기판 내에 상기 게이트 전극의 양측에 배치된 제1 소오스/드레인 및 제2 소오스/드레인; 상기 게이트 전극 아래에 형성되고, 상기 제2 소오스/드레인 측으로 치우쳐 형성된 제2 반도체 패턴; 및 상기 게이트 전극 아래에 형성되고, 상기 제2 반도체 패턴의 상면 및 하면에 형성된 제1 반도체 패턴을 포함할 수 있다.
상기 제1 반도체 패턴과 상기 제2 반도체 패턴은 서로 다른 격자상수를 갖는다. 상기 제1 반도체 패턴은 Si를 포함하고, 상기 제2 반도체 패턴은 SiGe를 포함할 수 있다.
상기 게이트 전극 아래에 상기 기판 내에 형성되고, 상기 제2 반도체 패턴 아래에, 제1 수평 패턴, 제2 수평 패턴 및 수직 패턴을 포함하는 ㄷ자 형상의 제3 반도체 패턴을 더 포함하고, 상기 수직 패턴은 상기 제2 소오스/드레인 측으로 치우쳐 형성될 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 면은 기판 상에, 서로 이격된 다수의 제1 반도체 패턴을 형성하고, 상기 다수의 제1 반도체 패턴의 측면과 상면을 따라서 컨포말하게 제2 반도체 패턴을 형성하고, 상기 제2 반도체 패턴 상에, 상기 다수의 제1 반도체 패턴 사이를 채우는 제3 반도체 패턴을 형성하고, 상기 다수의 제1 반도체 패턴 내지 상기 제3 반도체 패턴 상에 게이트 전극을 형성하는 것을 포함할 수 있다.
상기 게이트 전극의 폭은, 상기 다수의 제1 반도체 패턴 사이의 피치(pitch)보다 클 수 있다. 상기 다수의 제1 반도체 패턴 사이의 피치는, 노광 설비를 이용할 수 있는 최소 피치일 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 다른 면은 기판 내에 트렌치를 형성하고, 상기 트렌치 내에, 상기 트렌치의 일측으로 치우쳐 배치된 제2 반도체 패턴과, 상기 제2 반도체 패턴의 상면 및 하면에 형성된 제1 반도체 패턴을 형성하고, 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴 상에 게이트 전극을 형성하는 것을 포함할 수 있다.
상기 게이트 전극을 형성한 후에, 상기 기판 내에, 상기 게이트 전극의 양측에 배치된 제1 소오스/드레인과 제2 소오스/드레인을 형성하는 것을 더 포함하고, 상기 제2 반도체 패턴을 형성하는 것은, 상기 제2 소오스/드레인 측으로 치우쳐 형성하는 것을 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5 내지 도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 8 내지 도 10은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 11 내지 도 16은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 17는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 18 및 도 19는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5 내지 도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 8 내지 도 10은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 11 내지 도 16은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 17는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 18 및 도 19는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 기판(100), 다수의 제1 반도체 패턴(110), 제2 반도체 패턴(120), 제3 반도체 패턴(130), 게이트 전극(180), 게이트 절연막(170), 스페이서(190), 제1 소오스/드레인(140S), 제2 소오스/드레인(140D) 등을 포함한다.
기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, 도시된 것과 같이, SOI(silicon on insulator) 기판을 사용하여도 무방하다. 이러한 경우, 기판(100)은 베이스 기판(101)과 SOI 절연막(102)을 포함할 수 있다. SOI절연막(102)는 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
다수의 제1 반도체 패턴(110)은 기판(100) 상에 형성되고, 서로 이격되어 배치된다.
제2 반도체 패턴(120)은 다수의 제1 반도체 패턴(110)의 측면과 상면을 따라서 컨포말하게 형성될 수 있다. 도면에서, 제2 반도체 패턴(120)은 다수의 제1 반도체 패턴(110) 사이의 기판(100)(즉, SOI 절연막(102)) 상에 형성되지 않는 것으로 도시하였으나, 이에 한정되지 않는다.
제3 반도체 패턴(130)은 제2 반도체 패턴(120) 상에, 다수의 제1 반도체 패턴(110) 사이를 채우도록 형성할 수 있다. 도시된 것과 같이, 제3 반도체 패턴(130)은 다수의 제1 반도체 패턴(110) 및 제2 반도체 패턴(130)을 충분히 덮도록 형성될 수 있다. 이에 따라서, 제3 반도체 패턴(130) 내에 채널(140C)이 형성될 수 있다.
게이트 전극(180)은 다수의 제1 반도체 패턴(110) 내지 제3 반도체 패턴(130) 상에 형성될 수 있다. 게이트 전극(180)과 제3 반도체 패턴(130) 사이에는 게이트 절연막(170)이 배치되고, 게이트 전극(180)의 측벽에는 스페이서(190)가 배치될 수 있다. 제3 반도체 패턴(130)은 다수의 제1 반도체 패턴(110) 내지 제3 반도체 패턴(130)을 충분히 덮도록 형성되어 있어서, 게이트 절연막(170)은 제3 반도체 패턴(130)과 접촉하도록 형성될 수 있다.
제1 소오스/드레인(140S) 및 제2 소오스/드레인(140D)은 게이트 전극(180)의 양측에 배치될 수 있다. 예를 들어, 제1 소오스/드레인(140S) 및 제2 소오스/드레인(140D)은 불순물을 도핑(예를 들어, 임플란트)하여 형성된 것일 수 있다. 불순물은 반도체 장치(1)가 PMOS인지, NMOS인지에 따라서 달라질 수 있다.
한편, 본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제2 반도체 패턴(120)과 제3 반도체 패턴(130)은 서로 다른 격자상수를 가질 수 있다. 예를 들어, 제3 반도체 패턴(130)은 Si를 포함하고, 제2 반도체 패턴(120)은 SiGe를 포함할 수 있다. 즉, 제2 반도체 패턴(120)의 격자 간격은 제3 반도체 패턴(130)의 격자 간격보다 클 수 있다. 따라서, 제2 반도체 패턴(120)은 제3 반도체 패턴(130)에 압축 스트레스를 줄 수 있다. 결과적으로, 채널(140C)에 압축 스트레스가 인가되면, 캐리어(즉, 정공)의 이동도가 향상되어 동작 특성이 좋아진다.
제2 반도체 패턴(120)은 채널(140C)에 바로 밑에 형성되어 있기 때문에, 채널(140C)에 압축 스트레스를 효과적으로 인가할 수 있다.
뿐만 아니라, 제2 반도체 패턴(120)은 다수의 제1 반도체 패턴(110)의 측면과 상면을 따라서 컨포말하게 형성되기 때문에, 제2 반도체 패턴(120)은 기판(100)과 수직 방향으로 배치된 제1 영역(120a)과 수평 방향으로 배치된 제2 영역(120b)를 포함할 수 있다. 채널(140C) 밑에 수평 방향으로만 배치된 SiGe층이 있는 것보다, 수직 방향으로 배치된 제1 영역(120a)을 포함하는 제2 반도체 패턴(120)이 더 효과적으로 채널(140C)에 압축 스트레스를 줄 수 있다.
또한, 다수의 제1 반도체 패턴(110)은 Si를 포함할 수 있다.
또한, 게이트 전극(180)의 폭(W1)은, 다수의 제1 반도체 패턴(110) 사이의 피치(pitch)(P1)보다 클 수 있다. 예를 들어, 다수의 제1 반도체 패턴(110) 사이의 피치(P1)는, 노광 설비를 이용할 수 있는 최소 피치일 수 있다. 이와 같이 다수의 제1 반도체 패턴(110) 사이의 피치(P1)가 좁으면, 제1 반도체 패턴(110)의 상면과 측벽에 컨포말하게 형성되는 제2 반도체 패턴(120)도 조밀하게 형성될 수 있다. 따라서, 채널(140C)에 인접하여 많은 양의 제2 반도체 패턴(120)이 배치될 수 있다. 그 결과 채널(140C)에 최대한 많은 압축 스트레스를 인가할 수 있다.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 2를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)에서, 제1 반도체 패턴(110)의 상면에 배치되는 제2 반도체 패턴(120)의 두께가 두꺼울 수 있다. 제2 반도체 패턴(120)은 제1 반도체 패턴(110)의 상면 및 측면뿐만 아니라, 다수의 제1 반도체 패턴(110) 사이의 기판(100) 상에도 더 형성될 수 있다. 또한, 도면에 도시된 것과 같이, 제2 반도체 패턴(120)의 상면과 제3 반도체 패턴(130)의 상면은 서로 나란할 수 있다.
그 결과, 제3 반도체 패턴(130)은 다수의 제1 반도체 패턴(110) 사이의 영역에만 배치될 수 있다. 게이트 절연막(170)은 제2 반도체 패턴(120) 및 제3 반도체 패턴(130)과 접촉하도록 형성될 수 있다. 도시된 것과 같이, 채널(140C)은 제2 반도체 패턴(120) 및 제3 반도체 패턴(130) 내에 형성될 수 있다.
도 3은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 3을 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)은, 기판(100), 게이트 전극(180), 제1 소오스/드레인(140S), 제2 소오스/드레인(140D), 트렌치(T), 제2 반도체 패턴(121), 제4 반도체 패턴(133, 134, 135), 제5 반도체 패턴(220), 제6 반도체 패턴(132) 등을 포함할 수 있다.
제2 반도체 패턴(121)은 게이트 전극(180) 아래에 형성되고, 제1 소오스/드레인(140S)보다 제2 소오스/드레인(140D) 측으로 치우쳐 배치된다. 제2 반도체 패턴(121)은 제2 소오스/드레인(140D)측에 가깝게 배치되어 있으므로, 특히, 제2 소오스/드레인(140D)에 가까운 영역(A)의 이동도(mobility)가 증가할 수 있다.
제4 반도체 패턴(133, 134, 135)은 게이트 전극(180) 아래에 형성되고, 제2 반도체 패턴(121)의 상면, 하면 및 측면에 형성될 수 있다. 제2 반도체 패턴(121)의 상면에 위치하는 패턴(135), 하면에 위치하는 패턴(133), 측면에 위치하는 패턴(134)를 포함할 수 있다.
제5 반도체 패턴(220)은 게이트 전극(180) 아래에 형성되고, 제1 수평 패턴(221), 제2 수평 패턴(222) 및 수직 패턴(223)을 포함하는 ㄷ자 형상일 수 있다. 여기서, 수직 패턴(223)은 제2 소오스/드레인(140D) 측에 가깝게 배치될 수 있다. 제1 수평 패턴(221)과 제2 수평 패턴(222) 사이에는 제6 반도체 패턴(132)이 배치될 수 있다. 제6 반도체 패턴(132)은 예를 들어, Si를 포함할 수 있다.
한편, 게이트 전극(180) 아래에는 트렌치(T)가 형성되어 있고, 제2 반도체 패턴(121), 제4 반도체 패턴(133, 134, 135), 제5 반도체 패턴(220), 제6 반도체 패턴(132)은 트렌치(T) 내에 위치할 수 있다.
제2 반도체 패턴(121)과 제4 반도체 패턴(133, 134, 135)은 서로 다른 격자상수를 가질 수 있다. 제4 반도체 패턴(133, 134, 135)은 Si를 포함하고, 제2 반도체 패턴(121)은 SiGe를 포함할 수 있다.
제2 반도체 패턴(121)과 제5 반도체 패턴(220)은 서로 다른 격자상수를 가질 수 있다. 제5 반도체 패턴(220)은 Si를 포함하고, 제2 반도체 패턴(121)은 SiGe를 포함할 수 있다.
도 4는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 4를 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 제1 소오스/드레인(149S)과 제2 소오스/드레인(149D)은 상승된 소오스/드레인(elevated source/drain)일 수 있다. 예를 들어, 게이트 전극(180)의 양측에 트렌치를 형성하고, SiGe 등 Si와 격자상수와 다른 물질로서 트렌치를 채울 수 있다. 반도체 장치(4)가 PMOS인 경우에는 SiGe로 트렌치를 채울 수 있다. SiGe는 게이트 전극(180)의 측면과 일부 오버랩되도록 두껍게 형성할 수 있다. 예를 들어, SiGe를 트렌치에 채운 경우에는, 채널(140C)에 압축 스트레스를 더 인가할 수 있다.
이하에서, 도 5 내지 도 7, 도 1을 이용하여, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기로 한다. 도 5 내지 도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 5를 참조하면, 기판(100) 상에, 서로 이격된 다수의 제1 반도체 패턴(110)을 형성한다. 전술한 것과 같이, 제1 반도체 패턴(110) 사이의 피치는, 노광 설비를 이용할 수 있는 최소 피치일 수 있다. 예를 들어, 제1 반도체 패턴(110)은 Si를 포함할 수 있다.
도 6을 참조하면, 다수의 제1 반도체 패턴(110)의 측면과 상면을 따라서 컨포말하게 제2 반도체 패턴(120)을 형성한다. 제2 반도체 패턴(120)은 SiGe를 포함할 수 있다. 또한, 제2 반도체 패턴(120)은 다수의 제1 반도체 패턴(110) 사이의 기판(100) 상에(즉, SOI 절연막(102) 상에) 형성되지 않을 수 있다.
도 7을 참조하면, 제2 반도체 패턴(120) 상에, 다수의 제1 반도체 패턴(110) 사이를 채우는 제3 반도체 패턴(130)을 형성한다. 제3 반도체 패턴(130)은 다수의 제1 반도체 패턴(110) 및 제2 반도체 패턴(120)을 충분히 덮도록 형성할 수 있다. 제3 반도체 패턴(130)은 제2 반도체 패턴(120)과 서로 다른 격자상수를 가질 수 있다. 예를 들어, 제3 반도체 패턴(130)은 Si를 포함할 수 있다.
다시 도 1을 참조하면, 다수의 제1 반도체 패턴(110) 내지 제3 반도체 패턴(130) 상에 게이트 전극(180)을 형성할 수 있다. 이어서, 게이트 전극(180)의 양측에 제1 소오스/드레인(140S) 및 제2 소오스/드레인(140D)을 형성할 수 있다.
이하에서, 도 8 내지 도 10, 도 2를 이용하여, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기로 한다. 도 8 내지 도 10은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 8을 참조하면, 기판(100) 상에, 서로 이격된 다수의 제1 반도체 패턴(110)을 형성한다. 전술한 것과 같이, 제1 반도체 패턴(110) 사이의 피치는, 노광 설비를 이용할 수 있는 최소 피치일 수 있다. 예를 들어, 제1 반도체 패턴(110)은 Si를 포함할 수 있다. 이어서, 다수의 제1 반도체 패턴(110)의 측면과 상면을 따라서 컨포말하게 제2 반도체 패턴(120)을 형성한다. 또한, 제2 반도체 패턴(120)은 다수의 제1 반도체 패턴(110) 사이의 기판 상에(즉, SOI 절연막(102) 상에) 형성될 수 있다. 제2 반도체 패턴(120)은 SiGe를 포함할 수 있다.
도 9를 참조하면, 제3 반도체 패턴(130)은 다수의 제1 반도체 패턴(110) 및 제2 반도체 패턴(120)을 충분히 덮도록 형성할 수 있다. 제3 반도체 패턴(130)은 제2 반도체 패턴(120)과 서로 다른 격자상수를 가질 수 있다. 예를 들어, 제3 반도체 패턴(130)은 Si를 포함할 수 있다.
도 10을 참조하면, 평탄화 공정을 이용하여, 제2 반도체 패턴(120)의 상면이 노출되도록, 제3 반도체 패턴(130)의 일부를 제거한다. 그 결과, 제3 반도체 패턴(130)은 다수의 제1 반도체 패턴(110) 사이의 영역에만 배치될 수 있다.
다시 도 2를 참조하면, 다수의 제1 반도체 패턴(110) 내지 제3 반도체 패턴(130) 상에 게이트 전극(180)을 형성할 수 있다. 이어서, 게이트 전극(180)의 양측에 제1 소오스/드레인(140S) 및 제2 소오스/드레인(140D)을 형성할 수 있다.
도 11 내지 도 16은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 11을 참조하면, 기판(100) 내에 트렌치(T)를 형성한다. 이어서, 트렌치(T) 내에 제5 반도체 패턴(220)의 제2 수평 패턴(222)을 형성한다. 제2 수평 패턴(222)은 SiGe를 포함할 수 있다.
도 12를 참조하면, 트렌치(T) 내에 제2 수평 패턴(222)을 덮도록, 제6 반도체 패턴(132)을 형성할 수 있다. 제6 반도체 패턴(132)은 Si를 포함할 수 있다.
도 13을 참조하면, 제6 반도체 패턴(132)의 일부(제2 소오스/드레인(140D)측에 치우쳐 위치한 일부)를 제거하고, 제6 반도체 패턴(132)을 덮도록, 제5 반도체 패턴(220)의 제1 수평 패턴(221)과 수직 패턴(223)을 형성한다. 후술하는 것과 같이, 제2 반도체 패턴(121)이 제2 소오스/드레인(140D) 측으로 치우쳐 배치되도록 형성하기 위해서 제5 반도체 패턴(220)을 형성한다.
도 14를 참조하면, 제5 반도체 패턴(220) 상에, 패턴(133)을 형성한다. 이어서, 패턴(133) 상에 제2 반도체 패턴(121a)을 형성한다. 패턴(133)은 Si를 포함하고, 제2 반도체 패턴(121a)는 SiGe를 포함할 수 있다.
도 15를 참조하면, 제2 반도체 패턴(121a)의 일부(제1 소오스/드레인(140S)측에 치우쳐 위치한 일부)와, 패턴(133)의 일부(제1 소오스/드레인(140S)측에 치우쳐 위치한 일부)를 제거한다. 그 결과, (최종 구조물에서) 제1 소오스/드레인(140S)보다 제2 소오스/드레인(140D) 측으로 치우쳐 배치된 제2 반도체 패턴(120)이 완성된다.
도 16을 참조하면, 제2 반도체 패턴(120) 상에, 패턴(135), 패턴(134)을 형성한다. 패턴(134, 135)은 Si를 포함할 수 있다.
다시 도 3를 참조하면, 게이트 전극(180)과, 게이트 전극(180)의 양측에 제1 소오스/드레인(140S) 및 제2 소오스/드레인(140D)을 형성한다.
도 17는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 17를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 핀 전계효과 트랜지스터는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 18 및 도 19은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 18은 태블릿 PC이고, 도 19는 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(1~4) 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 제1 반도체 패턴 120: 제2 반도체 패턴
130: 제3 반도체 패턴 170: 게이트 절연막
180: 게이트 전극 190: 스페이서
130: 제3 반도체 패턴 170: 게이트 절연막
180: 게이트 전극 190: 스페이서
Claims (22)
- 기판;
상기 기판 상에 형성되고, 서로 이격된 다수의 제1 반도체 패턴;
상기 다수의 제1 반도체 패턴의 측면과 상면을 따라서 컨포말하게 형성된 제2 반도체 패턴;
상기 제2 반도체 패턴 상에, 상기 다수의 제1 반도체 패턴 사이를 채우는 제3 반도체 패턴; 및
상기 다수의 제1 반도체 패턴 내지 상기 제3 반도체 패턴 상에 형성된 게이트 전극을 포함하는 반도체 장치. - 제 1항에 있어서,
상기 제2 반도체 패턴과 상기 제3 반도체 패턴은 서로 다른 격자상수를 갖는 반도체 장치. - 제 2항에 있어서,
상기 제3 반도체 패턴은 Si를 포함하고, 상기 제2 반도체 패턴은 SiGe를 포함하는 반도체 장치. - 제 3항에 있어서,
상기 제1 반도체 패턴은 Si를 포함하는 반도체 장치. - 제 1항에 있어서,
상기 게이트 전극의 폭은, 상기 다수의 제1 반도체 패턴 사이의 피치(pitch)보다 큰 반도체 장치. - 제 5항에 있어서,
상기 다수의 제1 반도체 패턴 사이의 피치는, 노광 설비를 이용할 수 있는 최소 피치인 반도체 장치. - 제 1항에 있어서,
상기 제3 반도체 패턴은 상기 다수의 제1 반도체 패턴 및 상기 제2 반도체 패턴을 충분히 덮도록 형성되고,
상기 제3 반도체 패턴과 상기 게이트 전극 사이에 형성되고, 상기 제3 반도체 패턴과 접촉하는 게이트 절연막을 더 포함하는 반도체 장치. - 제 1항에 있어서,
상기 제2 반도체 패턴의 상면과 상기 제3 반도체 패턴의 상면은 서로 나란하고,
상기 제2 반도체 패턴 및 상기 제3 반도체 패턴과, 상기 게이트 전극 사이에 형성되고, 상기 제2 반도체 패턴 및 상기 제3 반도체 패턴과 접촉하는 게이트 절연막을 더 포함하는 반도체 장치. - 제 1항에 있어서,
상기 제2 반도체 패턴은 상기 다수의 제1 반도체 패턴 사이의 상기 기판 상에 더 형성되는 반도체 장치. - 제 1항에 있어서,
상기 기판은 베이스 기판 및 상기 베이스 기판 상에 형성된 SOI 절연막을 포함하는 SOI(Silicon on Insulator) 기판이고,
상기 제1 반도체 패턴 내지 제3 반도체 패턴은 상기 SOI 절연막 상에 형성되는 반도체 장치. - 기판;
상기 기판 상에 형성되고, 채널이 형성되는 제1 반도체 패턴;
상기 제1 반도체 패턴 아래에 형성되고, 상기 기판과 수평 방향으로 배치된 제1 영역 및 상기 기판과 수직 방향으로 배치된 제2 영역을 포함하는 제2 반도체 패턴; 및
상기 제1 반도체 패턴 및 상기 제2 반도체 패턴 상에 형성된 게이트 전극을 포함하는 반도체 장치. - 제 11항에 있어서,
상기 제1 반도체 패턴과 상기 제2 반도체 패턴은 서로 다른 격자상수를 갖는 반도체 장치. - 제 12항에 있어서,
상기 제1 반도체 패턴은 Si를 포함하고, 상기 제2 반도체 패턴은 SiGe를 포함하는 반도체 장치. - 기판;
상기 기판 상에 형성된 게이트 전극;
상기 기판 내에 상기 게이트 전극의 양측에 배치된 제1 소오스/드레인 및 제2 소오스/드레인;
상기 게이트 전극 아래에 형성되고, 상기 제2 소오스/드레인 측으로 치우쳐 형성된 제2 반도체 패턴; 및
상기 게이트 전극 아래에 형성되고, 상기 제2 반도체 패턴의 상면 및 하면에 형성된 제1 반도체 패턴을 포함하는 반도체 장치. - 제 14항에 있어서,
상기 제1 반도체 패턴과 상기 제2 반도체 패턴은 서로 다른 격자상수를 갖는 반도체 장치. - 제 15항에 있어서,
상기 제1 반도체 패턴은 Si를 포함하고, 상기 제2 반도체 패턴은 SiGe를 포함하는 반도체 장치. - 제 14항에 있어서,
상기 게이트 전극 아래에 상기 기판 내에 형성되고, 상기 제2 반도체 패턴 아래에, 제1 수평 패턴, 제2 수평 패턴 및 수직 패턴을 포함하는 ㄷ자 형상의 제3 반도체 패턴을 더 포함하고,
상기 수직 패턴은 상기 제2 소오스/드레인 측으로 치우쳐 형성된 반도체 장치. - 기판 상에, 서로 이격된 다수의 제1 반도체 패턴을 형성하고,
상기 다수의 제1 반도체 패턴의 측면과 상면을 따라서 컨포말하게 제2 반도체 패턴을 형성하고,
상기 제2 반도체 패턴 상에, 상기 다수의 제1 반도체 패턴 사이를 채우는 제3 반도체 패턴을 형성하고,
상기 다수의 제1 반도체 패턴 내지 상기 제3 반도체 패턴 상에 게이트 전극을 형성하는 것을 포함하는 반도체 장치의 제조 방법. - 제 18항에 있어서,
상기 게이트 전극의 폭은, 상기 다수의 제1 반도체 패턴 사이의 피치(pitch)보다 큰 반도체 장치의 제조 방법. - 제 19항에 있어서,
상기 다수의 제1 반도체 패턴 사이의 피치는, 노광 설비를 이용할 수 있는 최소 피치인 반도체 장치의 제조 방법. - 기판 내에 트렌치를 형성하고,
상기 트렌치 내에, 상기 트렌치의 일측으로 치우쳐 배치된 제2 반도체 패턴과, 상기 제2 반도체 패턴의 상면 및 하면에 형성된 제1 반도체 패턴을 형성하고,
상기 제1 반도체 패턴 및 상기 제2 반도체 패턴 상에 게이트 전극을 형성하는 것을 포함하는 반도체 장치의 제조 방법. - 제 21항에 있어서,
상기 게이트 전극을 형성한 후에, 상기 기판 내에, 상기 게이트 전극의 양측에 배치된 제1 소오스/드레인과 제2 소오스/드레인을 형성하는 것을 더 포함하고,
상기 제2 반도체 패턴을 형성하는 것은, 상기 제2 소오스/드레인 측으로 치우쳐 형성하는 것을 포함하는 반도체 장치의 제조 방법.
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