JP6291694B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、より詳細には３次元チャネルを利用する半導体装置に関する。
半導体装置の集積度を高めるためのスケーリング（ｓｃａｌｉｎｇ）技術の一つとして基板上にフィン（ｆｉｎ）またはナノワイヤ（ｎａｎｏｗｉｒｅ）形状のシリコンボディーを形成し、シリコンボディーの表面上にゲートを形成するマルチゲートトランジスタが提案された。
このようなマルチゲートトランジスタは、３次元のチャネルを利用するため、スケーリングが容易である。また、マルチゲートトランジスタのゲート長を増加させなくても電流制御能力を向上させることができる。更に、ドレイン電圧によってチャネル領域の電位が影響を受けるＳＣＥ（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）を効果的に抑制することができる。
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、シングルディフュージョンブレーク（ｓｉｎｇｌｅ ｄｉｆｆｕｓｉｏｎ ｂｒｅａｋ）とダブルディフュージョンブレーク（ｄｏｕｂｌｅ ｄｉｆｆｕｓｉｏｎ ｂｒｅａｋ）を利用する半導体装置を提供することにある。
また、本発明の目的は、シングルディフュージョンブレークとダブルディフュージョンブレークを利用する半導体装置の製造方法を提供することにある。
上記目的を達成するためになされた本発明の一態様による半導体装置は、第１方向に長手方向に整列した第１及び第２フィンと前記第１及び第２フィンの間に延在するトレンチとを備える基板と、前記第１フィンと前記第２フィンとの間に介在するように前記トレンチ内に配置されたフィールド絶縁膜と、前記第１及び第２フィンの上に配置された複数のゲートと、前記フィールド絶縁膜の上面まで少なくとも部分的にトレンチ内に延在する第１ダミーゲートと、前記フィールド絶縁膜の上面まで少なくとも部分的にトレンチ内に延在し第１ダミーゲートにトレンチを横切って対向する第２ダミーゲートと、を有し、前記フィールド絶縁膜の上面は、前記第１フィンと前記第２フィンの最上面より下方に配置され、前記第１ダミーゲートの第１の部分は、前記トレンチの縁部に隣接する前記第１フィンの上面上に延在し、第１ダミーゲートの第２の部分は、前記トレンチの側壁に沿ってフィールド絶縁膜の上面にまで延在し、前記第２ダミーゲートの第１の部分は、前記トレンチの反対側の縁部に隣接する第２フィンの上面上に延在し、第２ダミーゲートの第２の部分は、前記トレンチの反対側の側壁に沿ってフィールド絶縁膜の上面にまで延在することを特徴とする。
前記トレンチは第１及び第２アクティブ領域を定め、前記第１フィンは前記第１アクティブ領域にあり、前記第２フィンは前記第２アクティブ領域にあることが好ましい。
前記第１及び第２ダミーゲートの各々は、フィールド絶縁膜の上面上に全体が位置する少なくとも１つの金属層を含んでもよい。
前記第１及び第２アクティブ領域のそれぞれにおいて、前記第１及び第２ダミーゲートに隣接する第１のソース／ドレイン領域をさらに有し、前記ソース／ドレイン領域は、圧縮応力または引張応力を誘発する物質を含むエピタキシャル領域でありうる。
また、上記目的を達成するためになされた本発明の一態様による半導体装置は、各々が上面と側面とを備え第１方向に整列される第１乃至第３フィンと、前記第１フィンと前記第２フィンとの間に延在する第１トレンチと、前記第２フィンと前記第３フィンとの間に延在する第２トレンチとを含む基板と、前記第１トレンチ内に配置された第１フィールド絶縁膜と、前記第２トレンチ内に配置された第２フィールド絶縁膜と、前記第２フィンの側面の下部に沿って第１フィールド絶縁膜から第２フィールド絶縁膜に向かって第１方向に延在する第３フィールド絶縁膜と、前記第１フィールド絶縁膜上に配置された第１ダミーゲートと、前記第２フィールド絶縁膜上に少なくとも部分的に配置された第２ダミーゲートと、を有し、前記第３フィールド絶縁膜は前記第２フィンの上面と側面の上部とを露出させ、前記第２フィールド絶縁膜の下面は、前記第１フィールド絶縁膜の下面及び前記第３フィールド絶縁膜の下面よりも低いことを特徴とする。
前記第１フィールド絶縁膜の前記第１方向の幅は、前記第２フィールド絶縁膜の幅よりも小さいことが好ましい。
前記第１ダミーゲートの少なくとも一側の上に配置された第１スペーサをさらに有し、前記第１スペーサは前記第１フィンに重なるように前記第１フィン上に配置されうる。
前記第２ダミーゲートの少なくとも一側の上に配置された第２スペーサをさらに有し、前記第２スペーサは前記第２フィンに重なるように前記第２フィン上に配置されうる。
前記第２ダミーゲートの少なくとも一側の上に配置された第２スペーサをさらに有し、前記第２スペーサは前記第３フィンに重なるように前記第３フィン上に配置されることが好ましい。
上記目的を達成するためになされた本発明の他の態様による半導体装置は、各々が上面と側面とを備え第１方向に整列される第１乃至第３フィンと、前記第１フィンと前記第２フィンとの間に延在する第１トレンチと、前記第２フィンと前記第３フィンとの間に延在する第２トレンチとを含む基板と、前記第１トレンチ内に配置された第１フィールド絶縁膜と、前記第２トレンチ内に配置された第２フィールド絶縁膜と、前記第２フィンの側面の下部に沿って第１フィールド絶縁膜から第２フィールド絶縁膜に向かって第１方向に延在する第３フィールド絶縁膜と、前記第１フィールド絶縁膜上に配置された第１ダミーゲートと、前記第２フィールド絶縁膜上に少なくとも部分的に配置された第２ダミーゲートと、を有し、前記第３フィールド絶縁膜は前記第２フィンの上面と側面の上部とを露出させ、前記第２フィールド絶縁膜の最下面は、前記第１フィールド絶縁膜の下面よりも低く、前記第２フィールド絶縁膜の下面は、前記第１乃至第３フィンよりも低くなるように前記平面よりも低いことを特徴とする。
前記第１ダミーゲートの少なくとも一側の上に配置された第１スペーサと、前記第２ダミーゲートの少なくとも一側の上に配置された第２スペーサと、前記第２フィールド絶縁膜の上に少なくとも部分的に配置された第３ダミーゲートと、前記第３ダミーゲートの少なくとも一側の上に配置された第３スペーサと、をさらに有し、前記第１スペーサは前記第１フィンに重なるように前記第１フィン上に配置され、前記第２スペーサは前記第２フィンに重なるように前記第２フィン上に配置され、前記第３スペーサは前記第３フィンに重なるように前記第３フィン上に配置されることが好ましい。
前記第１フィールド絶縁膜は、前記第１方向と交差する第２方向に前記第３フィールド絶縁膜に架かり、前記第２フィールド絶縁膜は、前記第２方向に前記第３フィールド絶縁膜に架かることが好ましい。
前記第１フィールド絶縁膜の下面は、前記第１乃至第３フィンが上方に突出する前記平面と同じ高さに位置することが好ましい。
上記目的を達成するためになされた本発明の更に他の態様による半導体装置は、各々が上面と側面とを備え第１方向に整列される第１乃至第３フィンと、前記第１フィンと前記第２フィンとの間に延在する第１トレンチと、前記第２フィンと前記第３フィンとの間に延在する第２トレンチとを含む基板と、前記第１トレンチ内に配置された第１フィールド絶縁膜と、前記第２トレンチ内に配置された第２フィールド絶縁膜と、前記第２フィンの側面の下部に沿って第１フィールド絶縁膜から第２フィールド絶縁膜に向かって第１方向に延在する第３フィールド絶縁膜と、各々が前記第１乃至第３フィンのそれぞれの上に配置された複数のゲートと、前記第１フィールド絶縁膜上に配置された第１ダミーゲートと、前記第２フィールド絶縁膜上に少なくとも部分的に配置された第２ダミーゲートと、前記複数のゲートのそれぞれの間または前記複数のゲートの少なくとも一つと前記第１ダミーゲートとの間に介在するソース／ドレインと、を有し、前記第３フィールド絶縁膜は前記第２フィンの上面と側面の上部とを露出させ、前記第１フィールド絶縁膜、第２フィールド絶縁膜、及び第３フィールド絶縁膜は高さが異なり、前記第１フィールド絶縁膜の高さと前記第２フィールド絶縁膜の高さはそれぞれ前記第３フィールド絶縁膜の高さより高く、前記複数のゲートの少なくとも一つの下面はソース／ドレインの上面よりも低いことを特徴とする。
前記第１ダミーゲート及び前記第２ダミーゲートの少なくとも一方の下面は、前記ソース／ドレインの上面よりも低く、前記第１フィールド絶縁膜の幅は前記第２フィールド絶縁膜の幅と異なりうる。
前記第１ダミーゲートの下面は、前記ソース／ドレインの上面と同一平面上にあることが好ましい。
前記第２ダミーゲートの下面の一部は、前記ソース／ドレインの上面と同一平面上にあり、前記第２ダミーゲートの下面の他の一部は、前記ソース／ドレインの上面より低いことが好ましい。
前記第２フィールド絶縁膜の高さは前記第１フィールド絶縁膜の高さよりも高く、前記第２フィールド絶縁膜上に少なくとも部分的に配置された第３ダミーゲートをさらに有してもよい。
前記第２フィールド絶縁膜の高さは前記第１フィールド絶縁膜の高さよりも高く、前記第１フィールド絶縁膜の垂直断面はＴ字形であることが好ましい。
前記第２フィールド絶縁膜の下面は、前記第１フィールド絶縁膜の下面及び前記第３フィールド絶縁膜の下面よりも低いことが好ましい。
上記目的を達成するためになされた本発明の更に他の態様による半導体装置は、第１方向に整列される第１乃至第３フィンと、前記第１フィンと前記第２フィンとの間に配置された第１トレンチと、前記第２フィンと前記第３フィンとの間に配置された第２トレンチとを含む基板と、前記第１トレンチ内に配置された第１フィールド絶縁膜と、前記第２トレンチ内に配置された第２フィールド絶縁膜と、前記第１フィールド絶縁膜上に配置された第１ダミーゲートと、前記第２フィールド絶縁膜上に少なくとも部分的に配置された第２ダミーゲートと、を有し、前記第１フィールド絶縁膜の垂直断面はＴ字形であることを特徴とする。
前記第１フィールド絶縁膜は、前記第１フィン及び前記第２フィンの上部に突出する突出部を含むことが好ましい。
前記第１ダミーゲートの一側の上に配置された第１スペーサと、前記第１ダミーゲートの他側の上に配置された第２スペーサとをさらに有し、前記第１スペーサと前記第２スペーサは前記突出部の上に配置されうる。
前記第１フィールド絶縁膜は、前記第１方向と交差する第２方向に延在し、前記第２フィールド絶縁膜は前記第２方向に延在し、前記第２フィールド絶縁膜の下面は前記第１フィールド絶縁膜の下面より低いことが好ましい。
本発明によるシングルディフュージョンブレークとダブルディフュージョンブレークを利用する半導体装置及びその製造方法によれば、多数のゲートの高さのばらつきが減り、ゲートを構成する金属の高さのばらつきが少なくなるので、動作特性を一定の範囲内で容易にコントロールすることができる。
本発明の第１の実施形態による半導体装置を説明するためのレイアウト図である。 図１でフィンとアクティブ領域のみを選択的に示す図である。 本発明の第１の実施形態による半導体装置を説明するための斜視図である。 図３でフィンとフィールド絶縁膜を説明するための部分斜視図である。 図１の半導体装置のフィン、第１トレンチ、第２トレンチ、及び第３トレンチを説明するための部分斜視図である。 図３をＡ−Ａ’に沿って切断した断面図である。 図１をＤ−Ｄ’に沿って切断した断面図である。 図３をＢ−Ｂ’に沿って切断した断面図である。 本発明の第２の実施形態による半導体装置２ａを説明するための断面図である。 本発明の第２の実施形態による半導体装置２ｂを説明するための断面図である。 本発明の第２の実施形態による半導体装置２ｃを説明するための断面図である。 本発明の第３の実施形態による半導体装置を説明するための断面図である。 本発明の第４の実施形態による半導体装置を説明するための図である。 本発明の第５の実施形態による半導体装置を説明するための図である。 本発明の第６の実施形態による半導体装置を説明するためのレイアウト図である。 図１５をＧ−Ｇ’に沿って切断した断面図である。 本発明の第７の実施形態による半導体装置を説明するための図である。 本発明のいくつかの実施形態による半導体装置を含む電子システムのブロック図である。 本発明の第１の実施形態による半導体装置の製造方法を説明するための中間段階レイアウト図である。 本発明の第１の実施形態による半導体装置の製造方法を説明するための中間段階斜視図である。 本発明の第１の実施形態による半導体装置の製造方法を説明するための中間段階斜視図である。 本発明の第１の実施形態による半導体装置の製造方法を説明するための中間段階レイアウト図である。 本発明の第１の実施形態による半導体装置の製造方法を説明するための中間段階斜視図である。 本発明の第１の実施形態による半導体装置の製造方法を説明するための中間段階斜視図である。 本発明の第１の実施形態による半導体装置の製造方法を説明するための中間段階斜視図である。 本発明の第１の実施形態による半導体装置の製造方法を説明するための中間段階斜視図である。 本発明の第１の実施形態による半導体装置の製造方法を説明するための中間段階レイアウト図である。 本発明の第１の実施形態による半導体装置の製造方法を説明するための中間段階斜視図である。
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、それぞれ多様な形態で実現することができ、本実施形態は、本発明の開示を完全なものにし、本発明が属する技術分野において通常の知識を有する者に発明の範囲を完全に開示するために提供するものである。明細書全体に亘り、同一参照符号は同一構成要素を示す。「及び／または」は、記載したアイテムのそれぞれ、及び一つ以上のすべての組合せを含む。
一つの素子（ｅｌｅｍｅｎｔ）が他の素子と「接続された（ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「カップリングされた（ｃｏｕｐｌｅｄ ｔｏ）」との記載は、他の素子と直接連結またはカップリングされた場合または中間に他の素子を介在する場合をすべて含む。一方、一つの素子が他の素子と「直接接続された（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「直接カップリングされた（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）」との記載は、中間に他の素子が介在しないことを示す。
第１、第２などを、多様な素子、構成要素を記載するために使用するが、これらの素子、構成要素はこれらの用語によって制限されない。これらの用語は、一つの構成要素を他の構成要素と区別するために使用するものである。
本明細書で使用した用語は、本発明の実施形態を説明するためのものであり、本発明を制限するものではない。本明細書において、単数型で記載した構成要素は特に記載しない限り複数型も含む。明細書で使用する「含む（ｃｏｍｐｒｉｓｅｓ）」及び／または「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」と記載した構成要素、段階、動作、及び／または素子は、一つ以上の他の構成要素、段階、動作、及び／または素子の存在または追加を排除しない。
本明細書で使用するすべての用語（技術及び科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者が共通に理解できる意味として使用する。また一般に使用される辞書に定義されている用語は明白に特別に定義しない限り理想的または過度に解釈しない。
図１は、本発明の第１の実施形態による半導体装置を説明するためのレイアウト図である。図２は、図１でフィンとアクティブ領域のみを選択的に示す図である。図３は、本発明の第１の実施形態による半導体装置を説明するための斜視図である。すなわち、図３は図１の半導体装置の一部（フィン（Ｆ１、Ｆ２、Ｆ５、Ｆ６）と関連する部分）を示す斜視図である。図４は、図３でフィンとフィールド絶縁膜を説明するための部分斜視図である。すなわち、図４は、図３でダミーゲートを除いた図である。図５は、図１の半導体装置のフィン、第１トレンチ、第２トレンチ、及び第３トレンチを説明するための部分斜視図である。図６は、図３をＡ−Ａ’に沿って切断した断面図である。図７は、図１をＤ−Ｄ’に沿って切断した断面図である。図８は、図３をＢ−Ｂ’に沿って切断した断面図である。
図１及び図２を参照すると、本発明の第１の実施形態による半導体装置１は、多数のアクティブ領域（ＡＣＴ１、ＡＣＴ２、ＡＣＴ１１、ＡＣＴ２１、ＡＣＴ１２、ＡＣＴ２２）、多数のフィン（Ｆ１〜Ｆ８、Ｆ１１〜Ｆ８１、Ｆ１２〜Ｆ８２）、多数のゲート（１４７＿１、１４７＿２、１４７＿５、１４７＿６）、多数のダミーゲート（２４７＿１、３４７＿１〜３４７＿４）などを含む。
多数のアクティブ領域（ＡＣＴ１、ＡＣＴ２、ＡＣＴ１１、ＡＣＴ２１、ＡＣＴ１２、ＡＣＴ２２）は図示するように、マトリックス形態で配置されるが、これに限定されない。例えば、アクティブ領域ＡＣＴ１は第２方向Ｙ１にアクティブ領域（ＡＣＴ１１、ＡＣＴ１２）と隣接し、第１方向Ｘ１にアクティブ領域ＡＣＴ２と隣接する。多数のアクティブ領域（ＡＣＴ１、ＡＣＴ２、ＡＣＴ１１、ＡＣＴ２１、ＡＣＴ１２、ＡＣＴ２２）は第３フィールド絶縁膜（図３の１１３参照）によって定義される。
各アクティブ領域（ＡＣＴ１、ＡＣＴ２、ＡＣＴ１１、ＡＣＴ２１、ＡＣＴ１２、ＡＣＴ２２）内には、少なくとも一つのフィン（Ｆ１〜Ｆ８、Ｆ１１〜Ｆ８１、Ｆ１２〜Ｆ８２）が配置される。例えば、アクティブ領域ＡＣＴ１内には多数のフィン（（Ｆ１、Ｆ２）、（Ｆ１１、Ｆ２１）〜（Ｆ１２、Ｆ２２））が配置され、アクティブ領域ＡＣＴ２内には多数のフィン（（Ｆ３、Ｆ４）、（Ｆ３１、Ｆ４１）〜（Ｆ３２、Ｆ４２））が配置される。
多数のフィン（Ｆ１〜Ｆ８、Ｆ１１〜Ｆ８１、Ｆ１２〜Ｆ８２）は第２方向Ｙ１に長く延長されて形成される。
一部のフィン（例えば、Ｆ１、Ｆ２、Ｆ５、Ｆ６）は長さ方向（図２で、第２方向Ｙ１）に互いに並列である。また、一部のフィン（例えば、Ｆ２、Ｆ２１、Ｆ２２）は幅方向（図２で、第１方向Ｘ１）に互いに隣接して配置される。
図２に示すように、隣接したアクティブ領域（例えば、ＡＣＴ１とＡＣＴ１１、ＡＣＴ１とＡＣＴ１２）の間の間隔Ｗ２は、フィンの長さ方向（例えば、第１方向Ｙ１）に隣接した第１フィンＦ１と第２フィンＦ２との間の間隔Ｗ１より広い。
図１において、マスク（ＭＳＫ２、ＭＳＫ３）は第１方向Ｘ１に長く延長されて形成されるが、これに限定されない。マスクＭＳＫ２は後述する第２フィールド絶縁膜１１２を形成するためのものであり、マスクＭＳＫ３は後述する第３フィールド絶縁膜１１３を形成するためのものである。
多数のゲート（１４７＿１、１４７＿２、１４７＿５、１４７＿６）は第１方向Ｘ１に長く延長されて形成され、多数のダミーゲート（２４７＿１、３４７＿１〜３４７＿４）も第１方向Ｘ１に長く延長されて形成される。
図３〜図５を参照すると、多数のフィン（Ｆ１、Ｆ２、Ｆ５、Ｆ６）は第２方向Ｙ１に沿って長く延長される。フィン（Ｆ１、Ｆ２、Ｆ５、Ｆ６）は基板１０１の一部であり、基板１０１から成長したエピタキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）を含む。図面では４個のフィン（Ｆ１、Ｆ２、Ｆ５、Ｆ６）が長さ方向に互いに並列して配置されているものを示すが、これに限定されない。
図５では、フィン（Ｆ１、Ｆ２、Ｆ５、Ｆ６）が直六面体形状に形成されたものを示すが、これに限定されない。フィン（Ｆ１、Ｆ２、Ｆ５、Ｆ６）は面取り形状であり得る。すなわち、角の部分が丸い形状である。フィン（Ｆ１、Ｆ２、Ｆ５、Ｆ６）は第２方向Ｙ１に沿って長く形成されているため、第２方向Ｙ１に沿って形成された長辺（Ｍ１、Ｍ２）と、第１方向Ｘ１に沿って形成された短辺（Ｓ１、Ｓ２）を含む。具体的には、第１フィンＦ１は第１短辺Ｓ１と第１長辺Ｍ１を含み、第２フィンＦ２は第２短辺Ｓ２と第２長辺Ｍ２を含む。図示するように、フィン（Ｆ１、Ｆ２）は第１短辺Ｓ１と第２短辺Ｓ２が互い対向するように形成される。フィン（Ｆ１、Ｆ２）の角の部分が丸くなっていても、本発明の属する技術分野における当業者が長辺（Ｍ１、Ｍ２）及び短辺（Ｓ１、Ｓ２）を区分できることは自明である。
フィン（Ｆ１、Ｆ２、Ｆ５、Ｆ６）はマルチゲートトランジスタに使用されるアクティブパターンを意味する。すなわち、フィン（Ｆ１、Ｆ２、Ｆ５、Ｆ６）の３面に沿ってチャネルが互いに連結して形成され、フィン（Ｆ１、Ｆ２、Ｆ５、Ｆ６）の互いに対向する２面にチャネルが形成される。
また、図５に示すように、第１トレンチ５０１はフィン（Ｆ１、Ｆ２）の長辺（Ｍ１、Ｍ２）に接するように形成される。第２トレンチ５０２はフィン（Ｆ１、Ｆ２）の短辺（Ｓ１、Ｓ２）に接するように形成される。具体的には、互いに対向する第１フィンＦ１の短辺Ｓ１と、第２フィンＦ２の短辺Ｓ２との間に第２トレンチ５０２が配置される。第３トレンチ５０３はフィン（Ｆ２、Ｆ６）の短辺に接し、フィン（Ｆ１、Ｆ５）の短辺に接するように形成される。
ここで、第１トレンチ５０１と第２トレンチ５０２は浅いトレンチ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ）であり、第３トレンチ５０３は深いトレンチ（ｄｅｅｐ ｔｒｅｎｃｈ）である。第３トレンチ５０３の深さＤ３は、第１トレンチ５０１の深さＤ１と第２トレンチ５０２の深さＤ２より深い。また、第１トレンチ５０１の深さＤ１と第２トレンチ５０２の深さＤ２は互いに同じである。なぜなら、第１トレンチ５０１と第２トレンチ５０２を同時に形成するからである。ただし、これに限定されず、第１トレンチ５０１と第２トレンチ５０２を別途に形成する場合、深さ（Ｄ１、Ｄ２）は互いに異なる場合もある。
一方、図３に示すように、フィールド絶縁膜（１１１、１１２、１１３）は基板１０１上に形成され、多数のフィン（Ｆ１、Ｆ２、Ｆ５、Ｆ６）の一部を囲むように形成される。
第１フィールド絶縁膜１１１は第２方向Ｙ１に長く延長するように形成され、第２フィールド絶縁膜１１２、第３フィールド絶縁膜１１３は第１方向Ｘ１に長く延長するように形成される。このようなフィールド絶縁膜（１１１、１１２、１１３）は酸化膜、窒化膜、酸窒化膜、またはこれらの複合膜である。
第１フィールド絶縁膜１１１は第１トレンチ５０１の少なくとも一部に形成され、第２フィールド絶縁膜１１２は第２トレンチ５０２の少なくとも一部に形成され、第３フィールド絶縁膜１１３は第３トレンチ５０３の少なくとも一部に形成される。言い換えると、第１フィールド絶縁膜１１１はフィン（Ｆ１、Ｆ２）の長辺（Ｍ１、Ｍ２）と接するように形成され、第２フィールド絶縁膜１１２はフィン（Ｆ１、Ｆ２）の短辺（Ｓ１、Ｓ２）と接するように形成される。すなわち、第２フィールド絶縁膜１１２はフィン（Ｆ１、Ｆ２）の側壁に直接接触する。第３フィールド絶縁膜１１３はフィン（Ｆ２、Ｆ６）の短辺に接し、フィン（Ｆ１、Ｆ５）の短辺に接するように形成される。
第１フィールド絶縁膜１１１は第１トレンチ５０１の一部のみに形成される。また、第２フィールド絶縁膜１１２は第２トレンチ５０２を完全に満たす。第３フィールド絶縁膜１１３は第３トレンチ５０３を完全に満す。その結果、第１フィールド絶縁膜１１１の上面は、第２フィールド絶縁膜１１２の上面と第３フィールド絶縁膜１１３の上面より低い。第１フィールド絶縁膜１１１の高さはＨ０であり、第２フィールド絶縁膜１１２の高さはＨ０＋Ｈ１であり、第３フィールド絶縁膜１１３の高さはＨ２である。すなわち、第２フィールド絶縁膜１１２は、第１フィールド絶縁膜１１１よりＨ１だけ高く、第３フィールド絶縁膜１１３は、第２フィールド絶縁膜１１２よりＨ２−（Ｈ０＋Ｈ１）だけ高い。また、第３フィールド絶縁膜１１３の幅Ｗ２は、第２フィールド絶縁膜１１２の幅Ｗ１より広い。
多数のゲート（１４７＿１、１４７＿２、１４７＿５、１４７＿６）は対応するフィン（Ｆ１、Ｆ２）上に、対応するフィン（Ｆ１、Ｆ２）と交差するように形成される。例えば、第１フィンＦ１上には第１及び第２ゲート（１４７＿１、１４７＿２）が形成され、第２フィンＦ２上には第５及び第６ゲート（１４７＿５、１４７＿６）が形成される。
第１ダミーゲート（２４７＿１）は対応する第２フィールド絶縁膜１１２上に形成される。特に、第１ダミーゲート（２４７＿１）は対応する第２フィールド絶縁膜１１２上に、一つのみ形成される。第１ダミーゲート（２４７＿１）を２個以上形成せず、第１ダミーゲート（２４７＿１）を１個ずつ形成することによってレイアウトのサイズを減らすことができる。このように隣接したフィン（例えば、Ｆ１、Ｆ２）の間に、フィールド絶縁膜１１２とその上に形成された一つのダミーゲート（２４７＿１）を含む構造体をシングルディフュージョンブレーク（ｓｉｎｇｌｅ ｄｉｆｆｕｓｉｏｎ ｂｒｅａｋ）と呼ぶ。図示するように、第１ダミーゲート（２４７＿１）の幅は、第２フィールド絶縁膜１１２の幅Ｗ１より狭い。このようにすることで、第１ダミーゲート（２４７＿１）が第２フィールド絶縁膜１１２上に安定に配置される。
また、第３フィールド絶縁膜１１３と第１フィンＦ１上に第２ダミーゲート（３４７＿１）が形成され、第３フィールド絶縁膜１１３と第５フィンＦ５上に第３ダミーゲート（３４７＿２）が形成される。また、第３フィールド絶縁膜１１３と第２フィンＦ２上に第４ダミーゲート（３４７＿３）が形成され、第３フィールド絶縁膜１１３と第６フィンＦ６上に第５ダミーゲート（３４７＿４）が形成される。このように隣接したフィン（例えば、Ｆ１、Ｆ５）の間に、フィールド絶縁膜１１３とその上に形成された２個のダミーゲート（３４７＿１、３４７＿２）を含む構造体をダブルディフュージョンブレーク（ｄｏｕｂｌｅ ｄｉｆｆｕｓｉｏｎ ｂｒｅａｋ）と呼ぶ。
ここで図６及び図８を参照すると、各ゲート（例えば、１４７＿１）は金属層（ＭＧ１、ＭＧ２）を含む。ゲート（１４７＿１）は図示するように、２層以上の金属層（ＭＧ１、ＭＧ２）が積層される。第１金属層ＭＧ１は仕事関数を調節し、第２金属層ＭＧ２は第１金属層ＭＧ１により形成された空間を満たす役割を果たす。例えば、第１金属層ＭＧ１はＴｉＮ、ＴａＮ、ＴｉＣ、及びＴａＣのうちの少なくとも一つを含む。また、第２金属層ＭＧ２はＷまたはＡｌを含む。このようなゲート（１４７＿１）は例えば、リプレースメント工程（ｒｅｐｌａｃｅｍｅｎｔ ｐｒｏｃｅｓｓ）（またはゲートラスト工程（ｇａｔｅ ｌａｓｔ ｐｒｏｃｅｓｓ））により形成されるが、これに限定されるものではない。
各ダミーゲート（例えば、２４７＿１）はゲート（１４７＿１）の構造と同様である。ダミーゲート（２４７＿１）は図示するように、２層以上の金属層（ＭＧ１、ＭＧ２）が積層される。例えば、第１金属層ＭＧ１は仕事関数を調節し、第２金属層ＭＧ２は第１金属層ＭＧ１により形成された空間を満たす役割を果たす。
ゲート絶縁膜１４５は第１フィンＦ１とゲート（１４７＿１）との間に形成される。図６に示すように、ゲート絶縁膜１４５は第１フィンＦ１の上面と側面上に形成される。また、ゲート絶縁膜１４５はゲート（１４７＿１）と第１フィールド絶縁膜１１１との間に配置される。このようなゲート絶縁膜１４５はシリコン酸化膜より高い誘電率を有する高誘電体物質を含む。例えば、ゲート絶縁膜１４５はＨｆＯ２、ＺｒＯ２またはＴａ２Ｏ５を含む。
図１及び図８を参照すると、多数のソース／ドレイン（１６２、１６１）はそれぞれ、多数のゲート（１４７＿１、１４７＿２、１４７＿５、１４７＿６）の間、及びゲート（例えば、１４７＿１）とダミーゲート（例えば、２４７＿１）との間に配置される。
ソース／ドレイン（１６１、１６２）はフィン（Ｆ１、Ｆ２、Ｆ５、Ｆ６）より突出するように形成されたエレベーテッド（ｅｌｅｖａｔｅｄ）ソース／ドレイン形態である。
また、ソース／ドレイン（１６１、１６２）の一部はスペーサ（１５１、２５１）とオーバーラップするように形成される。
多数のゲート（１４７＿１、１４７＿２）、（１４７＿５、１４７＿６）の間に配置されたソース／ドレイン１６２の上面と、ゲート（１４７＿１、１４７＿５）とダミーゲート（２４７＿１）との間に配置されたソース／ドレイン１６１の上面は同一平面に位置する。ここで、ソース／ドレイン１６１の上面とソース／ドレイン１６２の上面が同一平面に位置することは、工程によって多少の誤差が生じることを含む概念である。すなわち、ゲート（１４７＿１、１４７＿５）とダミーゲート（２４７＿１）との間のソース／ドレイン１６１の形成が十分か否かによって誤差が生じる。
本発明の第１の実施形態による半導体装置１がＰＭＯＳトランジスタである場合、ソース／ドレイン（１６１、１６２）は圧縮ストレス物質から成る。圧縮ストレス物質はＳｉに比べて格子定数が大きい物質であり、例えばＳｉＧｅである。圧縮ストレス物質は第１フィンＦ１に圧縮ストレスを加え、チャネル領域のキャリアの移動度（ｍｏｂｉｌｉｔｙ）を向上させる。
一方、本発明の第１の実施形態による半導体装置１がＮＭＯＳトランジスタである場合、ソース／ドレイン（１６１、１６２）は基板１０１と同一物質または、引張ストレス物質から成る。例えば、基板１０１がＳｉであるとき、ソース／ドレイン（１６１、１６２）はＳｉ、又はＳｉより格子定数が小さい物質（例えば、ＳｉＣ）である。
図示するものとは別に、ソース／ドレイン（１６１、１６２）はフィン（Ｆ１、Ｆ２）に不純物をドーピングして形成することもできる。
スペーサ（１５１、２５１）は窒化膜、酸窒化膜のうち少なくとも一つを含む。スペーサ（１５１、２５１）は多数のフィン（Ｆ１、Ｆ２）、多数のゲート（１４７＿１、１４７＿２、１４７＿５、１４７＿６）、多数のダミーゲート（２４７＿１）の側壁に形成される。
基板１０１はＳｉ、Ｇｅ、ＳｉＧｅ、ＧａＰ、ＧａＡｓ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ及びＩｎＰからなる群から選択される一つ以上の半導体材料から成る。また、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を使用してもよい。
一方、図８に示すように、第２フィールド絶縁膜１１２の上面は隣接したフィン（Ｆ１、Ｆ２）の上面と同一平面ＳＵＲ１に形成される。第３フィールド絶縁膜１１３の上面は隣接したフィン（Ｆ１、Ｆ５）の上面と同一平面ＳＵＲ１に形成される。ここで、「互いに同一平面に形成される」ということは、工程によって多少の誤差が生じることを含む概念である。しかし、上記で、フィン（例えば、Ｆ１）上に形成されるゲート（例えば、１４７＿１）の高さＬ１と、第２フィールド絶縁膜１１２、第３フィールド絶縁膜１１３上に形成されるダミーゲート（２４７＿１、３４７＿１、３４７＿２）の高さＬ２は互いに同じである。すなわち、多数のゲート（１４７＿１、１４７＿２、１４７＿５、１４７＿６）の高さＬ１のばらつきが減る。上述したように、ゲート（１４７＿１、１４７＿２、１４７＿５、１４７＿６）は金属を利用して形成されるため、ゲート（１４７＿１、１４７＿２、１４７＿５、１４７＿６）の高さが変わると、動作特性が変わる。したがって、多数のゲート（１４７＿１、１４７＿２、１４７＿５、１４７＿６）の高さのばらつきが少なければ、動作特性も一定の範囲内で容易にコントロールすることができる。
第３フィールド絶縁膜１１３の上面は、第２フィールド絶縁膜１１２の上面と同一平面ＳＵＲ１に形成される。
第２フィールド絶縁膜１１２の幅Ｗ２は、ダミーゲート（２４７＿１）の幅より広い。したがって、ダミーゲート（２４７＿１）が安定して第２フィールド絶縁膜１１２上に配置される。
また、第２フィールド絶縁膜１１２（または第２トレンチ５０２）とソース／ドレイン１６１との間にフィンＦ１の一部である第１半導体層領域１６６ａが位置する。また、第３フィールド絶縁膜１１３（または第３トレンチ５０３）とソース／ドレイン１１６１ａとの間にフィンＦ１の一部である第２半導体層領域１６６が位置する。
図８に示すように、第１半導体層領域１６６ａの幅Ｅ１は第２半導体層領域１６６の幅Ｅ２より狭い。すなわち、第２フィールド絶縁膜１１２とソース／ドレイン１６１との間の第１半導体層領域１６６ａは、第３フィールド絶縁膜１１３とソース／ドレイン１１６１ａとの間に配置された第２半導体層領域１６６より小さい。
言い換えると、シングルディフュージョンブレーク（ｓｉｎｇｌｅ ｄｉｆｆｕｓｉｏｎ ｂｒｅａｋ）の下部に生じる第１半導体層領域１６６ａは、ダブルディフュージョンブレーク（ｄｏｕｂｌｅ ｄｉｆｆｕｓｉｏｎ ｂｒｅａｋ）の下部に生じる第２半導体層領域１６６より小さい。
ここで、図７を参照すると、幅方向に（図１の第１方向Ｘ１に対応）互いに隣接してフィン（例えば、Ｆ１、Ｆ１１）に形成されたソース／ドレイン（１１６１ａ、１１６１ｂ）は互いに接触またはマージ（ｍｅｒｇｅ）される。すなわち、電気的に同じ電圧信号が印加される。図７に示したものは、ダブルディフュージョンブレークの第２ダミーゲート（３４７＿１）と接触するソース／ドレイン（１１６１ａ、１１６１ｂ）である。
図示していないが、第３ダミーゲート（３４７＿２）と接触するソース／ドレインも互いに接触またはマージされる。
図９は、本発明の第２の実施形態による半導体装置２ａを説明するための断面図である。説明の便宜上、図１〜図８を利用して説明した内容と実質的に同じ内容は省略する。
図９を参照すると、本発明の第２の実施形態による半導体装置２ａにおいて、第３フィールド絶縁膜１１３の上面は、隣接したフィン（Ｆ１またはＦ５）の上面より低い。図示するように、第２フィールド絶縁膜１１２の上面は、フィン（Ｆ１またはＦ２）の上面と同一平面ＳＵＲ１に位置する。または、第２フィールド絶縁膜１１２の上面は、フィン（Ｆ１またはＦ２）の上面より高くてもよい。したがって、第３フィールド絶縁膜１１３の上面は、第２フィールド絶縁膜１１２の上面より低い。
また、第３フィールド絶縁膜１１３の高さＨ２ｂは、第２フィールド絶縁膜１１２の高さ（Ｈ１＋Ｈ０）より低い。
第３フィールド絶縁膜１１３の上面が、隣接したフィン（Ｆ１またはＦ５）の上面より低いため、第２ダミーゲート（３４７＿１）の一部はフィンＦ１の上面に位置し、他の一部は第３トレンチ５０３内に位置する。第３ダミーゲート（３４７＿２）の一部はフィンＦ５の上面に位置して他の一部は第３トレンチ５０３内に位置する。
また、第２ダミーゲート（３４７＿１）の金属層（ＭＧ１、ＭＧ２）の一部も第３トレンチ５０３内に位置する。すなわち、第２ダミーゲート（３４７＿１）の金属層（ＭＧ１、ＭＧ２）は第３トレンチ５０３の側壁及びフィンＦ１の上面に沿って形成される。また、第３ダミーゲート（３４７＿２）の金属層（ＭＧ１、ＭＧ２）の一部もトレンチ５０３内に位置する。すなわち、第３ダミーゲート（３４７＿２）の金属層（ＭＧ１、ＭＧ２）は第３トレンチ５０３の側壁及びフィンＦ５の上面に沿って形成される。第２ダミーゲート（３４７＿１）の金属層（ＭＧ１）、第３ダミーゲート（３４７＿２）の金属層（ＭＧ１）は仕事関数を調節するための物質である。
図１０は、本発明の第２の実施形態による半導体装置２ｂを説明するための断面図である。説明の便宜上、図９を参照して説明した内容と実質に同じ内容は省略する。
図１０を参照すると、図９に図示するものとは異なり、第２ダミーゲート（３４７＿１）の金属層ＭＧ１はトレンチ５０３内に配置され、第２ダミーゲート（３４７＿１）の金属層ＭＧ２はフィンＦ１より上側に位置する。第２ダミーゲート（３４７＿１）の金属層ＭＧ１は第３トレンチ５０３の側壁及びフィンＦ１の上面に沿って形成される。また、第３ダミーゲート（３４７＿２）の金属層ＭＧ１はトレンチ５０３内に配置され、第３ダミーゲート（３４７＿２）の金属層ＭＧ２はフィンＦ５より上側に位置する。第３ダミーゲート（３４７＿２）の金属層ＭＧ１は第３トレンチ５０３の側壁及びフィンＦ５の上面に沿って形成される。
図１１は、本発明の第２の実施形態による半導体装置２ｃを説明するための断面図である。
図１１を参照すると、図９に図示するものとは異なり、第２ダミーゲート（３４７＿１）の金属層（ＭＧ１、ＭＧ２）は第３トレンチ５０３に形成され、一側のスペーサ３５１のみフィンＦ１の上面に配置される。第３ダミーゲート（３４７＿２）の金属層（ＭＧ１、ＭＧ２）はトレンチ５０３に形成され、一側のスペーサ３５１のみフィンＦ５の上面に配置される。
図１２は、本発明の第３の実施形態による半導体装置を説明するための断面図である。説明の便宜上、図１〜図８を参照して説明したのと実質に同じ内容は省略する。
図１２を参照すると、本発明の第３の実施形態による半導体装置３において、第２フィールド絶縁膜１１２の上面は、隣接したフィン（Ｆ１またはＦ２）の上面より高い。第３フィールド絶縁膜１１３の上面も、隣接するフィン（Ｆ１またはＦ５）の上面より高い。すなわち、フィン（Ｆ１、Ｆ２、Ｆ５）の上面が平面ＳＵＲ１に位置し、第２フィールド絶縁膜１１２の上面及び第３フィールド絶縁膜１１３の上面は平面ＳＵＲ２に位置する。第２フィールド絶縁膜１１２の高さはＨ１＋Ｈ０より高いＨ１ａ＋Ｈ０であり、第３フィールド絶縁膜１１３の高さはＨ２より高いＨ２ａである。
したがって、第１ダミーゲート（２４７＿１）の高さＬ３は、ゲート（１４７＿１）の高さＬ１より低い。第１ダミーゲート（２４７＿１）とゲート（１４７＿１）はリプレースメント工程（ｒｅｐｌａｃｅｍｅｎｔ ｐｒｏｃｅｓｓ）を利用して形成されるため、第１ダミーゲート（２４７＿１）の上面とゲート（１４７＿１）の上面は同一平面に位置する。また、第１ダミーゲート（２４７＿１）の下部に位置する第２フィールド絶縁膜１１２の高さがゲート（１４７＿１）の下部に位置するフィンＦ１の高さより高いため、第１ダミーゲート（２４７＿１）の高さＬ３はゲート（１４７＿１）の高さＬ１より低い。
第３フィールド絶縁膜１１３の上面が隣接したフィン（Ｆ１またはＦ５）の上面より高いため、第２ダミーゲート（３４７＿１）の一部はフィンＦ１の上面に位置し、他の一部は突出した第３フィールド絶縁膜１１３上に位置する。第３ダミーゲート（３４７＿２）の一部はフィンＦ５の上面に位置して他の一部は突出した第３フィールド絶縁膜１１３内に位置する。
図１２では、第２フィールド絶縁膜１１２の上面と第３フィールド絶縁膜１１３の上面が同一平面ＳＵＲ２に位置するものを示すが、これに限定されない。例えば、第２フィールド絶縁膜１１２の上面と第３フィールド絶縁膜１１３の上面が互いに異なる平面に位置しても構わない。
図１３は、本発明の第４の実施形態による半導体装置を説明するための図である。説明の便宜上、図１ないし図８を参照して説明したものと実質に同じ内容は省略する。
図１３を参照すると、本発明の第４の実施形態による半導体装置４において、フィンＦ１とフィンＦ２との間にシングルディフュージョンブレーク（ｓｉｎｇｌｅ ｄｉｆｆｕｓｉｏｎ ｂｒｅａｋ）が形成され、アクティブ領域ＡＣＴ１とアクティブ領域ＡＣＴ１２との間（すなわち、フィンＦ１とフィンＦ５との間）にもシングルディフュージョンブレークが形成される。シングルディフュージョンブレークであるため、第３フィールド絶縁膜１１３上には一つのダミーゲート（３４７＿１）のみが配置される。
また、第３フィールド絶縁膜１１３の上面と第２フィールド絶縁膜１１２の上面は同一平面ＳＵＲ１の上に位置する。
一方、アクティブ領域ＡＣＴ１とアクティブ領域ＡＣＴ１２との間の絶縁性をさらに向上させるため、第３フィールド絶縁膜１１３の高さをさらに高くし得る。図８の第３フィールド絶縁膜１１３の高さはＨ２であり、図１３の第３フィールド絶縁膜１１３の高さはＨ２より高いＨ２ｃである。
図１４は、本発明の第５の実施例による半導体装置を説明するための図である。説明の便宜上、図１〜図８を参照して説明したものと実質に同じ内容は省略する。
図１４を参照すると、本発明の第５の実施形態による半導体装置５において、第２フィールド絶縁膜１１２はＴ字形である。
具体的に、第２フィールド絶縁膜１１２はフィン（Ｆ１、Ｆ２）の上面で、両側に突出した突出部１１２２を含む。
このように突出部１１２２によって、ダミーゲート（２４７＿１）がミスアライン（ｍｉｓａｌｉｇｎ）しても、ダミーゲート（２４７＿１）が第２フィールド絶縁膜１１２上に配置される可能性が高まる。仮に、ミスアラインが発生してダミーゲート（２４７＿１）が第２フィールド絶縁膜１１２ではないフィン（例えば、Ｆ１またはＦ２）上に配置されると、ダミーゲート（２４７＿１）とフィン（Ｆ１またはＦ２）との間に欠陥（例えば、ブリッジ欠陥（ｂｒｉｄｇｅ ｄｅｆｅｃｔ））が発生する。また、突出部１１２２の厚さは０．０１Å以上３００Å以下である。
第３フィールド絶縁膜１１３も第２フィールド絶縁膜１１２と同様にＴ字形であり得る。
図１５は、本発明の第６の実施形態による半導体装置を説明するためのレイアウト図であり、図１６は、図１５をＧ−Ｇ’に沿って切断した断面図である。
図１５及び図１６を参照すると、本発明の第６の実施形態による半導体装置６において、ゲート（１２４７＿１）は第１方向Ｘ１に長く延長される。ゲート（１２４７＿１）は第１領域Ｉでダミーゲートとしての役割を果たし、第２領域ＩＩでノーマルゲートとしての役割を果たす。すなわち、図１６に示すように、ゲート（１２４７＿１）はフィールド絶縁膜１１１２上に形成されてダミーゲートとしての役割を果たし、フィンＦ９９を横切るように形成されてノーマルゲートとしての役割を果たす。
このような場合、同じゲート（１２４７＿１）であっても、高さが一定ではない場合がある。すなわち、第１領域Ｉでフィールド絶縁膜１１１２上に形成されたゲート（１２４７＿１）の高さはＬ１１であり、第２領域ＩＩでフィンＦ９９上に形成されたゲート（１２４７＿１）の高さはＬ１０である。ここで、ゲート（１２４７＿１）は平坦化工程により製造されるため、ゲート（１２４７＿１）の上面は領域（Ｉ、ＩＩ）に関係なく一定である。
図１７は、本発明の第７の実施形態による半導体装置を説明するための図である。
図１７を参照すると、本発明の第７の実施形態による半導体装置７は、ロジック領域１４１０とＳＲＡＭ領域１４２０を含む。ロジック領域１４１０とＳＲＡＭ領域１４２０で使用されるディフュージョンブレークの種類が互いに異なる場合がある。例えば、ロジック領域１４１０ではシングルディフュージョンブレークが使用され、ＳＲＡＭ領域１４２０ではダブルディフュージョンブレークが使用される。
図１８は、本発明のいくつかの実施形態による半導体装置を含む電子システムのブロック図である。図１８の電子システムは、図１〜図１４を参照して説明した半導体装置を適用する例を示すものである。
図１８を参照すると、本実施形態による電子システム１１００は、コントローラ１１１０、入出力装置（Ｉ／Ｏ）１１２０、記憶装置（ｍｅｍｏｒｙ ｄｅｖｉｃｅ）１１３０、インターフェース１１４０、及びバス（ｂｕｓ）１１５０を含む。コントローラ１１１０、入出力装置１１２０、記憶装置１１３０、及び／またはインターフェース１１４０はバス１１５０を介して互いに結合される。バス１１５０はデータが移動する通路（ｐａｔｈ）に該当する。
コントローラ１１１０は、マイクロプロセッサ、デジタル信号プロセッサ、マイクロコントローラ、及びこれらと類似の機能を行うことができる論理素子の中から少なくとも一つを含む。入出力装置１１２０はキーパッド、キーボード、及びディスプレイ装置などを含む。記憶装置１１３０はデータ及び／または命令語などを格納する。インターフェース１１４０は通信ネットワークにデータを伝送するかまたは通信ネットワークからデータを受信する機能を行う。インターフェース１１４０は有線または無線形態である。例えば、インターフェース１１４０はアンテナまたは有線／無線トランシーバなどを含む。図示していないが、電子システム１１００はコントローラ１１１０の動作を向上させるための動作メモリとして高速のＤＲＡＭ及び／またはＳＲＡＭなどをさらに含む。本発明のいくつかの実施形態による半導体装置は、記憶装置１１３０内に提供されるかまたは、コントローラ１１１０、入出力装置（Ｉ／Ｏ）１１２０などの一部として提供される。
電子システム１１００は、個人携帯用情報端末機（ＰＤＡ：ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、ポータブルコンピュータ、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン、デジタルミュージックプレーヤ、メモリカード、または情報を無線環境で送信及び／または受信できるすべての電子製品に適用される。
以下、図１９〜図２８、図１〜図８を参照して本発明の第１の実施形態による半導体装置の製造方法について説明する。図１９〜図２８は、本発明の第１の実施形態による半導体装置の製造方法を説明するための中間段階図である。図１９は、中間段階レイアウト図であり、図２０、図２１は、図１９に対応する中間段階斜視図である。図２２は、中間段階レイアウト図であり、図２３〜図２６は、図２２に対応する中間段階斜視図である。図２７は、中間段階レイアウト図であり、図２８は、図２７に対応する中間段階斜視図である。
図１９及び図２０を参照すると、基板１０１上にマスクＭＳＫを形成し、マスクＭＳＫを利用して多数の予備フィン（ＰＦ１〜ＰＦ７、ＰＦ１１〜ＰＦ７１）を形成する。すなわち、浅いトレンチ（５０１、５０２）を形成することによって予備フィン（ＰＦ１〜ＰＦ７、ＰＦ１１〜ＰＦ７１）を形成する。したがって、多数の予備フィン（ＰＦ１〜ＰＦ７、ＰＦ１１〜ＰＦ７１）の間には浅いトレンチ（５０１、５０２）が配置される。
多数の予備フィン（ＰＦ１〜ＰＦ７、ＰＦ１１〜ＰＦ７１）は第２方向Ｙ１に長く延長する。多数の予備フィン（ＰＦ１〜ＰＦ７、ＰＦ１１〜ＰＦ７１）はマトリックス形態で配列される。例えば、予備フィンＰＦ１と予備フィンＰＦ１１は長さ方向に隣接し、予備フィンＰＦ１と予備フィンＰＦ２は幅方向に隣接する。
次いで、図２１を参照すると、多数の予備フィン（ＰＦ１〜ＰＦ７、ＰＦ１１〜ＰＦ７１）及びマスクＭＳＫを囲むように絶縁膜２１１１を形成する。具体的には、多数の予備フィン（ＰＦ１〜ＰＦ７、ＰＦ１１〜ＰＦ７１）及びマスクＭＳＫを十分に覆うように絶縁膜２１１１を形成し、マスクＭＳＫの上面が露出するときまで平坦化工程を行う。ここで、絶縁膜２１１１は、酸化膜、窒化膜、酸窒化膜またはこれらの複合膜である。
次いで、図２２及び図２３を参照すると、多数の予備フィン（ＰＦ１〜ＰＦ７、ＰＦ１１〜ＰＦ７１）の一部、マスクＭＳＫの一部、絶縁膜２１１１の一部をエッチングし、深いトレンチ（５０３、５０４）を形成する。その結果、多数のアクティブ領域（ＡＣＴ１、ＡＣＴ２、ＡＣＴ１１、ＡＣＴ２１、ＡＣＴ１２、ＡＣＴ２２）が定義される。また、多数の予備フィン（ＰＦ１〜ＰＦ７、ＰＦ１１〜ＰＦ７１）の一部がエッチングされ、多数のフィン（Ｆ１、Ｆ２）、（Ｆ１１、Ｆ２１）〜（Ｆ１２、Ｆ２２）が完成する。
深いトレンチ５０３は第１方向Ｘ１に沿って長く形成され、深いトレンチ５０４は第２方向Ｙ１に沿って長く形成される。深いトレンチ５０３と深いトレンチ５０４は互いに交差する。
上記のエッチング工程は、図２２に示す深いトレンチ（５０３、５０４）に対応する領域を開口したマスク（図示せず）を用いて、予備フィン（ＰＦ１〜ＰＦ７、ＰＦ１１〜ＰＦ７１）、マスクＭＳＫ、絶縁膜２１１１を同時にエッチングしなければならないため、エッチング選択比が高くない乾式エッチングを利用できるが、これに限定されない。
次いで、図２４を参照すると、深いトレンチ（５０３、５０４）内に絶縁膜２２１１を満たす。具体的には、多数のフィン（Ｆ１、Ｆ２）、（Ｆ１１、Ｆ２１）〜（Ｆ１２、Ｆ２２）及びマスクＭＳＫを十分に覆うように絶縁膜２２１１を形成し、マスクＭＳＫの上面が露出するまで平坦化工程を行う。絶縁膜２２１１は例えば、酸化膜、窒化膜、酸窒化膜またはこれらの複合膜である。絶縁膜２２１１と絶縁膜２１１１は同じ物質であるが、これに限定されない。
次いで、図２５を参照すると、絶縁膜２２１１と絶縁膜２１１１を選択エッチングしてその高さを低くし、マスクＭＳＫの側壁が露出するようにする。
次いで、図２６を参照すると、露出したマスクＭＳＫを除去する。
次いで、図２７及び図２８を参照すると、第２フィールド絶縁膜１１２が形成される領域にマスクＭＳＫ２を形成し、第３フィールド絶縁膜１１３が形成される領域にマスクＭＳＫ３を形成する。マスク（ＭＳＫ２、ＭＳＫ３）は第１方向Ｘ１に長く形成される。
マスク（ＭＳＫ２、ＭＳＫ３）を利用してフィールドリセス工程を行う。すなわち、絶縁膜２２１１の一部と絶縁膜２１１１の一部を除去し、第１フィールド絶縁膜１１１〜第３フィールド絶縁膜１１３を形成する。フィールドリセス工程の結果、フィン（Ｆ１、Ｆ２）、（Ｆ１１、Ｆ２１）〜（Ｆ１２、Ｆ２２）の側壁が露出するように、第１フィールド絶縁膜１１１の高さが低くなる。
マスク（ＭＳＫ２、ＭＳＫ３）により覆われている領域はエッチングされないため、フィールドリセス工程の結果、第１フィールド絶縁膜１１１より高い第２フィールド絶縁膜１１２と第３フィールド絶縁膜１１３が形成される。
再度、図１及び図３を参照すると、フィン（Ｆ１、Ｆ２）、（Ｆ１１、Ｆ２１）〜（Ｆ１２、Ｆ２２）、第１フィールド絶縁膜１１１ないし第３フィールド絶縁膜１１３上に、多数のゲート（１４７＿１、１４７＿２、１４７＿５、１４７＿６）、多数のダミーゲート（２４７＿１、３４７＿１〜３４７＿４）を形成する。
具体的に、多数のゲート（１４７＿１、１４７＿２、１４７＿５、１４７＿６）は対応するフィン（Ｆ１、Ｆ２）上に、対応するフィン（Ｆ１、Ｆ２）と交差するように形成される。第１ダミーゲート（２４７＿１）は対応する第２フィールド絶縁膜１１２上に形成される。第３フィールド絶縁膜１１３と第１フィンＦ１上に第２ダミーゲート（３４７＿１）が形成され、第３フィールド絶縁膜１１３と第５フィンＦ５上に第３ダミーゲート（３４７＿２）が形成される。また、第３フィールド絶縁膜１１３と第２フィンＦ２上に第４ダミーゲート（３４７＿３）が形成され、第３フィールド絶縁膜１１３と第６フィンＦ６上に第５ダミーゲート（３４７＿４）が形成される。
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
１、２ａ、２ｂ、２ｃ、３、４、５、６、７ 半導体装置
１０１ 基板
１１１、１１２、１１３ （第１、第２、第３）フィールド絶縁膜
Ｆ１〜Ｆ８、Ｆ１１、１２、Ｆ２１、Ｆ２２、Ｆ３１、Ｆ３２、Ｆ４１、Ｆ４２、Ｆ５１、Ｆ５２、Ｆ６１、Ｆ６２、Ｆ７１、Ｆ７２、Ｆ８１、Ｆ８２、Ｆ９９ フィン
１４５、２４５、３４５、１１４５ ゲート絶縁膜
１４７＿１、１４７＿２、１４７＿５、１４７＿６ （第１、第２、第５、第６）ゲート
１５１、２５１、３５１ スペーサ
１６１、１６２、１１６１ａ、１１６１ｂ ソース／ドレイン
１６６ 第２半導体層領域
１６６ａ 第１半導体層領域
２４７＿１ （第１）ダミーゲート
３４７＿１〜３４７＿４ （第２、第３、第４、第５）ダミーゲート
５０１、５０２、５０３ （第１、第２、第３）トレンチ
５０４ トレンチ
１１００ 電子システム
１１１０ コントローラ
１１１２ フィールド絶縁膜
１１２０ 入出力装置
１１２２ 突出部
１１３０ 記憶装置
１１４０ インターフェース
１１５０ バス
１２４７＿１ ゲート
１４１０ ロジック領域
１４２０ ＳＲＡＭ領域
２１１１、２２１１ 絶縁膜

Claims (24)

  1. 第１方向に長手方向に整列した第１及び第２フィンと前記第１及び第２フィンの間に延在するトレンチとを備える基板と、
    前記第１フィンと前記第２フィンとの間に介在するように前記トレンチ内に配置されたフィールド絶縁膜と、
    前記第１及び第２フィンの上に配置された複数のゲートと、
    前記フィールド絶縁膜の上面まで少なくとも部分的にトレンチ内に延在する第１ダミーゲートと、
    前記フィールド絶縁膜の上面まで少なくとも部分的にトレンチ内に延在し第１ダミーゲートにトレンチを横切って対向する第２ダミーゲートと、を有し、
    前記フィールド絶縁膜の上面は、前記第１フィンと前記第２フィンの最上面より下方に配置され、
    前記第１ダミーゲートの第１の部分は、前記トレンチの縁部に隣接する前記第１フィンの上面上に延在し、第１ダミーゲートの第２の部分は、前記トレンチの側壁に沿ってフィールド絶縁膜の上面にまで延在し、
    前記第２ダミーゲートの第１の部分は、前記トレンチの反対側の縁部に隣接する第２フィンの上面上に延在し、第２ダミーゲートの第２の部分は、前記トレンチの反対側の側壁に沿ってフィールド絶縁膜の上面にまで延在することを特徴とする半導体装置。
  2. 前記トレンチは第１及び第２アクティブ領域を定め、前記第１フィンは前記第１アクティブ領域にあり、前記第２フィンは前記第２アクティブ領域にあることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１及び第２ダミーゲートの各々は、フィールド絶縁膜の上面上に全体が位置する少なくとも１つの金属層を含むことを特徴とする請求項１に記載の半導体装置。
  4. 前記第１及び第２アクティブ領域のそれぞれにおいて、前記第１及び第２ダミーゲートに隣接する第１のソース／ドレイン領域をさらに有し、
    前記ソース／ドレイン領域は、圧縮応力または引張応力を誘発する物質を含むエピタキシャル領域であることを特徴とする請求項２に記載の半導体装置。
  5. 各々が上面と側面とを備え第１方向に整列される第１乃至第３フィンと、前記第１フィンと前記第２フィンとの間に延在する第１トレンチと、前記第２フィンと前記第３フィンとの間に延在する第２トレンチとを含む基板と、
    前記第１トレンチ内に配置された第１フィールド絶縁膜と、
    前記第２トレンチ内に配置された第２フィールド絶縁膜と、
    前記第２フィンの側面の下部に沿って第１フィールド絶縁膜から第２フィールド絶縁膜に向かって第１方向に延在する第３フィールド絶縁膜と、
    前記第１フィールド絶縁膜上に配置された第１ダミーゲートと、
    前記第２フィールド絶縁膜上に少なくとも部分的に配置された第２ダミーゲートと、を有し、
    前記第３フィールド絶縁膜は前記第２フィンの上面と側面の上部とを露出させ、
    前記第２フィールド絶縁膜の下面は、前記第１フィールド絶縁膜の下面及び前記第３フィールド絶縁膜の下面よりも低いことを特徴とする半導体装置。
  6. 前記第１フィールド絶縁膜の前記第１方向の幅は、前記第２フィールド絶縁膜の幅よりも小さいことを特徴とする請求項５に記載の半導体装置。
  7. 前記第１ダミーゲートの少なくとも一側の上に配置された第１スペーサをさらに有し、
    前記第１スペーサは前記第１フィンに重なるように前記第１フィン上に配置されることを特徴とする請求項５に記載の半導体装置。
  8. 前記第２ダミーゲートの少なくとも一側の上に配置された第２スペーサをさらに有し、
    前記第２スペーサは前記第２フィンに重なるように前記第２フィン上に配置されることを特徴とする請求項７に記載の半導体装置。
  9. 前記第２ダミーゲートの少なくとも一側の上に配置された第２スペーサをさらに有し、
    前記第２スペーサは前記第３フィンに重なるように前記第３フィン上に配置されることを特徴とする請求項７に記載の半導体装置。
  10. 各々が上面と側面とを備え第１方向に整列される第１乃至第３フィンと、前記第１フィンと前記第２フィンとの間に延在する第１トレンチと、前記第２フィンと前記第３フィンとの間に延在する第２トレンチとを含む基板と、
    前記第１トレンチ内に配置された第１フィールド絶縁膜と、
    前記第２トレンチ内に配置された第２フィールド絶縁膜と、
    前記第２フィンの側面の下部に沿って第１フィールド絶縁膜から第２フィールド絶縁膜に向かって第１方向に延在する第３フィールド絶縁膜と、
    前記第１フィールド絶縁膜上に配置された第１ダミーゲートと、
    前記第２フィールド絶縁膜上に少なくとも部分的に配置された第２ダミーゲートと、を有し、
    前記第３フィールド絶縁膜は前記第２フィンの上面と側面の上部とを露出させ、
    前記第２フィールド絶縁膜の最下面は、前記第１フィールド絶縁膜の下面よりも低く、
    前記第２フィールド絶縁膜の下面は、前記第１乃至第３フィンよりも低くなるように前記平面よりも低いことを特徴とする半導体装置。
  11. 前記第１ダミーゲートの少なくとも一側の上に配置された第１スペーサと、
    前記第２ダミーゲートの少なくとも一側の上に配置された第２スペーサと、
    前記第２フィールド絶縁膜の上に少なくとも部分的に配置された第３ダミーゲートと、
    前記第３ダミーゲートの少なくとも一側の上に配置された第３スペーサと、をさらに有し、
    前記第１スペーサは前記第１フィンに重なるように前記第１フィン上に配置され、前記第２スペーサは前記第２フィンに重なるように前記第２フィン上に配置され、前記第３スペーサは前記第３フィンに重なるように前記第３フィン上に配置されることを特徴とする請求項１０に記載の半導体装置。
  12. 前記第１フィールド絶縁膜は、前記第１方向と交差する第２方向に前記第３フィールド絶縁膜に架かり、
    前記第２フィールド絶縁膜は、前記第２方向に前記第３フィールド絶縁膜に架かることを特徴とする請求項１０に記載の半導体装置。
  13. 前記第１フィールド絶縁膜の下面は、前記第１乃至第３フィンが上方に突出する前記平面と同じ高さに位置することを特徴とする請求項１０に記載の半導体装置。
  14. 各々が上面と側面とを備え第１方向に整列される第１乃至第３フィンと、前記第１フィンと前記第２フィンとの間に延在する第１トレンチと、前記第２フィンと前記第３フィンとの間に延在する第２トレンチとを含む基板と、
    前記第１トレンチ内に配置された第１フィールド絶縁膜と、
    前記第２トレンチ内に配置された第２フィールド絶縁膜と、
    前記第２フィンの側面の下部に沿って第１フィールド絶縁膜から第２フィールド絶縁膜に向かって第１方向に延在する第３フィールド絶縁膜と、
    各々が前記第１乃至第３フィンのそれぞれの上に配置された複数のゲートと、
    前記第１フィールド絶縁膜上に配置された第１ダミーゲートと、
    前記第２フィールド絶縁膜上に少なくとも部分的に配置された第２ダミーゲートと、
    前記複数のゲートのそれぞれの間または前記複数のゲートの少なくとも一つと前記第１ダミーゲートとの間に介在するソース／ドレインと、を有し、
    前記第３フィールド絶縁膜は前記第２フィンの上面と側面の上部とを露出させ、
    前記第１フィールド絶縁膜、第２フィールド絶縁膜、及び第３フィールド絶縁膜は高さが異なり、前記第１フィールド絶縁膜の高さと前記第２フィールド絶縁膜の高さはそれぞれ前記第３フィールド絶縁膜の高さより高く、前記複数のゲートの少なくとも一つの下面はソース／ドレインの上面よりも低いことを特徴とする半導体装置。
  15. 前記第１ダミーゲート及び前記第２ダミーゲートの少なくとも一方の下面は、前記ソース／ドレインの上面よりも低く、前記第１フィールド絶縁膜の幅は前記第２フィールド絶縁膜の幅と異なることを特徴とする請求項１４に記載の半導体装置。
  16. 前記第１ダミーゲートの下面は、前記ソース／ドレインの上面と同一平面上にあることを特徴とする請求項１４に記載の半導体装置。
  17. 前記第２ダミーゲートの下面の一部は、前記ソース／ドレインの上面と同一平面上にあり、前記第２ダミーゲートの下面の他の一部は、前記ソース／ドレインの上面より低いことを特徴とする請求項１４に記載の半導体装置。
  18. 前記第２フィールド絶縁膜の高さは前記第１フィールド絶縁膜の高さよりも高く、
    前記第２フィールド絶縁膜上に少なくとも部分的に配置された第３ダミーゲートをさらに有することを特徴とする請求項１４に記載の半導体装置。
  19. 前記第２フィールド絶縁膜の高さは前記第１フィールド絶縁膜の高さよりも高く、
    前記第１フィールド絶縁膜の垂直断面はＴ字形であることを特徴とする請求項１８に記載の半導体装置。
  20. 前記第２フィールド絶縁膜の下面は、前記第１フィールド絶縁膜の下面及び前記第３フィールド絶縁膜の下面よりも低いことを特徴とする請求項１９に記載の半導体装置。
  21. 第１方向に整列される第１乃至第３フィンと、前記第１フィンと前記第２フィンとの間に配置された第１トレンチと、前記第２フィンと前記第３フィンとの間に配置された第２トレンチとを含む基板と、
    前記第１トレンチ内に配置された第１フィールド絶縁膜と、
    前記第２トレンチ内に配置された第２フィールド絶縁膜と、
    前記第１フィールド絶縁膜上に配置された第１ダミーゲートと、
    前記第２フィールド絶縁膜上に少なくとも部分的に配置された第２ダミーゲートと、を有し、
    前記第１フィールド絶縁膜の垂直断面はＴ字形であることを特徴とする半導体装置。
  22. 前記第１フィールド絶縁膜は、前記第１フィン及び前記第２フィンの上部に突出する突出部を含むことを特徴とする請求項２１に記載の半導体装置。
  23. 前記第１ダミーゲートの一側の上に配置された第１スペーサと、前記第１ダミーゲートの他側の上に配置された第２スペーサとをさらに有し、
    前記第１スペーサと前記第２スペーサは前記突出部の上に配置されることを特徴とする請求項２２に記載の半導体装置。
  24. 前記第１フィールド絶縁膜は、前記第１方向と交差する第２方向に延在し、前記第２フィールド絶縁膜は前記第２方向に延在し、
    前記第２フィールド絶縁膜の下面は前記第１フィールド絶縁膜の下面より低いことを特徴とする請求項２１に記載の半導体装置。
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