TW201508838A - 具有三維通道之半導體元件以及製造具有三維通道之半導體元件的方法 - Google Patents

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Abstract

一種半導體元件，其包括基板。基板具有長度方向在第一方向上對齊之第一鰭片、第二鰭片與第三鰭片。第一溝渠在第一鰭片與第二鰭片之間延伸，且第二溝渠在第二鰭片與第三鰭片之間延伸。第一部分場絕緣材料配置於第一溝渠中，而第二部分場絕緣材料配置於第二溝渠中。第二部分場絕緣材料之上部表面是以低於第二鰭片與第三鰭片之最上部表面之程度凹入第二溝渠中。第一虛擬閘極配置於第一部分場絕緣材料之上部表面上，而第二虛擬閘極的至少一部分延伸到第二溝渠中至第二部分場絕緣材料之上部表面。

Description

具有三維通道之半導體元件以及製造具有三維通道之半導體元件的方法 【相關申請之交叉參考】
本申請主張在2013年8月22日於韓國知識產權局申請的韓國專利申請案第10-2013-0099402號的優先權，所述申請案揭露之全部內容以引用的方式併入本文。此外，上述揭露之內容與2013年9月9日申請的共同受讓之美國非臨時申請案第14/021,465號相關，所述申請案揭露之全部內容以引用的方式併入本文。
本發明的概念是有關於一種具有三維(3D)通道之半導體元件以及製造具有三維通道之半導體元件的方法。
已開發出各種技術來提高半導體元件之積集密度。目前的技術是提供多閘極電晶體構形，在此構形中，自基板形成鰭狀 (或奈米線狀)矽主體，且於上述矽主體表面形成多閘極，以於矽主體中定義3D通道區。
3D通道有助於縮小尺度，其至少部分是因為不需要增加閘極長度(或通道長度)來實現具有相對充足的電流控制能力的電晶體。此外，可有效地抑制電晶體通道區之電位受到漏電壓影響之效應，即短通道效應(short channel effect，SCE)。
根據本發明概念之一態樣，提供一種半導體元件，其包括基板以及長度方向在第一方向上對齊之第一鰭片(fin)、第二鰭片與第三鰭片。基板具有第一溝渠與第二溝渠。第一溝渠在第一鰭片與第二鰭片之間延伸，且第二溝渠在第二鰭片與第三鰭片之間延伸。上述半導體元件更包括第一部分場絕緣材料(field insulating material)以及第二部分場絕緣材料。第一部分場絕緣材料配置於第一溝渠中就像插在第一鰭片與第二鰭片之間。第二部分場絕緣材料配置於第二溝渠中就像插在第二鰭片與第三鰭片之間，其中第二部分場絕緣材料之上部表面是以低於第二與第三鰭片之最上部表面的程度凹入第二溝渠中。上述半導體元件更包括多個主動閘極(active gate)、第一虛擬閘極(dummy gate)以及第二虛擬閘極。多個主動閘極配置於第一鰭片、第二鰭片與第三鰭片上。第一虛擬閘極配置於第一部分場絕緣材料之上部表面上。至少部分之第二虛擬閘極延伸到第二溝渠中至第二部分場絕 緣材料之上部表面。
所述第一溝渠之深度可小於第二溝渠之深度，且第一溝渠在第一方向上之寬度可小於第二溝渠在第一方向上之寬度。
上述半導體元件還可包括第三虛擬閘極，其橫跨上述第二溝渠與第二虛擬閘極相對，其中至少部分之第三虛擬閘極延伸入第二溝渠中至第二部分場絕緣材料之上部表面。
第二虛擬閘極之第一部分可延伸至與第二溝渠的邊緣相鄰之第二鰭片的上部表面上，且第二虛擬閘極之第二部分可沿上述第二溝渠之側壁延伸至第二部分場絕緣材料之上部表面。此外，第二虛擬閘極可包括定義一空間於其中的第一金屬層與佔據上述空間的第二金屬層。上述第二虛擬閘極之第一部分與第二部分皆可包括第一與第二金屬層。或者，僅有第二虛擬閘極之第一部分包括第一金屬層與第二金屬層，使得由第一金屬層所定義的空間整體高於第二鰭片之上部表面的水平。
第二虛擬閘極可包括在第二鰭片之上部表面上的第一側壁間隙壁(spacer)、以及在第二溝渠中並在第二部分場絕緣材料之上部表面上延伸的第二側壁間隙壁。
第二虛擬閘極可包括至少一金屬層，且第二虛擬閘極整體位於位於第二部分場絕緣材料之上部表面上。此外，第二虛擬閘極可包括定義一空間於其中的第一金屬層與佔據上述空間的第二金屬層。第一與第二金屬層之整體可位於第二部分場絕緣材料之上部表面上。
半導體元件更可包括源極/汲極區，其位在相鄰之主動閘極之間，以及位在第一虛擬閘極與一相鄰之主動閘極之間，以及位在第二虛擬閘極與另一相鄰之主動閘極之間。此外，源極/汲極區可以是壓縮應力(compressive-stress)材料或拉伸應力(tensile-stress)誘發材料(inducing material)其中一者的磊晶區。
根據本發明概念之另一態樣，提供一種半導體元件，其包括基板，上述基板包括第一主動區與第二主動區，第一主動區包括第一溝渠，且第一主動區與第二主動區由插入於其間的第二溝渠劃定界線(delimit)。上述半導體元件更包括平行的多組(sets)長度方向在第一方向上對齊的第一鰭片、第二鰭片與第三鰭片，各組的第一鰭片與第二鰭片被包含於第一主動區中，且各組的第三鰭片被包含於第二主動區中，其中第一溝渠在各組的第一鰭片與第二鰭片之間延伸，且第二溝渠在各組的第二鰭片與第三鰭片之間延伸。上述半導體元件更包括第一部分場絕緣材料以及第二部分場絕緣材料。第一部分場絕緣材料配置於第一溝渠中就像插在相應各組的第一鰭片與第二鰭片之間。第二部分場絕緣材料配置於第二溝渠中就像插在相應各組的第二鰭片與第三鰭片之間。第二部分場絕緣材料之上部表面是以低於相應各組的第二鰭片與第三鰭片之最上部表面的程度凹入第二溝渠中。半導體元件還包括配置於各組的第一鰭片、第二鰭片與第三鰭片上的多個主動閘極、配置於相應之第一部分場絕緣材料之上部表面上的多個第一虛擬閘極、多個第二虛擬閘極以及多個第三虛擬閘極。至少部分 之第二虛擬閘極延伸到第二溝渠中至相鄰的各組的第二鰭片的相應之第二部分場絕緣材料之上部表面。至少部分之第三虛擬閘極延伸到第二溝渠中至相鄰的各組的所述第三鰭片的相應之第二部分場絕緣材料之上部表面。
第一溝渠之深度可小於第二溝渠之深度，且第一溝渠在第一方向上之寬度可小於第二溝渠在第一方向上之寬度。
各個第二虛擬閘極之第一部分可延伸至與第二溝渠的一邊緣相鄰的相應之第二鰭片的上部表面上，且各個第二虛擬閘極之第二部分可沿第二溝渠之側壁延伸至第二部分場絕緣材料之上部表面。此外，各個第三虛擬閘極之第一部分可延伸至與第二溝渠的一相對邊緣相鄰的相應之第三鰭片上部表面上，且各個第三虛擬閘極之第二部分可沿第二溝渠之相對側壁延伸至第二部分場絕緣材料之上部表面。另外，各主動閘極以及第一虛擬閘極、第二虛擬閘極與第三虛擬閘極可包括定義一空間於其中的第一金屬層與佔據上述空間的第二金屬層。第二虛擬閘極與第三虛擬閘極之第一與第二部分都可包括上述第一與第二金屬層。或者，僅有第二虛擬閘極與第三虛擬閘極之第一部分可包括第一金屬層與第二金屬層，使得由第一金屬層所定義的空間整體高於相應的第二鰭片與第三鰭片之上部表面的水平。
各個第二虛擬閘極可包括第一側壁間隙壁以及第二側壁間隙壁。第一側壁間隙壁位在相應的第二鰭片之上部表面上。第二側壁間隙壁位在第二溝渠中並在第二部分場絕緣材料之上部表 面上延伸。此外，各個第三虛擬閘極可包括第三側壁間隙壁以及第四側壁間隙壁。第三側壁間隙壁位在相應的第三鰭片之上部表面上。第四側壁間隙壁位在第二溝渠中並在第二部分場絕緣材料之上部表面上延伸。
各個第二虛擬閘極與各個第三虛擬閘極可包括定義一空間於其中的第一金屬層與佔據上述空間的第二金屬層。第一金屬層與第二金屬層整體可位於第二部分場絕緣材料之上部表面上。
半導體元件可更包括源極/汲極區。源極/汲極區位在相鄰之主動閘極之間、位在各第一虛擬閘極與一相鄰之主動閘極之間、位在各第二虛擬閘極與另一相鄰之主動閘極之間、以及位在各第三虛擬閘極與又另一相鄰之主動閘極之間。此外，源極/汲極區可以是壓縮應力誘發材料或拉伸應力誘發材料其中一者的磊晶區。
根據本發明概念之又另一態樣，提供一種半導體元件，其包括基板以及長度方向在第一方向上對齊之第一鰭片與第二鰭片。上述基板具有溝渠，且溝渠在第一鰭片與第二鰭片之間延伸。半導體元件更包括配置於溝渠中就像插入第一鰭片與第二鰭片之間的部分場絕緣材料，且上述部分場絕緣材料之上部表面配置在低於第二鰭片與第三鰭片之最上部表面之水平。上述半導體元件更包括多個主動閘極、第一虛擬閘極以及第二虛擬閘極。主動閘極配置於第一鰭片與第二鰭片上。至少部分之第一虛擬閘極延伸入上述溝渠中至部分場絕緣材料之上部表面。第二虛擬閘極橫跨 上述溝渠與第一虛擬閘極相對，且至少部分之第二虛擬閘極延伸入上述溝渠中至部分場絕緣材料之上部表面。
上述溝渠可劃定第一主動區與第二主動區的界線，且第一鰭片可位於第一主動區中，而第二鰭片可位於第二主動區中。
第一虛擬閘極之第一部分可延伸在與上述溝渠邊緣相鄰之第一鰭片上部表面上，且各第一虛擬閘極之第二部分可沿上述溝渠之側壁延伸至部分場絕緣材料之上部表面。此外，第二虛擬閘極之第一部分可在與溝渠一相對邊緣相鄰之第二鰭片上部表面上延伸，且第二虛擬閘極之第二部分可沿溝渠之一相對側壁延伸至部分場絕緣材料之上部表面。
各個第一虛擬閘極與各個第二虛擬閘極可包括至少一金屬層，且第一虛擬閘極與第二虛擬閘極整體位於上述部分場絕緣材料之上部表面上。
半導體元件可更包括位於相應的第一與第二主動區中並相鄰的第一與第二虛擬閘極的第一與第二源極/汲極區。此外，源極/汲極區可以是壓縮應力誘發材料或拉伸應力誘發材料其中一者的磊晶區。
根據本發明概念之又另一態樣，提供一種半導體元件，其包括基板以及長度方向在第一方向上對齊之第一鰭片、第二鰭片與第三鰭片。基板具有在第一鰭片與第二鰭片之間延伸的第一溝渠與在第二鰭片與第三鰭片之間延伸的第二溝渠。上述半導體元件更包括第一部分場絕緣材料以及第二部分場絕緣材料。第一 部分場絕緣材料配置於第一溝渠中就像插在第一鰭片與第二鰭片之間。第二部分場絕緣材料配置於第二溝渠中就像插在第二鰭片與第三鰭片之間，其中第二部分場絕緣材料之上部表面配置在高於第二鰭片與第三鰭片之最上部表面之水平上。所述半導體元件更包括配置於第一鰭片、第二鰭片與第三鰭片上的多個主動閘極、配置於第一部分場絕緣材料之上部表面上的第一虛擬閘極以及第二與第三虛擬閘極。第二虛擬閘極與第三虛擬閘極至少部分是配置於第二部分場絕緣材料之上部表面上。
所述第一溝渠之深度可小於第二溝渠之深度，且第一溝渠在第一方向上之寬度可小於第二溝渠在第一方向上之寬度。
第二虛擬閘極與第三虛擬閘極可各自包括第一部分以及第二部分。第一部分延伸至第二部分場絕緣材料之上部表面上。第二部分分別向下延伸到第二鰭片與第三鰭片之最上部表面。
半導體元件可更包括源極/汲極區，其位在相鄰之主動閘極之間、位在第一虛擬閘極與一相鄰之主動閘極之間、位在第二虛擬閘極與另一相鄰之主動閘極之間、以及位在第三虛擬閘極與又另一相鄰之主動閘極之間。此外，源極/汲極區可以是壓縮應力誘發材料或拉伸應力誘發材料其中一者的磊晶區。
根據本發明概念之另一態樣，提供一種半導體元件，其包括基板。基板包括第一主動區與第二主動區。第一主動區包括第一溝渠，且第一主動區與第二主動區是藉由插入其間的第二溝渠劃定界線。所述第二溝渠之深度大於所述第一溝渠之深度。半 導體元件還包括平行的多組長度方向在第一方向上對齊的第一鰭片、第二鰭片與第三鰭片。各組的第一鰭片與第二鰭片被包含於第一主動區中，且各組的第三鰭片被包含於第二主動區中，其中第一溝渠在各組的第一鰭片與第二鰭片之間延伸，且第二溝渠在各組的第二鰭片與第三鰭片之間延伸。上述半導體元件更包括第一部分場絕緣材料以及第二部分場絕緣材料。第一部分場絕緣材料配置於第一溝渠中就像插在相應各組的第一鰭片與第二鰭片之間。第二部分場絕緣材料配置於第二溝渠中就像插在相應各組的第二鰭片與第三鰭片之間。第二部分場絕緣材料之上部表面配置在高於相應各組的第二與第三鰭片的最上部表面之水平上。上述半導體元件還包括多個主動閘極、多個第一虛擬閘極、多個第二虛擬閘極以及多個第三虛擬閘極。主動閘極配置於各組的第一鰭片、第二鰭片與第三鰭片上。第一虛擬閘極配置於相應之第一部分場絕緣材料之上部表面上。至少部分之第二虛擬閘極則配置於相鄰的各組的第二鰭片的相應之第二部分場絕緣材料之上部表面上。至少部分之第三虛擬閘極配置於相鄰的各組的第三鰭片的相應之第二部分場絕緣材料之上部表面上。
1、2a、2b、2c、3、4、5、6‧‧‧半導體元件
7‧‧‧電子元件
101‧‧‧基板
111、112、113、1112‧‧‧場絕緣膜
145、245、345、1145‧‧‧閘極絕緣膜
147_1、147_2、147_5、147_6、1247_1‧‧‧閘極
247_1、347_1、347_2、347_3、347_4‧‧‧虛擬閘極
1247_1‧‧‧閘極
501、502、503、504‧‧‧溝渠
1122‧‧‧突起
2111、2211‧‧‧絕緣膜
151、251、351‧‧‧間隙壁
161、162、1161a、1161b‧‧‧源極/汲極
166、166a‧‧‧半導體部分
1410‧‧‧邏輯區
1420‧‧‧SRAM區
1100‧‧‧電子系統
1110‧‧‧控制器
1120‧‧‧輸入/輸出元件(I/O)
1130‧‧‧記憶體
1140‧‧‧介面
1150‧‧‧匯流排
ACT1、ACT2、ACT11、ACT21、ACT12、ACT22‧‧‧主動區
D1、D2、D3‧‧‧深度
E1、E2‧‧‧寬度
F1、F2、F3、F4、F5、F6、F7、F8、F11、F21、F31、F41、F51、F61、F71、F81、F12、F22、F32、F42、F52、F62、F72、F82、F99‧‧‧鰭片
H0、H1、H1a、H2、H2b、H2c、L1、L2、L3‧‧‧高度
L10、L11‧‧‧厚度
MSK、MSK2、MSK3‧‧‧罩幕
MG1、MG2‧‧‧金屬層
M1、M2‧‧‧長邊
PF1、PF2、PF3、PF4、PF5、PF6、PF7、PF11、PF21、PF31、PF41、PF51、PF61、PF71‧‧‧初步鰭片
S1、S2‧‧‧短邊
SUR1、SUR2‧‧‧平面
W1、W2‧‧‧距離
I‧‧‧第一區
II‧‧‧第二區
X1‧‧‧第一方向
Y1‧‧‧第二方向
Z1‧‧‧方向
藉由以下較佳實施例的詳細說明並結合所附圖式，本發明的概念之上述與其他目的、特徵以及優點會更加清楚。
圖1是根據本發明概念的半導體元件的各種構件之佈局圖。
圖2是圖1佈局中的鰭片與場絕緣膜之平面圖。
圖3是根據本發明概念之第一實施例之半導體元件之透視圖。
圖4是圖3之半導體元件的鰭片與場絕緣膜之透視圖。
圖5是圖3之半導體元件的具有鰭片與溝渠之基板之透視圖。
圖6A是沿圖3的線A-A之示例性橫截面圖。
圖6B是沿圖1的線D-D之示例性橫截面圖。
圖7是沿圖3的線B-B之示例性橫截面圖。
圖8A是根據本發明概念之第二實施例之一實例之半導體元件之橫截面圖。
圖8B是根據本發明概念之第二實施例之另一實例之半導體元件之橫截面圖。
圖8C是根據本發明概念之第二實施例之又一實例之半導體元件之橫截面圖。
圖9是根據本發明概念之第三實施例之一實例之半導體元件之橫截面圖。
圖10是根據本發明概念之第四實施例之一實例之半導體元件之橫截面圖。
圖11是根據本發明概念之第五實施例之一實例之半導體元件之橫截面圖。
圖12A是用於說明根據本發明概念之一或更多實施例之半導體元件之虛擬閘極之平面圖。
圖12B沿圖12A的線G-G之示例性橫截面圖。
圖13、圖14、圖15、圖16、圖17、圖18、圖19、圖20、圖21與圖22是作為說明根據本發明概念之製造半導體元件的方法之參考的佈局圖與透視圖。
圖23是包括根據本發明概念之一或更多實施例之半導體元件之電子元件之方塊圖。
圖24是包括根據本發明概念之一或更多實施例之半導體元件之電子系統之方塊圖。
本發明概念之優點與特徵以及完成其之方法可更容易地藉由參照以下較佳實施例之詳細說明與所附圖式來理解。然而，本發明的概念可以不同的形式來實施，而不應被理解為限於本文所述之實施例。相反地，提供這些實施例是為了使本揭露徹底且完整，並完整地將本發明的概念傳達給所屬領域中具有通常知識者，並且本發明的概念將僅由所附的申請專利範圍所限定。為清楚起見，放大圖式中各層與各區的厚度。
此外，在所有圖式中，使用相似的元件符號來指定相似構件。因此，為簡潔起見，當已詳細說明其他實施例之相似構件時，可能會省略某些實施例之一些構件的詳細說明。
應理解的是，當構件或層被稱為「在」另一構件或層「上」或「連接到」另一構件或層時，所述構件或層可直接在所述另一 構件或層上或直接連接到所述另一構件或層，或者，可存在中間構件或中間層。相反地，當構件被稱為「直接在」另一構件或層「上」或「直接連接到」另一構件或層時，則不存在中間構件或中間層。相似的符號指定所有相似構件。本文使用的術語「及/或」包括一個或多個有關之所列項目的任何以及所有組合。
為便於說明，本文可能會使用空間相對術語來說明一元件或特徵在圖式所示的方向上與另一(多個)元件或(多個)特徵之關係，所述空間相對術語例如「在...之下」、「下面」、「下部」、「上方」、「上」等。此外，如同圖式一般所顯示，可使用術語「上部」來意味特定構件在圖式所示的方向上之最上部表面。同樣地，可使用術語「下部」來意味特定構件在圖式所示的方向上之最下部表面。
除非本文另有指示或明確地與上下文矛盾，否則應將在說明本發明之上下文中(特別是在以下申請專利範圍之上下文中)所用的術語「一(a)」、「一(an)」、「所述(the)」以及相似之指涉對象理解為涵蓋單數與複數。除非另有說明，否則應將術語「包括(comprising)」、「具有」、「包括(including)」以及「包含(containing)」理解為開放式術語，亦即表示「包括，但不限於」。
應理解的是，雖然本文使用第一、第二等術語來描述各種構件，然而這些構件不受上述術語所限制。上述術語僅用來根據說明書與申請專利範圍中所述的順序來區分一構件與另一構件。因此，儘管於本揭露中的一處可能將一構件稱作第一構件， 於本揭露中的另一處則可能將相同的構件稱作第二構件。
本發明的概念將參照示出本發明之較佳實施例的透視圖、橫截面圖及/或平面圖來說明。實際上，由於製造技術及/或公差的不同，區或特徵的形狀與相對尺寸可能會與圖中所示的不同。亦即，圖式中所示的區是以示意性的形式繪示，且區的形狀是簡單地以說明的方式呈現，而並非作為限制。
除非另有定義，本文所使用的所有技術用語以及科學術語與本發明所屬技術領域中具有通常知識者所一般理解的含義相同。此外，可使用術語「膜」來指示材料之相同層的不連續部分，即使那些部分是相鄰的。
現將參照圖1至圖7來詳細說明本發明概念之第一實施例。
首先參照圖1與圖2。於本文中，圖1是根據本發明概念的半導體元件的各種構件之佈局圖，而圖2是圖1佈局中的鰭片與場絕緣膜(field insulating film)之平面圖。
根據本發明概念之第一實施例之半導體元件1包括多個主動區ACT1至ACT2、ACT11至ACT21以及ACT12至ACT22、多個鰭片F1至F8、F11至F81以及F12至F82、多個閘極147_1、147_2、147_5以及147_6以及多個虛擬閘極247_1以及347_1至347_4。
如圖所示，可將主動區ACT1至ACT2、ACT11至ACT21以及ACT12至ACT22設置成矩陣的形式。舉例而言，主動區ACT1 可在第二方向Y1上與主動區ACT11以及ACT12相鄰，且主動區ACT1可在與第二方向Y1垂直的第一方向X1上與主動區ACT2相鄰。上述多個主動區ACT1至ACT2、ACT11至ACT21以及ACT12至ACT22可由第三場絕緣膜(後面所述之圖3中的113)來定義。
鰭片F1至F8、F11至F81以及F12至F82中的至少一個配置於各個相應的主動區ACT1至ACT2、ACT11至ACT21以及ACT12至ACT22中。舉例而言，上述多個鰭片F1至F2、F11至F21以及F12至F22可設置於主動區ACT1中，且上述多個鰭片F3至F4、F31至F41以及F32至F42可設置於主動區ACT2中。
上述多個鰭片F1至F8、F11至F81以及F12至F82可各自為直線狀(亦即，細長的水平橫截面)並從第二方向Y1上的平面看呈現長度方向上延伸。
有些鰭片(例如F1、F2、F5以及F6)可在其長度方向上對齊(亦即沿著第二方向Y1上的線，且因此，可在下文中將第二方向Y1稱為鰭片的「長度」方向)。另外，有些鰭片(例如F2、F21以及F22)可在其寬度方向上(亦即在第一方向X1上，且因此，亦可在下文中將第一方向X1稱為鰭片的「寬度」方向)彼此間隔開。
如圖2所示，在第二方向Y1上彼此相鄰的主動區之間(例如ACT1與ACT11之間以及ACT1與ACT12之間)的距離W2可大於第一鰭片F1與第二鰭片F2之間的距離W1，其中，第一鰭片 F1與第二鰭片F2在第二方向Y1(亦即鰭片的長度方向)上彼此相鄰。
如圖1所示，罩幕MSK2與MSK3是在第一方向X1上各自縱向延伸的線狀圖案。然而，本發明的概念不限於此。罩幕MSK2是要形成後述的第二場絕緣膜112，而罩幕MSK3是要形成後述的第三場絕緣膜113。
上述多個閘極147_1、147_2、147_5以及147_6亦可在第一方向X1上各自縱向延伸，且上述多個虛擬閘極247_1以及347_1至347_4亦可在第一方向X1上縱向延伸。
圖3是根據本發明概念之第一實施例之半導體元件之透視圖，圖4是圖3之半導體元件的鰭片與場絕緣膜之透視圖，且圖5是圖3之半導體元件的具有鰭片與溝渠之基板之透視圖。
如圖3至圖5最佳所示，鰭片F1、F2、F5以及F6可以是基板101的一部分，且上述鰭片可包括從基板101之整體(bulk)生長的磊晶層(epitaxial layer)。這些圖式呈現長度方向對齊之鰭片的其中一組，其中四鰭片F1、F2、F5以及F6在長度方向Y1上縱向對齊。但應理解的是，在縱向對齊之鰭片的各組中，本發明的概念不限於僅有四個鰭片。基板101可以例如是由選自由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs以及InP所組成之群組中的一種或多種半導體材料製得。此外，在另一實例中，基板可由在底層結構之上的半導體層所構成，上述基板例如是SOI(絕緣層上有矽(Silicon On Insulator))基板。
圖3至圖5亦顯示鰭片F1、F2、F5以及F6具有長方體(rectangular parallelepiped)形式，但本發明的概念不限於此。舉例而言，鰭片F1、F2、F5以及F6可各自具有其相對較長邊(鰭片F1與F2之M1與M2)為倒角(chamfered)或圓角(rounded)之頂部。另一方面，在長度方向上彼此相鄰的鰭片之相應的相對短邊彼此面對，如圖中所示，鰭片F1之第一短邊S1與鰭片F2之第二短邊S2彼此面對。即使是鰭片頂部有倒角邊或圓角邊之實施例，對所屬領域中具有通常知識者顯而易見的是，相對長邊M1與M2仍然可以容易地與短邊S1與S2區分。
鰭片F1、F2、F5以及F6構成多閘極電晶體元件之主動圖案(active patterns)。也就是說，彼此連接的通道可沿著鰭片F1、F2、F5以及F6的三個邊來形成，或可形成於鰭片F1、F2、F5以及F6彼此面對的邊上。
另外，如圖5所示，第一溝渠501劃定鰭片F1與F2之長邊M1與M2的界線。第二溝渠502劃定鰭片F1與F2彼此面對之短邊S1與S2的界線。相應的第三溝渠503劃定鰭片F2與F6彼此面對之短邊以及鰭片F1與F5彼此面對之短邊的界線。
在本實施例所繪示的實例中，第一溝渠501與第二溝渠502是淺溝渠，而第三溝渠503是深溝渠。也就是說，第三溝渠503的深度D3大於第一溝渠501的深度D1以及第二溝渠502的深度D2。在第一溝渠501與第二溝渠502同時形成的情況下，第一溝渠501的深度D1以及第二溝渠502的深度D2可彼此相同， 但在第一溝渠501與第二溝渠502是於製造過程的不同階段形成的情況下，第一溝渠501的深度D1以及第二溝渠502的深度D2可彼此不同。
再參照圖3，場絕緣膜111、112以及113可配置於基板101上並環繞一部分的鰭片F1、F2、F5以及F6。
此外，在本實施例所繪示的實例中，第一場絕緣膜111在第二方向Y1上縱向延伸且第二場絕緣膜112與第三場絕緣膜113在第一方向X1上縱向延伸。場絕緣膜111、112或113可例如由氧化物、氮化物、氮氧化物或其組合來形成。
另外，第一場絕緣膜111形成於第一溝渠501的至少一部分中，第二場絕緣膜112形成於第二溝渠502的至少一部分中，且相應的第三場絕緣膜113形成於各第三溝渠503的至少一部分中。換句話說，第一場絕緣膜111可和鰭片F1與F2之長邊M1與M2接觸，且第二場絕緣膜112可和鰭片F1與F2的相面對短邊S1與S2接觸。也就是說，第二場絕緣膜112和鰭片F1與F2之側壁表面接觸。一第三場絕緣膜113可和鰭片F2與F6的相面對短邊接觸，且另一第三場絕緣膜113可和鰭片F1與F5的相面對短邊接觸。
鑒於第一場絕緣膜111可以僅佔第一溝渠501的一部分，第二場絕緣膜112可填滿第二溝渠502且第三場絕緣膜113可填滿第三溝渠503。在此情況下，第一場絕緣膜111的上部表面低於第二場絕緣膜112的上部表面以及第三場絕緣膜113的上部 表面。在圖3與圖4(以及本文後述的一些其他圖式)中，第一場絕緣膜111的高度為H0，第二場絕緣膜112的高度為H0+H1且第三場絕緣膜113的高度為H2。也就是說，第二場絕緣膜112可能較第一場絕緣膜111還高(或厚)H1，且第三場絕緣膜113可能較第二場絕緣膜112還高(或厚)H2-(H0+H1)。另外，第三場絕緣膜113的寬度W2可能大於第二場絕緣膜112的寬度W1。
閘極147_1、147_2、147_5以及147_6可配置於鰭片F1、F2、F5以及F6上並橫跨其上。舉例而言，第一與第二閘極147_1與147_2可各自配置於第一鰭片F1上並橫跨其上，且第五與第六閘極147_5與147_6可配置於第二鰭片F2上並橫跨其上。
在本實施例的實例中，僅有一個第一虛擬閘極形成於第二場絕緣膜112上。如示例於圖3，第一虛擬閘極247_1配置於第二場絕緣膜112上。提供單一虛擬閘極是用以將元件佈局的尺寸降至最小。上述結構於本文中稱為單一擴散斷點(diffusion break)，在此結構中，場絕緣膜112與一配置於其上的虛擬閘極247_1一起插入於相鄰鰭片(例如F1與F2)之間。此外，在本實施例的實例中，第一虛擬閘極247_1較第二場絕緣膜112還窄(見後述的圖7)。因此，第一虛擬閘極247_1可穩定地形成於第二場絕緣膜112上並受到第二場絕緣膜112的支撐。
另外，在本實施例的實例中，第二虛擬閘極347_1形成於第三場絕緣膜113與第一鰭片F1上，且第三虛擬閘極347_2形成於第三場絕緣膜113與第五鰭片F5上。類似地，第四虛擬閘極 347_3形成於第三場絕緣膜113與第二鰭片F2上，且第五虛擬閘極347_4形成於第三場絕緣膜113與第六鰭片F6上。本文將包括場絕緣膜113與配置於其上且插入於相鄰鰭片(例如F1與F5)之間的兩個虛擬閘極(例如347_1與347_2)的一種結構稱為雙重擴散斷點(double diffusion break)。
現參照圖6A與圖7，其中圖6A是沿圖3的線A-A之示例性橫截面圖，而圖7是沿圖3的線B-B之示例性橫截面圖。
每個閘極(例如147_1)可包括兩個或兩個以上的金屬層MG1與MG2。在此情況下，第一金屬層MG1用以調整功函數。為了此目的，第一金屬層MG1可例如是由選自由TiN、TaN、TiC以及TaC所組成之群組中的至少一種材料所形成。另一方面，第二金屬層MG2用以填滿第一金屬層MG1所留下的空間。第二金屬層MG2例如由W或Al形成。閘極147_1可由替換製程(replacement process)(或後閘極製程(gate last process))或其他習知製程形成。
各虛擬閘極(例如247_1)的截面結構可具有類似於閘極147_1的截面結構。舉例而言，在繪示的實施例中，虛擬閘極247_1包括兩個金屬層MG1與MG2，所述金屬層與閘極147_1的金屬層有相同的橫截面形狀、尺寸以及組成。
閘極絕緣膜145插入於第一鰭片F1與閘極147_1之間。如圖6A中所示，閘極絕緣膜145可延伸至第一鰭片F1之上部表面以及第一鰭片F1側表面之上部。另外，閘極絕緣膜145可插入 於閘極147_1與第一場絕緣膜111之間。閘極絕緣膜145可包括高介電常數(high-k)介電質，亦即其介電常數高於氧化矽之介電常數之材料。舉例而言，閘極絕緣膜145可為HfO2、ZrO2或Ta2O5的膜。
如圖7所示，多個源極/汲極161與162可置於多個閘極147_1、147_2、147_5以及147_6之間以及置於閘極(例如147_1)與虛擬閘極(例如247-1)之間。源極/汲極161與162可為升高源極/汲極(elevated sources/drains)，其突出於鰭片F1、F2、F5以及F6上部表面的水平。另外，源極/汲極161與162可形成，使其一部分與間隙壁151及/或251及/或351重疊。在圖7的實例中，源極/汲極161的一側與間隙壁251的外緣對齊，源極/汲極161的另一側與間隙壁151重疊，且源極/汲極162與間隙壁151以及351的一部分重疊。
設置於相鄰閘極147_1、147_2、147_5以及147_6之間的各源極/汲極162之上部表面和設置於閘極147_1、147_2、147_5以及147_6之一與相應的虛擬閘極247_1之間的各源極/汲極162之上部表面實質上共平面。本文使用術語「實質上」是為了承認可能有些表面的垂直偏移，而此偏移是在製程中自然發生的錯誤所造成的。
在半導體元件1是PMOS電晶體的情況下，源極/汲極161與162可包括壓縮應力誘發材料。舉例而言，壓縮應力誘發材料可為其晶格常數較Si還大的材料，且舉例而言，可以是SiGe。藉 由施加壓縮應力於第一鰭片F1，壓縮應力誘發材料可改善通道區中的載子遷移率。
另一方面，在半導體元件1是NMOS電晶體的情況下，源極/汲極161與162可與基板101為相同材料或是拉伸應力誘發材料。舉例而言，若基板101是由Si製得，則源極/汲極161與162可為Si，或其晶格常數較Si還小的材料(例如SiC)。
無論是PMOS或是NMOS，其結構可由以下方式製造：使用主動閘極與虛擬閘極作為蝕刻罩幕，於第一鰭片F1中形成溝渠，然後於溝渠中磊晶成長源極/汲極區161與162。
在本實施例之另一實例中，可於鰭片F1與F2摻雜雜質來形成源極/汲極。
間隙壁151與251可包括氮化物膜和氮氧化物膜至少一者。間隙壁151與251可形成於多個鰭片F1與F2、多個閘極147_1、147_2、147_5以及147_6以及多個虛擬閘極247_1的側壁表面上。
在圖7所示的本實施例之實例中，第二場絕緣膜112的上部表面可和相鄰鰭片F1與F2的上部表面落於相同平面SUR1。第三場絕緣膜113的上部表面和相鄰鰭片F1與F5的上部表面落於相同平面SUR1。同樣地，然而，使用術語「實質上」是為了涵蓋在製程中自然發生的錯誤而可能導致上部表面從共同平面的輕微偏移。因此，形成於鰭片(例如F1)上之閘極(例如147_1)的高度L1可和形成於第二場絕緣膜112與第三場絕緣膜113上之 虛擬閘極247_1與347_1至347_4的高度L2相同。也就是說，可大幅減少多個閘極147_1、147_2、147_5以及147_6的高度L1差異。如上所述，可使用金屬形成閘極147_1、147_2、147_5以及147_6，而閘極147_1、147_2、147_5以及147_6間的高度差異亦造成操作特性上的差異。因此，由於閘極之高度實質上相同，故閘極147_1、147_2、147_5以及147_6的操作特性實質上一致。
另外，第三場絕緣膜113之上部表面可與第二場絕緣膜112的上部表面同樣落於平面SUR1上。
另外，由於第二場絕緣膜112較虛擬閘極247_1還寬，因此，虛擬閘極247_1可穩定地受到第二場絕緣膜112的支撐。
另外，構成鰭片F1的半導體層之第一部分166a可插入於第二場絕緣膜112(或第二溝渠502)與源極/汲極161之間。另外，構成鰭片F1的半導體層之第二部分166可插入於第三場絕緣膜113(或第三溝渠503)與源極/汲極162之間。如圖7所示，半導體層之第一部分166a的寬度E1小於半導體層之第二部分166的寬度E2。換句話說，位於單一擴散斷點正下方的半導體層部分166a可小於位於雙重擴散斷點正下方的半導體層部分166。
圖6B是沿圖1的線D-D之示例性橫截面圖，其顯示相鄰鰭片的重疊源極/汲極之實例。參照圖6B，在本實例中，源極/汲極1161a與1161b形成於在寬度方向(圖1中的第一方向X1)上彼此相鄰的鰭片(例如圖1中的F1與F11)上。如圖所示，源極/汲極1161a與1161b可彼此接觸或可同化，其可能是由磊晶成 長材料的合併(merger)及/或擴散區的重疊所造成。因此，可將電相等之電壓訊號施加於其上。上述合併或重疊(在X1方向上)可發生於圖7所示的源極/汲極161及/或162，然本發明的概念不限於此。
現將參照圖8A、圖8B與圖8C來說明根據本發明概念之第二實施例之半導體元件，上述圖式所示為第二實施例相應的實例之橫截面圖。為了避免贅述，省略對第二實施例之與上述第一實施例中的構件相同或相似的構件之詳細說明。
在圖8A所示的半導體元件2a之實例中，第三場絕緣膜113之上部表面低於相鄰鰭片F1或F5之上部表面。如圖所示，第二場絕緣膜112之上部表面落於與鰭片F1或F2之上部表面實質上相同的平面SUR1上。另外，第二場絕緣膜112之上部表面可配置於較鰭片F1或F2之上部表面還高的水平上。因此，第三場絕緣膜113之上部表面可配置成低於第二場絕緣膜112之上部表面的水平。
另外，第三場絕緣膜113之高度H2b可小於第二場絕緣膜112之高度H1+H0。
由於第三場絕緣膜113之上部表面是配置成低於相鄰鰭片F1或F5之上部表面的水平，第二虛擬閘極347_1的一部分可設置於鰭片F1之上部表面上，且第二虛擬閘極347_1的另一部分可設置於第三溝渠503中。第三虛擬閘極347_2的一部分可設置於鰭片F5之上部表面上，且第三虛擬閘極347_2的另一部分可設 置於第三溝渠503中。
另外，第二虛擬閘極347_1之部分金屬層MG1與MG2可設置於第三溝渠503中。也就是說，可沿著第三溝渠503之一側以及鰭片F1之上部表面形成第二虛擬閘極347_1之金屬層MG1與MG2。另外，第三虛擬閘極347_2之金屬層MG1與MG2的一部分亦可設置於第三溝渠503中。也就是說，可沿著第三溝渠503之一側以及鰭片F5之上部表面形成第三虛擬閘極347_2之金屬層MG1與MG2。第二虛擬閘極347_1之金屬層MG1與MG2以及第三虛擬閘極347_2之金屬層MG1與MG2為用來調整功函數的材料。
在圖8B所示的半導體元件2b之實例中，第二虛擬閘極347_1之金屬層MG1設置於第三溝渠503中，且第二虛擬閘極347_1之金屬層MG2突出於鰭片F1之水平上方。第二虛擬閘極347_1之金屬層MG1沿著第三溝渠503一側與鰭片F1之上部表面延伸。另外，第三虛擬閘極347_2之金屬層MG1設置於第三溝渠503中，且第三虛擬閘極347_2之金屬層MG2突出於鰭片F5之水平上。第三虛擬閘極347_2之金屬層MG1沿著第三溝渠503一側與鰭片F5之上部表面延伸。
在圖8C所示的半導體元件2c之實例中，第二虛擬閘極347_1之金屬層MG1與MG2整個配置於第三溝渠503中，且僅位於第二虛擬閘極347_1一側之間隙壁351在鰭片F1之上部表面上延伸。第三虛擬閘極347_2之金屬層MG1與MG2整個配置於第 三溝渠503中，且僅位於第三虛擬閘極347_2一側之間隙壁351在鰭片F5之上部表面上延伸。
現將參照圖9來說明根據本發明概念之第三實施例之半導體元件3。為了避免贅述，省略對第三實施例之與上述第一以及第二實施例中的構件相同或相似的構件之詳細說明。
在半導體元件3中，第二場絕緣膜112之上部表面配置於較相鄰鰭片F1或F2之上部表面還高的水平上。第三場絕緣膜113之上部表面亦可配置於較相鄰鰭片F1或F5之上部表面還高的水平上。另外，鰭片F1、F2以及F5之上部表面可落於平面SUR1上，且第二場絕緣膜112之上部表面與第三場絕緣膜113之上部表面可落於相同平面SUR2上。第二場絕緣膜112之高度可為H1a+H0，而第三場絕緣膜113之高度為H2。
因此，第一虛擬閘極247_1之高度L3小於閘極147_1之高度L1。由於第一虛擬閘極247_1與閘極147_1是用替換製程(replacement process)來形成，故第一虛擬閘極247_1之上部表面與閘極147_1之上部表面落於相同平面。另外，第一虛擬閘極247_1之高度L3小於閘極147_1之高度L1，這是因為設置於第一虛擬閘極247_1下部之第二場絕緣膜112的高度大於設置於閘極147_1下部之鰭片F1的高度。
由於第三場絕緣膜113之上部表面配置於較相鄰鰭片F1或F5之上部表面還高的水平上，故第二虛擬閘極347_1的一部分可設置於鰭片F1之上部表面上，而第二虛擬閘極347_1的另一部 分可設置於突出的第三場絕緣膜113上。第三虛擬閘極347_2的一部分可設置於鰭片F5之上部表面，而第三虛擬閘極347_2的另一部分可設置於突出的第三場絕緣膜11上。
圖9繪示第二場絕緣膜112之上部表面與第三場絕緣膜113之上部表面落於相同平面SUR2上。或者，第二場絕緣膜112之上部表面與第三場絕緣膜113之上部表面可落於不同平面上。
現將參照圖10來說明根據本發明概念之第四實施例之半導體元件4。為了避免贅述，省略對第四實施例之與上述第一至第三實施例中的構件相同或相似的構件之詳細說明。
在半導體元件4中，單一擴散斷點形成於鰭片F1與鰭片F2之間，且單一擴散斷點亦形成於主動區ACT1與主動區ACT12之間(亦即鰭片F1與鰭片F5之間)。也就是說，僅有一個虛擬閘極347_1配置於相鄰主動區之間的第三場絕緣膜113上。
另外，第三場絕緣膜113之上部表面與第二場絕緣膜112之上部表面可設置於和鰭片上部表面相同的平面SUR1上。
另一方面，為了使主動區ACT1與主動區ACT12之間明確地隔離，第三場絕緣膜113可具有相對大的高度H2c(例如可從鰭片F1與F2之上部表面的平面SUR1較第二場絕緣膜112更深入地延伸進入基板101中)。
現將參照圖11來說明根據本發明概念之第五實施例之半導體元件5。為了避免贅述，省略對第五實施例之與上述第一至第四實施例中的構件相同或相似的構件之詳細說明。
在半導體元件5中，第二場絕緣膜112在垂直平面上具有T-形橫截面。
具體而言，第二場絕緣膜112包括分別突出進鰭片F1與F2上部部分的突起1122。突起1122的厚度可在從0.01Å至300Å的範圍內。
由於有上述突起1122，即使在形成虛擬閘極247_1的過程中有對準(alignment)誤差，虛擬閘極247_1仍然很可能形成於第二場絕緣膜112上。否則，若虛擬閘極247_1形成於鰭片(例如F1或F2)上而非形成於第二場絕緣膜112上，則在虛擬閘極247_1與鰭片F1或F2之間可能會出現缺陷(例如橋接缺陷(bridge defect))。
第三場絕緣膜113亦可具有相似的T-形橫截面。
在上述實施例中，應注意的是，術語「虛擬閘極」並非一定表示形成虛擬閘極之導線(conductive trace)(或配線(wiring))在沿著其整個長度上是不起電作用的(electrically non-functional)。接著，參照圖12A的平面圖與圖12B的橫截面圖來討論本發明概念之實施例的此態樣。
參照圖12A與12B，在半導體元件6中，閘極1247_1長度方向在第一方向X1上延伸。閘極1247_1可在第一區I中作為虛擬閘極，且可在第二區II中作為正常(normal)(亦即有電活性的)閘極。也就是說，如圖所示，閘極1247_1可配置於第一區I中的場絕緣膜1112(對應圖3的膜112)上作為虛擬閘極，且閘 極1247_1可於第二區II中橫越鰭片F99作為正常閘極。
在此情況下，閘極1247_1可具有不同厚度。舉例而言，在第一區I中的場絕緣膜1112上之閘極1247_1的厚度可為L11，而在第二區II中的鰭片F99上之閘極1247_1的厚度可為L10>L11。另一方面，由於閘極1247_1是經由平面化製程製得，故閘極1247_1之上部表面可與區I與區II共平面。
在下文中，參照圖13至圖22之平面圖與透視圖來說明根據本發明概念之半導體元件的示例性製造方法。為了此目的，參照圖1至圖7所示之元件種類來說明上述製造方法。然而，根據本發明概念顯然能容易地將上述製造方法應用到其他實施例中之半導體元件。
首先，參照圖13與圖14，於基板101上形成罩幕MSK，並使用罩幕MSK形成多個初步(preliminary)鰭片PF1至PF7以及PF11至PF71。更具體而言，使用罩幕MSK作為蝕刻罩幕，藉由蝕刻基板101而形成淺溝渠501與502，以形成初步鰭片PF1至PF7與PF11至PF71。
上述多個初步鰭片PF1至PF7與PF11至PF71在第二方向Y1上縱向延伸。多個初步鰭片PF1至PF7與PF11至PF71可設置成矩陣。在此情況下，舉例而言，初步鰭片PF1與初步鰭片PF11可在其長度方向上對齊，而初步鰭片PF1與初步鰭片PF2可在其寬度方向上配置成彼此相鄰。
參照圖15，形成絕緣膜2111以環繞上述多個初步鰭片 PF1至PF7與PF11至PF71以及罩幕MSK。具體而言，形成絕緣層以完全覆蓋多個初步鰭片PF1至PF7與PF11至PF71以及罩幕MSK，且平坦化絕緣層直到暴露出罩幕MSK之上部表面。本文中的絕緣膜2111可由氧化物、氮化物、氮氧化物或其組合來形成。
參照圖16與圖17，接著，藉由蝕刻掉上述初步鰭片PF1至PF7與PF11至PF71的一部分、罩幕MSK的一部分以及絕緣膜2111的一部分，來形成深溝渠503與504。上述結果為定義出多個主動區ACT1、ACT2、ACT11、ACT21、ACT12與ACT22。另外，從上述多個初步鰭片PF1至PF7與PF11至PF71形成多個鰭片F1至F2、F11至F21以及F12至F22。在此方面，考慮到要同時蝕刻初步鰭片PF1至PF7與PF11至PF71、罩幕MSK以及絕緣膜2111，可使用不具有高蝕刻選擇性的乾蝕刻製程。
所形成的各個深溝渠503在第一方向X1上縱向延伸，並且所形成的各個深溝渠504在第二方向Y1上縱向延伸。深溝渠503與504彼此交叉。
參照圖18，接著，形成絕緣膜2211以填滿深溝渠503與504。具體而言，形成絕緣層以完全覆蓋上述多個鰭片F1至F2、F11至F21以及F12至F22與罩幕MSK，以及平坦化絕緣層直到暴露出罩幕MSK之上部表面。絕緣膜2211可由氧化物、氮化物、氮氧化物或其組合來形成。絕緣膜2211可由與絕緣膜2111相同或不同的材料製得。
參照圖19，接著，藉由移除絕緣膜2211與絕緣膜2111 之上部部分來暴露出罩幕MSK之側壁，上述移除例如是藉由回蝕刻(etch back)絕緣膜2211與2111。
參照圖20，接著，移除暴露出的罩幕MSK。
參照圖21與圖22，在要形成第二場絕緣膜112的區形成罩幕MSK2，並在要形成第三場絕緣膜113的區形成罩幕MSK3。可使罩幕MSK2與MSK3在第一方向X1上縱向延伸來形成。
接著，使用罩幕MSK2與MSK3作為蝕刻罩幕，進行場凹陷製程(field recess process)。也就是說，藉由受控的蝕刻製程來移除絕緣膜2211的一部分與絕緣膜2111的一部分，以形成第一場絕緣膜111與第二場絕緣膜112，並留下第三場絕緣膜113。上述場凹陷製程的結果是暴露出鰭片F1至F2、F11至F21以及F12至F22側壁之上部部分。另外，第二與第三場絕緣膜112與113延伸高出第一場絕緣膜111。
再參照圖1與圖3，多個電晶體閘極(例如147_1、147_2、147_5與147_6)形成於各主動區(例如ACT1)中的各鰭片(例如F1、F2、F11、F21、F12與F22)上，而多個虛擬閘極(例如247_1，347_1與347_3)形成於第一、第二與第三場絕緣膜111、112以及113上，上述第一、第二與第三場絕緣膜111、112以及113使各主動區之鰭片彼此隔離且使主動區彼此隔離。
舉例而言，在第一實施例的具代表性部分中，多個閘極147_1、147_2形成於第一主動區ACT1中的各鰭片F1、F11與F12上且延伸越過各鰭片上，而多個閘極147_5與147_6形成於第一 主動區ACT1中的各鰭片F2、F21與F22上且延伸越過各鰭片上。虛擬閘極247_1形成於第二場絕緣膜112上，第二場絕緣膜112使主動區ACT1中的鰭片F1、F11以及F12分別與鰭片F2、F21以及F22隔離，虛擬閘極347_1形成於第三場絕緣膜113上，第三場絕緣膜113隔離主動區ACT1與主動區ACT12，而虛擬閘極347_3形成於第三場絕緣膜113上，第三場絕緣膜113隔離主動區ACT1與主動區ACT11。
圖23繪示電子元件7之一實例，電子元件7可併入根據本發明概念之一個或更多個上述實施例之半導體元件。
電子元件7具有邏輯區1410與SRAM區1420，上述各區可包括本文所述之電晶體元件。此外，可於邏輯區1410與SRAM區1420中使用不同種類的擴散斷點。舉例而言，可於邏輯區1410中使用單一擴散斷點，而可於SRAM區1420中使用雙重擴散斷點。
圖24繪示包括根據本發明概念之半導體元件之電子系統1100之實例。
本實例之電子系統1100包括控制器1110、輸入/輸出(I/O)元件1120、記憶體1130、介面1140以及匯流排1150。控制器1110、I/O元件1120、記憶體1130及/或介面1140可經由匯流排1150彼此連接。匯流排1150提供資料傳輸所經的路徑。
控制器1110可包括微處理器、數位訊號處理器、微控制器以及能夠具有類似功能之邏輯構件中之至少一者。I/O元件1120可包括小鍵盤、鍵盤及/或顯示元件。記憶體1130可儲存資料及/ 或指令。介面1140可執行將資料傳輸至通信網路或自通信網路接收資料之功能。介面1140可以是有線的或無線的形式。舉例而言，介面1140可包括天線或有線/無線收發器。電子系統1100可進一步包括高速DRAM及/或SRAM作為用於改良控制器1110之操作的操作記憶體。雖然未繪示，電子系統1100可進一步包括高速DRAM及/或SRAM作為用於改良控制器1110之操作的操作記憶體。根據本發明概念之一個或更多個實施例之半導體元件可併入至記憶體1130中或可提供作為控制器1110與I/O元件1120之一部分。
電子系統1100可為個人數位助理(PDA)、攜帶型電腦、聯網平板電腦(web tablet)、無線電話(例如行動電話)、數位音樂播放器、記憶卡或能夠以無線的方式傳輸及/或接收資訊的其他任何類型之電子元件。
最後，已詳細地說明本發明概念之實施例與其實例。然而，本發明的概念可以許多不同的形式實施，而不應被理解為受到上述實施例之限制。相反地，說明這些實施例是為了使本揭露徹底且完整，並完整地將本發明的概念傳達給所屬領域中具有通常知識者。因此，本發明概念之真實精神與範疇並非受到上述實施例與實例的限制，而是由以下申請專利範圍所限定。
1‧‧‧半導體元件
101‧‧‧基板
112、113‧‧‧場絕緣膜
145、245、345‧‧‧閘極絕緣膜
147_1、147_2‧‧‧閘極
247_1、347_1、347_2‧‧‧虛擬閘極
502、503‧‧‧溝渠
151、251、351‧‧‧間隙壁
161、162‧‧‧源極/汲極
166、166a‧‧‧半導體部分
E1、E2‧‧‧寬度
F1、F2、F5‧‧‧鰭片
H0、H1、H2、L1、L2‧‧‧高度
MG1、MG2‧‧‧金屬層
SUR1‧‧‧平面

Claims (10)

  1. 一種半導體元件，包括：基板，具有第一溝渠與第二溝渠以及長度方向在第一方向上對齊之第一鰭片、第二鰭片與第三鰭片，其中所述第一溝渠在所述第一鰭片與所述第二鰭片之間延伸，且所述第二溝渠在所述第二鰭片與所述第三鰭片之間延伸；第一部分場絕緣材料，配置於所述第一溝渠中就像插在所述第一鰭片與所述第二鰭片之間，以及第二部分場絕緣材料，配置於所述第二溝渠中就像插在所述第二鰭片與所述第三鰭片之間的，其中所述第二部分場絕緣材料之上部表面是以低於所述第二鰭片與所述第三鰭片之最上部表面的程度凹入所述第二溝渠中；多個主動閘極，配置於所述第一鰭片、所述第二鰭片與所述第三鰭片上；第一虛擬閘極，配置於所述第一部分場絕緣材料之上部表面上；以及第二虛擬閘極，其至少部分延伸到所述第二溝渠中至所述第二部分場絕緣材料之所述上部表面。
  2. 如申請專利範圍第1項所述的半導體元件，其中所述第一溝渠之深度小於所述第二溝渠之深度。
  3. 如申請專利範圍第1項所述的半導體元件，更包括第三虛擬閘極，橫跨所述第二溝渠與所述第二虛擬閘極相對，所述第三虛擬閘極至少部分延伸到所述第二溝渠中至所述第二部分場絕緣 材料之上部表面。
  4. 如申請專利範圍第1項所述的半導體元件，其中所述第二虛擬閘極之第一部分延伸至與所述第二溝渠的邊緣相鄰之所述第二鰭片的上部表面上，且所述第二虛擬閘極之第二部分沿所述第二溝渠之側壁延伸至所述第二部分場絕緣材料之所述上部表面。
  5. 如申請專利範圍第1項所述的半導體元件，其中所述第二虛擬閘極包括至少一金屬層，且所述第二虛擬閘極之整體位於所述第二部分場絕緣材料之所述上部表面上。
  6. 如申請專利範圍第1項所述的半導體元件，更包括源極/汲極區，位在相鄰之所述主動閘極之間，以及位在所述第一虛擬閘極與一相鄰之所述主動閘極之間，以及位在所述第二虛擬閘極與另一相鄰之所述主動閘極之間。
  7. 一種半導體元件，包括：基板，包括第一主動區與第二主動區，所述第一主動區包括第一溝渠，且所述第一主動區與所述第二主動區由插入於其間的第二溝渠劃定界線；平行的多組長度方向在第一方向上對齊的第一鰭片、第二鰭片與第三鰭片，所述第一主動區中包含各組的所述第一鰭片與所述第二鰭片，且所述第二主動區中包含各組的所述第三鰭片，其中所述第一溝渠在各組的所述第一鰭片與所述第二鰭片之間延伸，且所述第二溝渠在各組的所述第二鰭片與所述第三鰭片之間延伸； 第一部分場絕緣材料，配置於所述第一溝渠中就像插在相應各組的所述第一鰭片與所述第二鰭片之間，以及第二部分場絕緣材料，配置於所述第二溝渠中就像插在相應各組的所述第二鰭片與所述第三鰭片之間，其中所述第二部分場絕緣材料之上部表面是以低於相應各組的所述第二鰭片與所述第三鰭片之最上部表面之程度凹入所述第二溝渠中；多個主動閘極，配置於各組的所述第一鰭片、所述第二鰭片與所述第三鰭片上；數個第一虛擬閘極，配置於相應之所述第一部分場絕緣材料之上部表面上；數個第二虛擬閘極，至少部分延伸到所述第二溝渠中至相鄰的各組的所述第二鰭片的相應之所述第二部分場絕緣材料之所述上部表面；以及數個第三虛擬閘極，至少部分延伸到所述第二溝渠中至鄰接各組的所述第三鰭片的相應之所述第二部分場絕緣材料之所述上部表面。
  8. 如申請專利範圍第7項所述的半導體元件，其中所述第一溝渠之深度小於所述第二溝渠之深度，且其中所述第一溝渠在所述第一方向上之寬度小於所述第二溝渠在所述第一方向上之寬度。
  9. 如申請專利範圍第7項所述的半導體元件，其中每個所述第二虛擬閘極之第一部分延伸至與所述第二溝渠的邊緣相鄰的相 應之所述第二鰭片的上部表面上，且每個所述第二虛擬閘極之第二部分沿所述第二溝渠之側壁延伸至所述第二部分場絕緣材料之所述上部表面，且其中每個所述第三虛擬閘極之第一部分延伸至與所述第二溝渠的相對邊緣相鄰的相應之所述第三鰭片的上部表面上，且每個所述第三虛擬閘極之第二部分沿所述第二溝渠之相對側壁延伸至所述第二部分場絕緣材料之所述上部表面。
  10. 如申請專利範圍第7項所述的半導體元件，其中每個所述第二虛擬閘極包括在相應之所述第二鰭片的上部表面上的第一側壁間隙壁、以及在所述第二溝渠中並在所述第二部分場絕緣材料之所述上部表面上延伸的第二側壁間隙壁；以及其中每個所述第三虛擬閘極包括在相應之所述第三鰭片的上部表面上的第三側壁間隙壁、以及在所述第二溝渠中並在所述第二部分場絕緣材料之所述上部表面上延伸的第四側壁間隙壁。
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