CN107248503A - 具有3d 沟道的半导体器件及其制造方法 - Google Patents

具有3d 沟道的半导体器件及其制造方法 Download PDF

Info

Publication number
CN107248503A
CN107248503A CN201710212763.6A CN201710212763A CN107248503A CN 107248503 A CN107248503 A CN 107248503A CN 201710212763 A CN201710212763 A CN 201710212763A CN 107248503 A CN107248503 A CN 107248503A
Authority
CN
China
Prior art keywords
fin
field insulating
insulating membrane
gate electrode
dummy gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710212763.6A
Other languages
English (en)
Other versions
CN107248503B (zh
Inventor
洪秀宪
姜熙秀
金炫助
沈相必
郑熙暾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107248503A publication Critical patent/CN107248503A/zh
Application granted granted Critical
Publication of CN107248503B publication Critical patent/CN107248503B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Element Separation (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种半导体器件，其包括具有在第一方向上纵向对准的第一鳍、第二鳍和第三鳍的基板。第一沟槽在第一鳍和第二鳍之间延伸，第二沟槽在第二鳍和第三鳍之间延伸。场绝缘材料的第一部分设置在第一沟槽中，场绝缘材料的第二部分设置在第二沟槽中。场绝缘材料的第二部分的上表面在第二沟槽中在第二鳍和第三鳍的最上表面下面的水平处凹进。第一虚设栅极设置在场绝缘材料的第一部分的上表面上，第二虚设栅极至少部分地延伸到第二沟槽中至场绝缘材料的第二部分的上表面。

Description

具有3D沟道的半导体器件及其制造方法
本申请是申请日为2014年2月20日且发明名称为“具有3D沟道的半导体器件及其制造方法”的中国发明专利申请201410058492.X的分案申请。
技术领域
本发明构思涉及具有三维(3D)沟道的半导体器件和制造具有3D沟道的半导体器件的方法。
背景技术
已经开发了多种技术来增加半导体器件的集成度。一种当前的技术是提供多栅晶体管结构，在该多栅晶体管结构中由基板形成鳍形(或纳米线形)硅主体，并且在硅主体的表面上形成多个栅极以在硅主体内限定3D沟道区。
3D沟道有利于规模的减小，至少部分是因为不必增加栅极长度(或沟道长度)来实现具有相对足够电流控制能力的晶体管。此外，能够有效地抑制其中晶体管的沟道区的电势受到漏极电压影响的短沟道效应(SCE)。
发明内容
根据本发明构思的一方面，提供一种半导体器件，该半导体器件包括：基板，具有第一和第二沟槽以及在第一方向上纵向对准的第一、第二和第三鳍，其中第一沟槽在第一鳍和第二鳍之间延伸，第二沟槽在第二鳍和第三鳍之间延伸。该半导体器件还包括场绝缘材料的第一部分和场绝缘材料的第二部分，场绝缘材料的第一部分设置在插置在第一鳍和第二鳍之间的第一沟槽中，场绝缘材料的第二部分设置在插置在第二鳍和第三鳍之间的第二沟槽中，其中场绝缘材料的第二部分的上表面在第二沟槽中在第二鳍和第三鳍的最上表面下面的水平处凹进。该半导体器件还包括：多个有源栅极，设置在第一鳍、第二鳍和第三鳍上；第一虚设栅极，设置在场绝缘材料的第一部分的上表面上；以及第二虚设栅极，至少部分地延伸到第二沟槽中至场绝缘材料的第二部分的上表面。
第一沟槽的深度可以小于第二沟槽的深度，第一沟槽在第一方向上的宽度可以小于第二沟槽在第一方向上的宽度。
半导体器件可以还包括跨过第二沟槽与第二虚设栅极相对的第三虚设栅极，其中第三虚设栅极至少部分地延伸到第二沟槽中至场绝缘材料的第二部分的上表面。
第二虚设栅极的第一部分可以在与第二沟槽的边缘相邻的第二鳍的上表面上方延伸，第二虚设栅极的第二部分可以沿着沟槽的侧壁延伸到场绝缘材料的第二部分的上表面。此外，第二虚设栅极可以包括其中限定空间的第一金属层和占据该空间的第二金属层，第二虚设栅极的第一部分和第二部分二者可以包括第一金属层和第二金属层。备选地，第二虚设栅极的仅第一部分可以包括第一金属层和第二金属层二者，使得由第一金属层限定的空间完全在第二鳍的上表面的水平之上。
第二虚设栅极可以包括在第二鳍的上表面上方的第一侧壁间隔物以及在第二沟槽内在场绝缘材料的第二部分的上表面上方延伸的第二侧壁间隔物。
第二虚设栅极可以包括至少一个金属层，该至少一个金属层全部位于场绝缘材料的第二部分的上表面上方。此外，第二虚设栅极可以包括其中限定空间的第一金属层和占据该空间的第二金属层，第一金属层和第二金属层二者的全部可以位于场绝缘材料的第二部分的上表面上方。
该半导体器件还可以包括在相邻有源栅极之间、在第一虚设栅极和一相邻有源栅极之间、以及在第二虚设栅极与另一相邻有源栅极之间的源极/漏极区。此外，源极/漏极区可以是压应力感生材料或张应力感生材料的其中之一的外延区。
根据本发明构思的另一方面，提供一种半导体器件，该半导体器件包括：基板，包括第一有源区和第二有源区，第一有源区包括第一沟槽，第一有源区和第二有源区由插置在其间的第二沟槽划界。该半导体器件还包括在第一方向上纵向对准的第一鳍、第二鳍和第三鳍的多个平行的组，每个组的第一鳍和第二鳍包含在第一有源区中，每个组的第三鳍包含在第二有源区中，其中第一沟槽在每个组的第一鳍和第二鳍之间延伸，第二沟槽在每个组的第二鳍和第三鳍之间延伸。该半导体器件还包括场绝缘材料的第一部分和场绝缘材料的第二部分，场绝缘材料的第一部分设置在插置在每个相应组的第一鳍和第二鳍之间的第一沟槽中，场绝缘材料的第二部分设置在插置在每个相应组的第二鳍和第三鳍之间的第二沟槽中，其中场绝缘材料的第二部分的上表面在第二沟槽中在每个相应组的第二鳍和第三鳍的最上表面下面的水平处凹进。该半导体器件还包括：多个有源栅极，设置在每个组的第一鳍、第二鳍和第三鳍上；第一虚设栅极，设置在相应的场绝缘材料的第一部分的上表面上；第二虚设栅极，至少部分地延伸到第二沟槽中至与每个组的第二鳍相邻的相应的场绝缘材料的第二部分的上表面；以及第三虚设栅极，至少部分地延伸到第二沟槽中至与每个组的第三鳍相邻的相应的场绝缘材料的第二部分的上表面。
第一沟槽的深度可以小于第二沟槽的深度，第一沟槽在第一方向上的宽度可以小于第二沟槽在第一方向上的宽度。
每个第二虚设栅极的第一部分可以在与第二沟槽的边缘相邻的相应的第二鳍的上表面上方延伸，每个第二虚设栅极的第二部分可以沿着第二沟槽的侧壁延伸到场绝缘材料的第二部分的上表面。此外，每个第三虚设栅极的第一部分可以在与第二沟槽的相对边缘相邻的相应的第三鳍的上表面上方延伸，每个第三虚设栅极的第二部分可以沿着第二沟槽的相对侧壁延伸到场绝缘材料的第二部分的上表面。另外，有源栅极以及第一、第二和第三虚设栅极的每个可以包括其中限定空间的第一金属层和占据该空间的第二金属层。第二虚设栅极和第三虚设栅极的第一部分和第二部分都可以包括第一金属层和第二金属层。备选地，第二和第三虚设栅极的仅第一部分可以包括第一金属层和第二金属层二者，使得由第一金属层限定的空间完全在相应的第二和第三鳍的上表面的水平之上。
每个第二虚设栅极可以包括在相应的第二鳍的上表面上方的第一侧壁间隔物以及在第二沟槽内在场绝缘材料的第二部分的上表面上方延伸的第二侧壁间隔物。此外，每个第三虚设栅极可以包括在相应的第三鳍的上表面上方的第三侧壁间隔物以及在第二沟槽内在场绝缘材料的第二部分的上表面上方延伸的第四侧壁间隔物。
第二虚设栅极和第三虚设栅极的每个可以包括其中限定空间的第一金属层和占据该空间的第二金属层，第一和第二金属层二者的全部可以位于场绝缘材料的第二部分的上表面上方。
该半导体器件还可以包括在相邻有源栅极之间、在每个第一虚设栅极和一相邻有源栅极之间、在每个第二虚设栅极与另一相邻有源栅极之间、以及在每个第三虚设栅极与又一相邻有源栅极之间的源极/漏极区。此外，源极/漏极区可以是压应力感生材料或张应力感生材料的其中之一的外延区。
根据本发明构思的又一方面，提供一种半导体器件，该半导体器件包括：基板，具有沟槽；以及第一鳍和第二鳍，在第一方向上纵向对准，其中沟槽在第一鳍和第二鳍之间延伸。半导体器件还包括设置在插置在第一鳍和第二鳍之间的沟槽中的一部分场绝缘材料，其中该部分场绝缘材料的上表面设置在第一鳍和第二鳍的最上表面下面的水平处。该半导体器件还包括：设置在第一鳍和第二鳍上的多个有源栅极；第一虚设栅极，至少部分地延伸到沟槽中至该部分场绝缘材料的上表面；以及第二虚设栅极，跨过沟槽与第一虚设栅极相对，第二虚设栅极至少部分地延伸到沟槽中至该部分场绝缘材料的上表面。
沟槽可以为第一和第二有源区划界，第一鳍可以在第一有源区中并且第二鳍可以在第二有源区中。
第一虚设栅极的第一部分可以在与沟槽的边缘相邻的第一鳍的上表面上方延伸，每个第一虚设栅极的第二部分可以沿着沟槽的侧壁延伸到该部分场绝缘材料的上表面。此外，第二虚设栅极的第一部分可以在与沟槽的相对边缘相邻的第二鳍的上表面上方延伸，第二虚设栅极的第二部分可以沿着沟槽的相对侧壁延伸到该部分场绝缘材料的上表面。
第一和第二虚设栅极的每个可以包括至少一个金属层，该至少一个金属层全部位于该部分场绝缘材料的上表面上方。
该半导体器件还可以包括在相应的第一和第二有源区中并且与相应的第一和第二虚设栅极相邻的源极/漏极区。此外，源极/漏极区可以是压应力感生材料或张应力感生材料的其中之一的外延区。
根据本发明构思的又一方面，提供一种半导体器件，该半导体器件包括：基板，具有第一和第二沟槽；以及在第一方向上纵向对准的第一鳍、第二鳍和第三鳍，其中第一沟槽在第一鳍和第二鳍之间延伸，第二沟槽在第二鳍和第三鳍之间延伸。该半导体器件还包括：场绝缘材料的第一部分，设置在插置在第一鳍和第二鳍之间的第一沟槽中；场绝缘材料的第二部分，设置在插置在第二鳍和第三鳍之间的第二沟槽中，其中场绝缘材料的第二部分的上表面设置在第二鳍和第三鳍的最上表面上方的水平处。该半导体器件还包括：多个有源栅极，设置在第一鳍、第二鳍和第三鳍上；第一虚设栅极，设置在场绝缘材料的第一部分的上表面上；以及第二和第三虚设栅极，至少部分地设置在场绝缘材料的第二部分的上表面上。
第一沟槽的深度可以小于第二沟槽的深度，以及第一沟槽在第一方向上的宽度可以小于第二沟槽在第一方向上的宽度。
第二和第三虚设栅极可以均包括：在场绝缘材料的第二部分的上表面上方延伸的第一部分；以及分别延伸到第二鳍和第三鳍的最上表面下面的第二部分。
该半导体器件还可以包括在相邻有源栅极之间、在第一虚设栅极和一相邻有源栅极之间、在第二虚设栅极与另一相邻有源栅极之间、以及在第三虚设栅极与又一相邻有源栅极之间的源极/漏极区。此外，源极/漏极区可以是压应力感生材料或张应力感生材料的其中之一的外延区。
根据本发明构思的另一方面，提供一种半导体器件，该半导体器件包括：基板，包括第一和第二有源区，第一有源区包括第一沟槽，第一和第二有源区通过插置在其间的第二沟槽划界，第二沟槽具有比第一沟槽大的深度。该半导体器件还包括在第一方向上纵向对准的第一鳍、第二鳍和第三鳍的多个平行的组，每个组的第一鳍和第二鳍包含在第一有源区中，每个组的第三鳍包含在第二有源区中，其中第一沟槽在每个组的第一鳍和第二鳍之间延伸，第二沟槽在每个组的所述第二鳍和第三鳍之间延伸。该半导体器件还包括场绝缘材料的第一部分和场绝缘材料的第二部分，场绝缘材料的第一部分设置在插置在每个相应组的第一鳍和第二鳍之间的第一沟槽中，场绝缘材料的第二部分设置在插置在每个相应组的第二鳍和第三鳍之间的第二沟槽中，其中场绝缘材料的第二部分的上表面设置在每个相应组的第二鳍和第三鳍的最上表面以上的水平处。该半导体器件还包括：多个有源栅极，设置在每个组的第一鳍、第二鳍和第三鳍上；第一虚设栅极，设置在相应的场绝缘材料的第一部分的上表面上；第二虚设栅极，至少部分地设置在与每个组的第二鳍相邻的相应的场绝缘材料的第二部分的上表面上；以及第三虚设栅极，至少部分地设置在与每个组的第三鳍相邻的相应的场绝缘材料的第二部分的上表面上。
附图说明
本发明构思的以上和其它目的、特征和优点将从以下结合附图对优选实施方式进行的详细描述而变得更加明显，在附图中：
图1是根据本发明构思的半导体器件的各种元件的布局的图示；
图2是图1的布局中鳍和场绝缘膜的平面图；
图3是根据本发明构思的半导体器件的第一实施方式的透视图；
图4是图3的半导体器件的鳍和场绝缘膜的透视图；
图5是具有图3的半导体器件的鳍和沟槽的基板的透视图；
图6A是沿着图3的线A-A截取的示例性截面图；
图6B是沿着图1的线D-D截取的示例性截面图；
图7是沿着图3的线B-B截取的示例性截面图；
图8A是根据本发明构思的半导体器件的第二实施方式的一个示例的截面图；
图8B是根据本发明构思的半导体器件的第二实施方式的另一示例的截面图；
图8C是根据本发明构思的半导体器件的第二实施方式的又一示例的截面图；
图9是根据本发明构思的半导体器件的第三实施方式的截面图；
图10是根据本发明构思的半导体器件的第四实施方式的截面图；
图11是根据本发明构思的半导体器件的第五实施方式的截面图；
图12A是用于说明根据本发明构思的半导体器件的一个或多个实施方式的虚设栅极的平面图；
图12B是沿着图12A的线G-G截取的示例性截面图；
图13、图14、图15、图16、图17、图18、图19、图20、图21和图22是在描述根据本发明构思的半导体器件的制造方法中用于参考的布局图和透视图；
图23是包括根据本发明构思的一个或多个实施方式的半导体器件的电子器件的框图；以及
图24是包括根据本发明构思的一个或多个实施方式的半导体器件的电子系统的框图。
具体实施方式
本发明构思的优点和特征以及完成其的方法可以通过参考以下对优选实施方式的详细描述和附图而被更容易地理解。然而，本发明构思可以以许多不同的形式实施，而不应被理解为限于在此阐述的实施方式。而是，提供这些实施方式使得本公开将全面和完整并且将向本领域的技术人员全面传达本发明构思，本发明构思仅将由权利要求限定。在图中，为了清晰，夸大了层和区域的厚度。
此外，相同的附图标记在整个附图中被用于表示相同的元件。因此，为了简洁起见，当其它实施方式的相同元件已经被详细描述时，某些实施方式的一些元件的详细描述可以被省略。
将理解，当一个元件或层被称为在另一元件或层“上”或“连接到”另一元件或层时，它可以直接在所述另一元件或层上或者直接连接到所述另一元件或层，或者可以存在居间元件或层。相反，当一个元件被称为“直接在”另一元件或层“上”或“直接连接到”另一元件或层时，则没有居间元件或层存在。相同的附图标记始终指代相同的元件。在此使用时，术语“和/或”包括一个或多个相关列举项目的任意和所有组合。
为了便于描述，可以在此使用空间相对术语，诸如“在……下面”、“以下”、“下”、“在……上方”、“上”等来描述在图中所示的取向中一个元件或特征与其它元件或特征的关系。此外，由于附图将概括地显示，因此术语“上”可被用于隐含在图中所示的取向中特定元件的最上表面。同样地，术语“下”可被用于隐含在图中所示的取向中特定元件的最下表面。
在描述本发明的文本中(特别是在权利要求的文本中)使用的术语“一”和“所述”以及类似指示物将被理解为涵盖单数和复数二者，除非在此清晰地另有表示或者与上下文明确冲突。术语“包含”、“具有”、“包括”等将被理解为开放式术语(即，指的是“包括但不限于”)，除非另外说明。
将理解，虽然术语第一、第二等可以在此被用于描述不同的元件，但是这些元件不受这些术语限制。这些术语仅被用于根据他们在说明书和权利要求书中被提及的顺序来区分一个元件与另一元件。因而，虽然一个元件可以在本公开的一个位置被称为第一元件，但是相同的元件可以在本公开的另一位置被称为第二元件。
将参考在其中显示了本发明的优选实施方式的透视图、截面图和/或平面图来描述本发明构思。事实上，区域或特征可由于制造技术和/或容差而具有与所示出的不同的形状或相对尺寸。也就是说，在图中示出的区域以示意性形式示出，区域的形状通过图示方式被简单地呈现而不作为限制。
除非另外地定义，在此使用的所有技术和科学术语具有与本发明所属的领域中的普通技术人员通常理解的相同含义。此外，术语“膜”可被用于指代相同材料层的分离部分，即使这些部分毗邻。
现在将参考图1至图7详细描述本发明构思的第一实施方式。
首先参考图1和图2。这里，图1是根据本发明构思的半导体器件的各个元件的布局的图示，图2是图1的布局中鳍和场绝缘膜的平面图。
根据本发明构思的第一实施方式的半导体器件1包括多个有源区ACT1至ACT2、ACT11至ACT21和ACT12至ACT22、多个鳍F1至F8、F11至F81和F12至F82、多个栅极147_1、147_2、147_5和147_6、以及多个虚设栅极247_1和347_1至347_4。
有源区ACT1至ACT2、ACT11至ACT21和ACT12至ACT22可以以矩阵的形式布置，如所示的。例如，有源区ACT1可以在第二方向Y1上邻近有源区ACT11和ACT12，并且可以在垂直于第二方向Y1的第一方向X1上邻近有源区ACT2。多个有源区ACT1至ACT2、ACT11至ACT21和ACT12至ACT22可以由第三场绝缘膜(图3中的113，随后描述)限定。
鳍F1至F8、F11至F81和F12至F82中的至少一个设置在相应的有源区ACT1至ACT2、ACT11至ACT21和ACT12至ACT22的每个中。例如，多个鳍F1至F2、F11至F21和F12至F22可以布置在有源区ACT1中，多个鳍F3至F4、F31至F41和F32至F42可以布置在有源区ACT2中。
多个鳍F1至F8、F11至F81和F12至F82均可以具有线形形式(即，细长的水平截面)并且在平面图中看时在第二方向Y1上纵向地延伸。
一些鳍(例如F1、F2、F5和F6)可以在其长度方向上(即，沿着第二方向Y1上的线，因此第二方向Y1可以在下文中被称为鳍的“长度”方向)对准。此外，一些鳍(例如F2、F21和F22)可以在其宽度方向上(即，在第一方向X1上，因此第一方向X1也可以在下文中被称为鳍的“宽度”方向)彼此间隔开。
如图2所示，在第二方向Y1上彼此相邻的有源区之间(例如在ACT1和ACT11之间以及在ACT1和ACT12之间)的距离W2可以大于在第二方向Y1上(即，在鳍的长度方向上)彼此相邻的第一鳍F1和第二鳍F2之间的距离W1。
如图1所示，掩模MSK2和MSK3是每个在第一方向X1上纵向延伸的线形图案。然而，本发明构思不限于此。掩模MSK2是用于形成随后将被描述的第二场绝缘膜112，掩模MSK3是用于形成随后将被描述的第三场绝缘膜113。
多个栅极(有源栅极)147_1、147_2、147_5和147_6也可以均在第一方向X1上纵向延伸，多个虚设栅极247_1和347_1至347_4也可以在第一方向X1上纵向延伸。
图3是根据本发明构思的半导体器件的第一实施方式的透视图，图4是图3的半导体器件的鳍和场绝缘膜的透视图，图5是具有图3的半导体器件的鳍和沟槽的基板的透视图。
如在图3至图5中最佳示出的，鳍F1、F2、F5和F6可以是基板101的部分，并且可以包括从基板101的块体生长的外延层。这些图显示了多组纵向对准的鳍中的一组，其中四个鳍F1、F2、F5和F6在长度方向Y1上纵向对准。然而，将理解，本发明构思不限于在每组纵向对准的鳍中仅四个鳍对准。作为示例，基板101可以由选自由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和InP组成的组的一种或多种半导体材料制成。此外，作为另一示例，基板可以由在下面的结构诸如SOI(绝缘体上硅)基板上面的半导体层组成。
图3至图5还将鳍F1、F2、F5和F6显示为具有长方体的形式，但是本发明构思不限于此。例如，代替地，鳍F1、F2、F5和F6可以均具有其相对长边(鳍F1和F2的M1和M2)被斜切或圆化的顶部。另一方面，在长度方向上彼此相邻的鳍的相对短边中的相应短边彼此面对，如在图中由彼此面对的鳍F1的第一短边S1和鳍F2的第二短边S2例示的。甚至在其中鳍的顶部具有斜切或圆化的边的实施方式中，显然相对长的边M1和M2仍可以被本发明构思所属领域中的技术人员容易地与短边S1和S2区别开。
鳍F1、F2、F5和F6组成多栅晶体管器件的有源图案。也就是说，彼此连接的沟道可以沿着鳍F1、F2、F5和F6的三条边形成或者可以形成在鳍F1、F2、F5和F6的彼此面对的边上。
此外，如图5所示，第一沟槽501为鳍F1和F2的长边M1和M2划界。第二沟槽502为彼此面对的鳍F1和F2的短边S1和S2划界。各第三沟槽503为彼此面对的鳍F2和F6的短边以及彼此面对的鳍F1和F5的短边划界。
在本实施方式的示出的示例中，第一沟槽501和第二沟槽502是浅沟槽，第三沟槽503是深沟槽。也就是说，第三沟槽503的深度D3大于第一沟槽501的深度D1和第二沟槽502的深度D2。第一沟槽501的深度D1和第二沟槽502的深度D2在其中第一沟槽501和第二沟槽502同时形成的情形下可以彼此相等，但是在其中第一沟槽501和第二沟槽502在制造工艺的不同阶段期间形成的情形下可以彼此不同。
再次参考图3，场绝缘膜111、112和113可以设置在基板101上，并且围绕鳍F1、F2、F5和F6的部分。
此外，在本实施方式的示出的示例中，第一场绝缘膜111在第二方向Y1上纵向延伸，第二场绝缘膜112和第三场绝缘膜113在第一方向X1上纵向延伸。作为示例，场绝缘膜111、112或113可以由氧化物、氮化物、氮氧化物或其组合形成。
此外，第一场绝缘膜111形成在第一沟槽501的至少一部分中，第二场绝缘膜112形成在第二沟槽502的至少一部分中，各第三场绝缘膜113形成在每个第三沟槽503的至少一部分中。换言之，第一场绝缘膜111可以与鳍F1和F2的长边M1和M2接触，第二场绝缘膜112可以接触鳍F1和F2的短边S1和S2中面对的短边。也就是说，第二场绝缘膜112接触鳍F1和F2的侧壁表面。一个第三场绝缘膜113可以接触鳍F2和F6的短边中面对的短边，另一第三场绝缘膜113可以接触鳍F1和F5的短边中面对的短边。
然而，第一场绝缘膜111可以仅占据第一沟槽501的一部分，第二场绝缘膜112可以填充第二沟槽502，第三场绝缘膜113可以填充第三沟槽503。在此情形下，第一场绝缘膜111的上表面低于第二场绝缘膜112的上表面和第三场绝缘膜113的上表面。在图3和图4(以及在此随后描述的一些其它图)中，第一场绝缘膜111的高度是H0，第二场绝缘膜112的高度是H0+H1，第三场绝缘膜113的高度是H2。也就是说，第二场绝缘膜112可以比第一场绝缘膜111高(或厚)H1，第三场绝缘膜113可以比第二场绝缘膜112高(或厚)H2-(H0+H1)。此外，第三场绝缘膜113的宽度W2可以大于第二场绝缘膜112的宽度W1。
栅极147_1、147_2、147_5和147_6可以设置在鳍F1、F2、F5和F6上并且与鳍F1、F2、F5和F6交叉。例如，第一和第二栅极147_1和147_2可以均设置在第一鳍F1上并且与第一鳍F1交叉，第五和第六栅极147_5和147_6可以设置在第二鳍F2上并且与第二鳍F2交叉。
在本实施方式的示例中，仅一个第一虚设栅极形成在第二场绝缘膜112上。这在图3中由设置在第二场绝缘膜112上的第一虚设栅极247_1例示。单一虚设栅极的提供用于将器件的布局尺寸保持至最小。如上所述，其中场绝缘膜112和设置在其上的一个虚设栅极247_1一起插置在相邻的鳍(例如F1和F2)之间的结构在此被称为单扩散断开(singlediffusion break)。此外，在本实施方式的示例中，第一虚设栅极247_1比第二场绝缘膜112窄(参见随后描述的图7)。因此，第一虚设栅极247_1能够稳定地形成在第二场绝缘膜112上并且被第二场绝缘膜112支撑。
此外，在本实施方式的示例中，第二虚设栅极347_1形成在第三场绝缘膜113和第一鳍F1上，第三虚设栅极347_2形成在第三场绝缘膜113和第五鳍F5上。类似地，第四虚设栅极347_3形成在第三场绝缘膜113和第二鳍F2上，第五虚设栅极347_4形成在第三场绝缘膜113和第六鳍F6上。包括插置在相邻的鳍(例如F1和F5)之间的场绝缘膜113和设置在其上的两个虚设栅极(例如347_1和347_2)的结构在此被称为双扩散断开(double diffusionbreak)。
现在参考图6A和图7，其中图6A是沿着图3的线A-A截取的示例性截面图，图7是沿图3的线B-B截取的示例性截面图。
每个栅极(例如147_1)可以包括两个或更多金属层MG1和MG2。在此情形下，第一金属层MG1用于调整功函数。为此，第一金属层MG1可以例如由选自由TiN、TaN、TiC和TaC组成的组的至少一种材料形成。另一方面，第二金属层MG2用于填充由第一金属层MG1留下的空间。第二金属层MG2可以例如由W或Al形成。栅极147_1能够通过置换工艺(或后栅工艺)或本质上其它已知工艺形成。
每个虚设栅极(例如247_1)可具有类似于栅极147_1的截面结构。例如，在示出的实施方式中，虚设栅极247_1包括具有与栅极147_1相同的横截面形状和尺寸以及相同成分的两个金属层MG1和MG2。
栅极绝缘膜145插置在第一鳍F1和栅极147_1之间。如图6A所示，栅极绝缘膜145可以在第一鳍F1的上表面上以及第一鳍F1的侧表面的上部分上延伸。此外，栅极绝缘膜145可以插置在栅极147_1和第一场绝缘膜111之间。栅极绝缘膜145可以包括高k电介质，即具有比硅氧化物的介电常数高的介电常数的材料。作为示例，栅极绝缘膜145可以是HfO2、ZrO2或Ta2O5的膜。
如图7所示，多个源极/漏极161和162可以提供在多个栅极147_1、147_2、147_5和147_6之间以及在栅极(例如147_1)和虚设栅极(例如247-1)之间。源极/漏极161和162可以是在鳍F1、F2、F5和F6的上表面的水平之上突出的提升的源极/漏极。此外，源极/漏极161和162可以形成为使得其部分重叠间隔物151和/或251和/或351。在图7的示例中，源极/漏极161的一侧与间隔物251的外边缘对准，源极/漏极161的另一侧重叠间隔物151，源极/漏极162重叠间隔物151和351的部分。
布置在栅极147_1、147_2、147_5和147_6中的相邻栅极之间的每个源极/漏极162的上表面与布置在栅极147_1、147_2、147_5和147_6中的一个栅极与相应的虚设栅极247_1之间的每个源/漏极161的上表面实质上共平面。在此，术语“实质上”的使用将认为由于在制造工艺中自然存在的误差而在表面中存在一些垂直偏移。
在半导体器件1是PMOS晶体管的情形下，源极/漏极161和162可以包括压应力感生材料。例如，压应力感生材料可以是与Si相比具有大晶格常数的材料，例如可以是SiGe。压应力感生材料可以通过向第一鳍F1施加压应力而改善沟道区中载流子的迁移率。
另一方面，在半导体器件1是NMOS晶体管的情形下，源极/漏极161和162可以具有与基板101相同的材料或张应力感生材料。例如，如果基板101由Si制成，则源极/漏极161和162可以是Si，或可以是具有比硅小的晶格常数的材料(例如，SiC)。
在PMOS和NMOS的任一情形下，所述结构可以通过利用有源栅极和虚设栅极作为蚀刻掩模而在第一鳍F1中形成沟槽、然后在沟槽内外延生长源极/漏极区161和162而制造。
在本实施方式的另一示例中，源极/漏极可以通过用杂质掺杂鳍F1和F2而形成。
间隔物151和251可以包括氮化物膜和氮氧化物膜中的至少一种。间隔物151和251可以形成在多个鳍F1和F2、多个栅极147_1、147_2、147_5和147_6以及多个虚设栅极247_1的侧壁表面上。
在图7中示出的本实施方式的示例中，第二场绝缘膜112的上表面可以位于与相邻的鳍F1和F2的上表面相同的平面SUR1上。第三场绝缘膜113的上表面位于与相邻鳍F1和F5的上表面相同的平面SUR1上。然而，再一次，术语“实质上”被用于涵盖在制造工艺中自然存在的误差，其可能在上表面中引起自共同平面的轻微偏移。因此，形成在鳍(例如F1)上的栅极(例如147_1)的高度L1可以等于形成在第二场绝缘膜112和第三场绝缘膜113上的虚设栅极247_1和347_1至347_4的高度L2。也就是说，多个栅极147_1、147_2、147_5和147_6的高度L1的变化可以大大减小。如上所述，栅极147_1、147_2、147_5和147_6可以利用金属形成，栅极147_1、147_2、147_5和147_6的高度当中的变化导致操作特性也变化。因此，因为栅极的高度实质上是相同的，所以栅极147_1、147_2、147_5和147_6的操作特性实质上是均一的。
此外，第三场绝缘膜113的上表面可以位于与第二场绝缘膜112的上表面相同的平面SUR1上。
此外，第二场绝缘膜112比虚设栅极247_1宽。因此，虚设栅极247_1能够被第二场绝缘膜112稳定地支撑。
此外，组成鳍F1的半导体层的第一部分166a可以插置在第二场绝缘膜112(或第二沟槽502)和源极/漏极161之间。此外，组成鳍F1的半导体层的第二部分166可以插置在第三场绝缘膜113(或第三沟槽503)和源极/漏极162之间。如图7所示，半导体层的第一部分166a的宽度E1小于半导体层的第二部分166的宽度E2。换言之，半导体层的位于单扩散断开正下面的部分166a可以小于位于双扩散断开正下面的部分166。
图6B是沿着图1的线D-D截取的示例性截面图，其显示了相邻鳍的源极/漏极重叠的示例。参考图6B，在此示例中，源极/漏极1161a和1161b形成于在宽度方向(图1中的第一方向X1)上彼此相邻的鳍(例如图1中的F1和F11)上。如所示，源极/漏极1161a和1161b可以彼此接触或者可以结合。这能够由外延生长材料的结合引起，和/或由扩散区的重叠引起。因此，电性相等的电压信号可以施加到其上。这种结合或重叠(在X1方向上)可以关于图7中示出的源极/漏极161和/或162发生，虽然本发明构思不限于此。
现在将参考图8A、图8B和图8C描述根据本发明构思的半导体器件的第二实施方式，图8A、图8B和图8C是示出第二实施方式的相应示例的截面图。为了避免冗余，与之前描述的第一实施方式的元件相同或类似的第二实施方式的元件的详细描述被省略。
在图8A中示出的半导体器件2a的示例中，第三场绝缘膜113的上表面低于相邻的鳍F1或F5的上表面。如所示出的，第二场绝缘膜112的上表面实质上位于与鳍F1或F2的上表面相同的平面SUR1上。此外，第二场绝缘膜112的上表面可以设置在比鳍F1或F2的上表面高的水平处。因此，第三场绝缘膜113的上表面可以设置在比第二场绝缘膜112的上表面低的水平处。
此外，第三场绝缘膜113的高度H2b可以低于第二场绝缘膜112的高度H1+H0。
因为第三场绝缘膜113的上表面设置在比相邻的鳍F1或F5的上表面低的水平处，所以第二虚设栅极347_1的一个部分可以位于鳍F1的上表面上，其另一部分可以位于第三沟槽503中。第三虚设栅极347_2的一个部分可以位于鳍F5的上表面上，其另一部分可以位于第三沟槽503中。
此外，第二虚设栅极347_1的金属层MG1和MG2的部分可以位于第三沟槽503中。也就是说，第二虚设栅极347_1的金属层MG1和MG2可以沿着第三沟槽503的一侧和鳍F1的上表面形成。此外，第三虚设栅极347_2的金属层MG1和MG2的部分也可以位于第三沟槽503中。也就是说，第三虚设栅极347_2的金属层MG1和MG2可以沿着第三沟槽503的一侧和鳍F5的上表面形成。第二虚设栅极347_1的金属层MG1和MG2以及第三虚设栅极347_2的金属层MG1和MG2是用于调整功函数的材料。
在图8B示出的半导体器件2b的示例中，第二虚设栅极347_1的金属层MG1位于第三沟槽503中，第二虚设栅极347_1的金属层MG2在鳍F1的水平之上突出。第二虚设栅极347_1的金属层MG1沿着第三沟槽503的一侧和鳍F1的上表面延伸。此外，第三虚设栅极347_2的金属层MG1位于第三沟槽503中，第三虚设栅极347_2的金属层MG2在鳍F5的水平之上突出。第三虚设栅极347_2的金属层MG1沿着第三沟槽503的一侧和鳍F5的上表面延伸。
在图8C中示出的半导体器件2c的示例中，第二虚设栅极347_1的金属层MG1和MG2完全设置在第三沟槽503中，仅在第二虚设栅极347_1的一侧上的间隔物351在鳍F1的上表面上延伸。第三虚设栅极347_2的金属层MG1和MG2完全设置在第三沟槽503中，仅在第三虚设栅极347_2的一侧上的间隔物351在鳍F5的上表面上延伸。
现在将参考图9描述根据本发明构思的半导体器件3的第三实施方式。为了避免冗余，与之前描述的第一和第二实施方式的元件相同或类似的第三实施方式的元件的详细描述被省略。
在半导体器件3中，第二场绝缘膜112的上表面设置在比相邻的鳍F1或F2的上表面高的水平处。第三场绝缘膜113的上表面也可以设置在比相邻的鳍F1或F5的上表面高的水平处。此外，鳍F1、F2和F5的上表面可以位于平面SUR1中，第二场绝缘膜112的上表面和第三场绝缘膜113的上表面可以位于相同的平面SUR2中。第二场绝缘膜112的高度可以是H1a+H0，第三场绝缘膜113的高度是H2。
因此，第一虚设栅极247_1的高度L3小于栅极147_1的高度L1。因为第一虚设栅极247_1和栅极147_1利用置换工艺形成，所以第一虚设栅极247_1的上表面和栅极147_1的上表面位于相同的平面上。此外，因为位于第一虚设栅极247_1的下部分上的第二场绝缘膜112的高度小于位于栅极147_1的下部分上的鳍F1的高度，所以第一虚设栅极247_1的高度L3小于栅极147_1的高度L1。
因为第三场绝缘膜113的上表面设置在比相邻的鳍F1或F5的上表面高的水平处，所以第二虚设栅极347_1的一个部分可以位于鳍F1的上表面上，其另一部分可以位于突出的第三场绝缘膜113上。第三虚设栅极347_2的一个部分可以位于鳍F5的上表面上，其另一部分可以位于突出的第三场绝缘膜113上。
图9示出了第二场绝缘膜112的上表面和第三场绝缘膜113的上表面位于相同的平面SUR2上。然而，备选地，第二场绝缘膜112的上表面和第三场绝缘膜113的上表面可以位于不同的平面上。
现在将参考图10描述根据本发明构思的半导体器件4的第四实施方式。为了避免冗余，与之前描述的第一至第三实施方式的元件相同或类似的第四实施方式的元件的详细描述被省略。
在半导体器件4中，单扩散断开形成在鳍F1和鳍F2之间，单扩散断开还形成在有源区ACT1和有源区ACT12之间(即在鳍F1和鳍F5之间)。也就是说，仅一个虚设栅极347_1设置在相邻的有源区之间的第三场绝缘膜113上。
此外，第三场绝缘膜113的上表面和第二场绝缘膜112的上表面可以位于与鳍的上表面相同的平面SUR1上。
另一方面，为了有源区ACT1和有源区ACT12之间的明确隔离，第三场绝缘膜113可具有相对大的高度H2c(例如，可以从鳍F1和F2的上表面的平面SUR1比第二场绝缘膜112更深地延伸到基板101中)。
现在将参考图11描述根据本发明构思的半导体器件5的第五实施方式。为了避免冗余，与之前描述的第一至第四实施方式的元件相同或类似的第五实施方式的元件的详细描述被省略。
在半导体器件5中，第二场绝缘膜112在垂直平面中具有T形截面。
具体地，第二场绝缘膜112包括分别突出到鳍F1和F2的上部分的侧部中的突出部1122。突出部1122的厚度可以在从到的范围内。
由于这样的突出部1122，即使在形成虚设栅极247_1的过程中存在对准误差，存在虚设栅极247_1将仍然形成在第二场绝缘膜112上的高可能性。另外，如果虚设栅极247_1形成在鳍(例如F1或F2)上而不是第二场绝缘膜112上，则缺陷(例如桥接缺陷)可能发生在虚设栅极247_1和鳍F1或F2之间。
第三场绝缘膜113也可以具有类似的T形截面。
在上述实施方式中，应该注意到术语“虚设栅极”不一定指的是形成虚设栅极的导电迹线(或布线)沿着其全部长度没有电功能性。接着，参考图12A的平面图和图12B的截面图论述本发明构思的实施方式的这个方面。
参考图12A和图12B，在半导体器件6中，栅极1247_1在第一方向X1上纵向延伸。栅极1247_1可以作为第一区域I中的虚设栅极起作用，并且可以作为第二区域II中的正常(即，电有源)栅极起作用。也就是说，如所示出的，栅极1247_1可以在第一区域I中设置在场绝缘膜1112(相应于图3中的膜112)上以用作虚设栅极，并且可以在第二区域II中与鳍F99交叉以用作正常栅极。
在此情形下，栅极1247_1可具有不同的厚度。例如，在第一区域I中的场绝缘膜1112上的栅极1247_1的厚度可以是L11，在第二区域II中的鳍F99上的栅极1247_1的厚度可以是L10>L11。另一方面，因为栅极1247_1通过平坦化工艺制成，所以栅极1247_1的上表面可以在区域I和II中共平面。
在下文中，将参考图13至图22的平面图和透视图来描述根据本发明构思的制造半导体器件的示例性方法。为了这些目的，将参考图1至图7中显示并且参考图1至图7描述的类型的器件的制造来描述该方法。然而，该方法适用于制造根据本发明构思的半导体器件的其它实施方式将是容易明显的。
首先，参考图13和图14，掩模MSK形成在基板101上，多个初级鳍PF1至PF7和PF11至PF71利用掩模MSK形成。更具体而言，浅沟槽501和502通过利用掩模MSK作为蚀刻掩模来蚀刻基板101而形成，以形成初级鳍PF1至PF7和PF11至PF71。
多个初级鳍PF1至PF7和PF11至PF71在第二方向Y1上纵向延伸。多个初级鳍PF1至PF7和PF11至PF71可以布置成矩阵。在此情形下，例如，初级鳍PF1和初级鳍PF11可以在其长度方向上对准，初级鳍PF1和初级鳍PF2可以在其宽度方向上彼此相邻地设置。
参考图15，绝缘膜2111形成为围绕多个初级鳍PF1至PF7和PF11至PF71以及掩模MSK。具体地，绝缘层形成为完全覆盖多个初级鳍PF1至PF7和PF11至PF71以及掩模MSK，绝缘层被平坦化直到暴露掩模MSK的上表面。这里，绝缘膜2111可以由氧化物、氮化物、氮氧化物或其组合形成。
参考图16和图17，然后，深沟槽503和504通过蚀刻掉多个初级鳍PF1至PF7和PF11至PF71的部分、掩模MSK的部分以及绝缘膜2111的部分而形成。结果，限定了多个有源区ACT1、ACT2、ACT11、ACT21、ACT12和ACT22。此外，多个鳍F1至F2、F11至F21和F12至F22由多个初级鳍PF1至PF7和PF11至PF71形成。在这方面，考虑到初级鳍PF1至PF7和PF11至PF71、掩模MSK和绝缘膜2111被同时蚀刻，可以使用没有高蚀刻选择性的干蚀刻工艺。
每个深沟槽503形成为在第一方向X1上纵向延伸，每个深沟槽504形成为在第二方向Y1上纵向延伸。深沟槽503和504彼此交叉。
参考图18，然后，绝缘膜2211形成为填充深沟槽503和504。具体地，绝缘层形成为完全覆盖多个鳍F1至F2、F11至F21和F12至F22以及掩模MSK，绝缘层被平坦化直到暴露掩模MSK的上表面。绝缘膜2211可以由氧化物、氮化物、氮氧化物或其组合形成。绝缘膜2211可以由与绝缘膜2111相同的材料或不同的材料制成。
参考图19，然后，掩模MSK的侧壁通过去除绝缘膜2211和绝缘膜2111的上部分而暴露，例如通过回蚀绝缘膜2211和2111而暴露。
参考图20，然后，暴露的掩模MSK被去除。
参考图21和图22，掩模MSK2形成在将形成第二场绝缘膜112的区域中，掩模MSK3形成在将形成第三场绝缘膜113的每个区域中。掩模MSK2和MSK3可以形成为在第一方向X1上纵向延伸。
然后，利用掩模MSK2和MSK3作为蚀刻掩模来执行场凹进工艺。也就是说，绝缘膜2211的部分和绝缘膜2111的部分通过受控蚀刻工艺被去除以形成第一场绝缘膜111和第二场绝缘膜112，同时留下第三场绝缘膜113。因为场凹进工艺，暴露了鳍F1至F2、F11至F21和F12至F22的侧壁的上部分。此外，第二场绝缘膜112和第三场绝缘膜113比第一场绝缘膜111更高地延伸。
再次参考图1和图3，多个晶体管栅极(例如147_1、147_2、147_5和147_6)形成在每个有源区(例如ACT1)中的每个鳍(例如F1、F2、F11、F21、F12和F22)上，多个虚设栅极(例如247_1、347_1和347_3)形成在使每个有源区的鳍彼此分离并且使有源区相互分离的第一、第二和第三场绝缘膜111、112和113上。
例如，在第一实施方式的代表性部分中，多个栅极147_1、147_2形成在每个鳍F1、F11和F12上并且与每个鳍F1、F11和F12交叉延伸，多个栅极147_5和147_6形成在第一有源区ACT1的每个鳍F2、F21和F22上并且与第一有源区ACT1的每个鳍F2、F21和F22交叉延伸。虚设栅极247_1形成在有源区ACT1中分别使鳍F1、F11和F12与鳍F2、F21和F22分离的第二场绝缘膜112上，虚设栅极347_1形成在使有源区ACT1与有源区ACT12分离的第三场绝缘膜113上，虚设栅极347_2形成在使有源区ACT1与有源区ACT11分离的第三场绝缘膜113上。
图23示出了可以包括根据本发明构思的一个或多个上述实施方式的半导体器件的电子器件7的示例。
电子器件7具有逻辑区1410和SRAM区1420，逻辑区1410和SRAM区1420的每个可以包括诸如此处描述的晶体管器件。此外，不同种类的扩散断开可以被用于逻辑区1410和SRAM区1420中。例如，单扩散断开可以被用于逻辑区1410中，双扩散断开可以被用于SRAM区1420中。
图24示出了包括根据本发明构思的半导体器件的电子系统1100的示例。
本示例的电子系统1100包括控制器1110、输入/输出(I/O)器件1120、存储器1130、接口1140以及总线1150。控制器1110、I/O器件1120、存储器1130和/或接口1140可以通过总线1150相互耦接。总线1150提供数据通过其传输的路径。
控制器1110可以包括微处理器、数字信号处理器、微控制器和能够执行类似功能的逻辑元件中的至少一种。I/O器件1120可以包括键盘、键板和/或显示器件。存储器1130可以存储数据和/或命令。接口1140可以用于向通信网络传送数据或者从通信网络接收数据。接口1140可以是有线或无线型。例如，接口1140可以包括天线或有线/无线收发器。虽然未示出，但是电子系统1100还可以包括高速DRAM和/或SRAM作为用于改善控制器1110的操作的操作存储器。根据本发明构思的一个或多个实施方式的半导体器件可以被存储器1130采用，或者可以提供作为控制器1110和I/O器件1120的一部分。
电子系统1100可以是PDA(个人数字助理)、膝上型计算机、上网本、无线电话诸如移动电话、数字音乐播放器、存储卡、或者能够以无线方式发射和/或接收信息的任何其他不同类型的电子器件。
最后，本发明构思的实施方式和其示例已经在以上被详细描述。然而，本发明构思可以以许多不同的形式实施，而不应被理解为限于以上描述的实施方式。而是，描述这些实施方式使得本公开将全面和完整，并且将向本领域技术人员全面传达本发明构思。因而，本发明构思的实际精神和范围不受以上描述的实施方式和示例限制而是由权利要求限定。
本申请要求享有2013年8月22日在韩国知识产权局提交的第10-2013-0099402号韩国专利申请的优先权，其公开通过全文引用结合于此。此外，本公开与2013年9月9日提交的共同转让的第14/021,465号美国非临时申请有关，其公开通过全文引用结合于此。

Claims (26)

1.一种半导体器件，包括：
基板，具有沟槽以及在第一方向上纵向对准的第一鳍和第二鳍，其中所述沟槽在所述第一鳍和所述第二鳍之间延伸；
场绝缘材料的一部分，设置在插置在所述第一鳍和所述第二鳍之间的所述沟槽中，所述场绝缘材料的所述部分的上表面设置在所述第一鳍和所述第二鳍的最上表面下面的水平处；
多个有源栅极，设置在所述第一鳍和所述第二鳍上；
第一虚设栅极，至少部分地延伸到所述沟槽中至所述场绝缘材料的所述部分的所述上表面；以及
第二虚设栅极，与所述第一虚设栅极相对，所述第二虚设栅极至少部分地延伸到所述沟槽中至所述场绝缘材料的所述部分的所述上表面。
2.根据权利要求1所述的半导体器件，其中所述沟槽给第一有源区和第二有源区划界，并且所述第一鳍在所述第一有源区中和所述第二鳍在所述第二有源区中。
3.根据权利要求2所述的半导体器件，其中所述第一虚设栅极的第一部分在与所述沟槽的边缘相邻的所述第一鳍的上表面上方延伸，所述第一虚设栅极的第二部分沿着所述沟槽的侧壁延伸到所述场绝缘材料的所述部分的所述上表面，和其中所述第二虚设栅极的第一部分在与所述沟槽的相反边缘相邻的所述第二鳍的上表面上方延伸，所述第二虚设栅极的第二部分沿着所述沟槽的相反侧壁延伸到所述场绝缘材料的所述部分的所述上表面。
4.根据权利要求1所述的半导体器件，所述第一虚设栅极和所述第二虚设栅极的每个包括至少一个金属层，所述至少一个金属层的全部位于所述场绝缘材料的所述部分的所述上表面上方。
5.根据权利要求2所述的半导体器件，还包括在相应的第一有源区和第二有源区中并且与相应的第一虚设栅极和第二虚设栅极相邻的源极/漏极区，其中所述源极/漏极区是压应力感生材料或张应力感生材料的其中之一的外延区。
6.一种半导体器件，包括：
基板，包括在第一方向上对准的第一鳍至第三鳍、在所述第一鳍和所述第二鳍之间延伸的第一沟槽、在所述第二鳍和所述第三鳍之间延伸的第二沟槽，所述鳍的每个具有顶表面和侧表面；
第一场绝缘膜，设置在所述第一沟槽中；
第二场绝缘膜，设置在所述第二沟槽中；
第三场绝缘膜，在从所述第一场绝缘膜到所述第二场绝缘膜的所述第一方向上沿着所述第二鳍的所述侧表面的下部部分延伸，所述第三场绝缘膜暴露所述第二鳍的所述侧表面的上部部分和所述顶表面；
第一虚设栅极，设置在所述第一场绝缘膜上；以及
第二虚设栅极，至少部分地设置在所述第二场绝缘膜上，
其中所述第二场绝缘膜的下表面低于所述第一场绝缘膜的下表面和所述第三场绝缘膜的下表面。
7.根据权利要求6所述的半导体器件，其中所述第一场绝缘膜在所述第一方向上的宽度小于所述第二场绝缘膜的宽度。
8.根据权利要求6所述的半导体器件，还包括设置在所述第一虚设栅极的至少一侧上的第一间隔物，其中所述第一间隔物设置在所述第一鳍上以交叠所述第一鳍。
9.根据权利要求8所述的半导体器件，还包括设置在所述第二虚设栅极的至少一侧上的第二间隔物，其中所述第二间隔物设置在所述第二鳍上以交叠所述第二鳍。
10.根据权利要求8所述的半导体器件，还包括设置在所述第二虚设栅极的至少一侧上的第二间隔物，其中所述第二间隔物设置在所述第三鳍上以交叠所述第三鳍。
11.一种半导体器件，包括：
基板，包括在第一方向上对准的第一鳍至第三鳍、在所述第一鳍和所述第二鳍之间延伸的第一沟槽、在所述第二鳍和所述第三鳍之间延伸的第二沟槽，所述鳍的每个具有顶表面和侧表面；
第一场绝缘膜，设置在所述第一沟槽中；
第二场绝缘膜，设置在所述第二沟槽中；
第三场绝缘膜，在从所述第一场绝缘膜到所述第二场绝缘膜的所述第一方向上沿着所述第二鳍的所述侧表面的下部部分延伸，所述第三场绝缘膜暴露所述第二鳍的所述侧表面的上部部分和所述顶表面；
第一虚设栅极，设置在所述第一场绝缘膜上；以及
第二虚设栅极，至少部分地设置在所述第二场绝缘膜上，
其中所述第二场绝缘膜的最下表面低于所述第一场绝缘膜的下表面。
12.根据权利要求11所述的半导体器件，还包括设置在所述第一虚设栅极的至少一侧上的第一间隔物、设置在所述第二虚设栅极的至少一侧上的第二间隔物、至少部分地设置在所述第二场绝缘膜上的第三虚设栅极、以及设置在所述第三虚设栅极的至少一侧上的第三间隔物，其中所述第一间隔物设置在所述第一鳍上以交叠所述第一鳍，所述第二间隔物设置在所述第二鳍上以交叠所述第二鳍，以及所述第三间隔物设置在所述第三鳍上以交叠所述第三鳍。
13.根据权利要求11所述的半导体器件，其中所述第一场绝缘膜在交叉所述第一方向的第二方向上横跨所述第三场绝缘膜，所述第二场绝缘膜在所述第二方向上横跨所述第三场绝缘膜。
14.根据权利要求11所述的半导体器件，其中所述鳍从一平面表面向上突出，所述第二场绝缘膜的所述下表面低于所述平面表面从而位于低于所述鳍的位置。
15.根据权利要求14所述的半导体器件，其中所述第一场绝缘膜的所述下表面位于与所述鳍从其向上突出的所述平面表面相同的水平。
16.一种半导体器件，包括：
基板，包括在第一方向上对准的第一鳍至第三鳍、在所述第一鳍和所述第二鳍之间延伸的第一沟槽、以及在所述第二鳍和所述第三鳍之间延伸的第二沟槽，所述鳍的每个具有顶表面和侧表面；
第一场绝缘膜，设置在所述第一沟槽中；
第二场绝缘膜，设置在所述第二沟槽中；
第三场绝缘膜，在从所述第一场绝缘膜到所述第二场绝缘膜的所述第一方向上沿着所述第二鳍的所述侧表面的下部部分延伸，所述第三场绝缘膜暴露所述第二鳍的所述侧表面的上部部分和所述顶表面；
多个有源栅极，每个有源栅极设置在所述第一鳍至所述第三鳍中的相应一个上；
第一虚设栅极，设置在所述第一场绝缘膜上；
第二虚设栅极，至少部分地设置在所述第二场绝缘膜上；以及
源极/漏极，插置在所述有源栅极中的相应有源栅极之间或者插置在所述多个有源栅极的至少一个与所述第一虚设栅极之间，
其中所述第一场绝缘膜、所述第二场绝缘膜和所述第三场绝缘膜具有不同的高度，所述第一场绝缘膜的高度和所述第二场绝缘膜的高度每个都大于所述第三场绝缘膜的高度，并且所述多个有源栅极的至少一个的下表面低于所述源极/漏极的上表面。
17.根据权利要求16所述的半导体器件，其中所述第一虚设栅极和所述第二虚设栅极中至少一个的下表面低于所述源极/漏极的所述上表面，和所述第一场绝缘膜的宽度不同于所述第二场绝缘膜的宽度。
18.根据权利要求16所述的半导体器件，其中所述第一虚设栅极的下表面与所述源极/漏极的所述上表面共平面。
19.根据权利要求16所述的半导体器件，其中所述第二虚设栅极的下表面的一部分与所述源极/漏极的所述上表面共平面，所述第二虚设栅极的所述下表面的其他部分低于所述源极/漏极的所述上表面。
20.根据权利要求16所述的半导体器件，其中所述第二场绝缘膜的高度大于所述第一场绝缘膜的高度，并且还包括至少部分地设置在所述第二场绝缘膜上的第三虚设栅极。
21.根据权利要求16所述的半导体器件，其中所述第二场绝缘膜的高度大于所述第一场绝缘膜的高度，并且所述第一场绝缘膜在垂直平面中具有T形截面。
22.根据权利要求21所述的半导体器件，其中所述第二场绝缘膜的下表面低于所述第一场绝缘膜的下表面和所述第三场绝缘膜的下表面。
23.一种半导体器件，包括：
基板，包括在第一方向上对准的第一鳍至第三鳍、布置在所述第一鳍和所述第二鳍之间的第一沟槽、以及布置在所述第二鳍和所述第三鳍之间的第二沟槽；
第一场绝缘膜，布置在所述第一沟槽中；
第二场绝缘膜，布置在所述第二沟槽中；
第一虚设栅极，布置在所述第一场绝缘膜上；以及
第二虚设栅极，至少部分地布置在所述第二场绝缘膜上，
其中所述第一场绝缘膜在垂直平面中具有T形截面。
24.根据权利要求23所述的半导体器件，其中所述第一场绝缘膜包括突出到所述第一鳍的上部部分和所述第二鳍的上部部分的突起。
25.根据权利要求24所述的半导体器件，还包括布置在所述第一虚设栅极的一侧上的第一间隔物和布置在所述第一虚设栅极的另一侧上的第二间隔物，其中所述第一间隔物和所述第二间隔物布置在所述突起上。
26.根据权利要求23所述的半导体器件，其中所述第一场绝缘膜在交叉所述第一方向的第二方向上延伸，所述第二场绝缘膜在所述第二方向上延伸，和所述第二场绝缘膜的下表面低于所述第一场绝缘膜的下表面。
CN201710212763.6A 2013-08-22 2014-02-20 具有3d沟道的半导体器件及其制造方法 Active CN107248503B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020130099402A KR102025309B1 (ko) 2013-08-22 2013-08-22 반도체 장치 및 그 제조 방법
KR10-2013-0099402 2013-08-22
CN201410058492.XA CN104425493B (zh) 2013-08-22 2014-02-20 具有3d沟道的半导体器件及其制造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201410058492.XA Division CN104425493B (zh) 2013-08-22 2014-02-20 具有3d沟道的半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN107248503A true CN107248503A (zh) 2017-10-13
CN107248503B CN107248503B (zh) 2020-11-10

Family

ID=51798179

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201410058492.XA Active CN104425493B (zh) 2013-08-22 2014-02-20 具有3d沟道的半导体器件及其制造方法
CN201710212763.6A Active CN107248503B (zh) 2013-08-22 2014-02-20 具有3d沟道的半导体器件及其制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201410058492.XA Active CN104425493B (zh) 2013-08-22 2014-02-20 具有3d沟道的半导体器件及其制造方法

Country Status (5)

Country Link
US (1) US8878309B1 (zh)
JP (1) JP6291694B2 (zh)
KR (1) KR102025309B1 (zh)
CN (2) CN104425493B (zh)
TW (1) TWI623978B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110391287A (zh) * 2018-04-20 2019-10-29 三星电子株式会社 半导体装置

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9337318B2 (en) * 2012-10-26 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with dummy gate on non-recessed shallow trench isolation (STI)
KR20140142423A (ko) * 2013-06-03 2014-12-12 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102072410B1 (ko) * 2013-08-07 2020-02-03 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US20150123211A1 (en) * 2013-11-04 2015-05-07 Globalfoundries Inc. NARROW DIFFUSION BREAK FOR A FIN FIELD EFFECT (FinFET) TRANSISTOR DEVICE
KR102085525B1 (ko) * 2013-11-27 2020-03-09 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9209179B2 (en) * 2014-04-15 2015-12-08 Samsung Electronics Co., Ltd. FinFET-based semiconductor device with dummy gates
US9793273B2 (en) * 2014-07-18 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-based semiconductor device including a metal gate diffusion break structure with a conformal dielectric layer
KR102202753B1 (ko) * 2014-08-11 2021-01-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN105448917B (zh) * 2014-09-01 2019-03-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
TWI600159B (zh) 2014-10-01 2017-09-21 聯華電子股份有限公司 半導體元件及其製作方法
KR102233073B1 (ko) * 2014-12-03 2021-03-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9362181B1 (en) * 2014-12-05 2016-06-07 Globalfoundries Inc. Methods of forming diffusion breaks on integrated circuit products comprised of FinFET devices and the resulting products
US9368496B1 (en) * 2015-01-30 2016-06-14 Globalfoundries Inc. Method for uniform recess depth and fill in single diffusion break for fin-type process and resulting devices
US20160254180A1 (en) * 2015-02-27 2016-09-01 Globalfoundries Inc. Self aligned raised fin tip end sti to improve the fin end epi quality
TWI642185B (zh) * 2015-03-18 2018-11-21 聯華電子股份有限公司 半導體元件及其製作方法
US9461043B1 (en) * 2015-03-20 2016-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102317646B1 (ko) * 2015-04-14 2021-10-27 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102339777B1 (ko) * 2015-04-14 2021-12-15 삼성전자주식회사 반도체 소자
KR102373622B1 (ko) * 2015-05-11 2022-03-11 삼성전자주식회사 반도체 장치
KR102389813B1 (ko) * 2015-05-19 2022-04-22 삼성전자주식회사 반도체 소자
KR102448597B1 (ko) * 2015-06-24 2022-09-27 삼성전자주식회사 반도체 장치
KR102393321B1 (ko) * 2015-06-25 2022-04-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN106340455B (zh) * 2015-07-06 2021-08-03 联华电子股份有限公司 半导体元件及其制作方法
US9524969B1 (en) 2015-07-29 2016-12-20 International Business Machines Corporation Integrated circuit having strained fins on bulk substrate
CN106409748B (zh) 2015-08-03 2020-11-17 联华电子股份有限公司 半导体元件及其制作方法
US9660022B2 (en) 2015-08-20 2017-05-23 United Microelectronics Corp. Semiconductive device with a single diffusion break and method of fabricating the same
KR102427596B1 (ko) * 2015-09-03 2022-07-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9679978B2 (en) 2015-09-24 2017-06-13 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
KR102399029B1 (ko) * 2015-10-20 2022-05-16 삼성전자주식회사 반도체 장치
KR102323943B1 (ko) * 2015-10-21 2021-11-08 삼성전자주식회사 반도체 장치 제조 방법
US9728642B2 (en) * 2015-11-04 2017-08-08 International Business Machines Corporation Retaining strain in finFET devices
US9412616B1 (en) * 2015-11-16 2016-08-09 Globalfoundries Inc. Methods of forming single and double diffusion breaks on integrated circuit products comprised of FinFET devices and the resulting products
KR102318131B1 (ko) 2015-12-03 2021-10-26 삼성전자주식회사 반도체 장치
CN109075194B (zh) * 2015-12-26 2021-10-29 英特尔公司 受限且可伸缩的防护帽
KR102402769B1 (ko) * 2016-01-06 2022-05-26 삼성전자주식회사 반도체 장치
US10475707B2 (en) 2016-02-02 2019-11-12 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9543298B1 (en) * 2016-03-11 2017-01-10 Globalfoundries Inc. Single diffusion break structure and cuts later method of making
US10366900B2 (en) * 2016-03-25 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102457130B1 (ko) * 2016-05-17 2022-10-24 삼성전자주식회사 반도체 소자 및 그 제조 방법
US10134734B2 (en) 2016-06-30 2018-11-20 Qualcomm Incorporated Fin field effect transistor (FET) (FinFET) complementary metal oxide semiconductor (CMOS) circuits employing single and double diffusion breaks for increased performance
KR102513081B1 (ko) * 2016-07-08 2023-03-24 삼성전자주식회사 반도체 장치
US9653583B1 (en) * 2016-08-02 2017-05-16 Globalfoundries Inc. Methods of forming diffusion breaks on integrated circuit products comprised of finFET devices
US10522536B2 (en) * 2016-08-03 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with gate stacks
KR102524806B1 (ko) 2016-08-11 2023-04-25 삼성전자주식회사 콘택 구조체를 포함하는 반도체 소자
US10157770B2 (en) 2016-11-28 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having isolation structures with different thickness and method of forming the same
TWI713679B (zh) * 2017-01-23 2020-12-21 聯華電子股份有限公司 互補式金氧半導體元件及其製作方法
KR102336784B1 (ko) * 2017-06-09 2021-12-07 삼성전자주식회사 반도체 장치
CN115377190A (zh) * 2017-06-29 2022-11-22 蓝枪半导体有限责任公司 半导体元件及其制作方法
US10658490B2 (en) 2017-07-28 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of isolation feature of semiconductor device structure
TWI751371B (zh) * 2017-08-16 2022-01-01 日商東京威力科創股份有限公司 在fet元件的奈米通道結構中納入單擴散中斷之方法和裝置
US10803227B2 (en) 2017-08-29 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit layouts with line-end extensions
KR102469885B1 (ko) * 2017-09-11 2022-11-22 삼성전자주식회사 반도체 장치
US10424588B2 (en) 2017-11-09 2019-09-24 Taiwan Semiconductor Manufacturing Co., Ltd. Cutting metal gates in fin field effect transistors
US10497778B2 (en) * 2017-11-30 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102563923B1 (ko) * 2018-04-10 2023-08-04 삼성전자 주식회사 집적회로 소자
KR102458311B1 (ko) * 2018-04-11 2022-10-24 삼성전자주식회사 집적회로 소자
KR102546305B1 (ko) * 2018-04-20 2023-06-21 삼성전자주식회사 집적회로 소자
US11101347B2 (en) 2018-11-29 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Confined source/drain epitaxy regions and method forming same
KR20200089052A (ko) 2019-01-16 2020-07-24 삼성전자주식회사 필드 분리층을 포함하는 집적회로 소자 및 그 제조 방법
US10840147B1 (en) 2019-04-23 2020-11-17 International Business Machines Corporation Fin cut forming single and double diffusion breaks
CN112864016B (zh) * 2019-11-26 2023-11-21 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113314467A (zh) * 2020-02-26 2021-08-27 联华电子股份有限公司 半导体元件及其制作方法
US11610979B2 (en) * 2020-08-13 2023-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Profile control in forming epitaxy regions for transistors
US11791199B2 (en) 2021-08-19 2023-10-17 International Business Machines Corporation Nanosheet IC device with single diffusion break

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050019993A1 (en) * 2003-07-24 2005-01-27 Deok-Hyung Lee Methods for fabricating fin field effect transistors using a protective layer to reduce etching damage
CN1862820A (zh) * 2005-05-11 2006-11-15 海力士半导体有限公司 快闪存储器及其制造方法
CN1862785A (zh) * 2005-05-12 2006-11-15 海力士半导体有限公司 制造半导体装置的方法
US20070148840A1 (en) * 2005-12-23 2007-06-28 Dong Sun Sheen Method of forming fin transistor
CN101336472A (zh) * 2005-12-27 2008-12-31 英特尔公司 具有凹进应变区的多栅极器件
US20110133290A1 (en) * 2009-12-09 2011-06-09 Renesas Electronics Corporation Semiconductor device and process for producing the same
CN102820230A (zh) * 2011-06-10 2012-12-12 国际商业机器公司 后形成鳍的置换型金属栅极finfet
CN104347717A (zh) * 2013-08-07 2015-02-11 三星电子株式会社 半导体器件及其制造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100338766B1 (ko) * 1999-05-20 2002-05-30 윤종용 티(ｔ)형 소자분리막 형성방법을 이용한 엘리베이티드 샐리사이드 소오스/드레인 영역 형성방법 및 이를 이용한 반도체 소자
JP4733869B2 (ja) 2001-07-25 2011-07-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100506460B1 (ko) * 2003-10-31 2005-08-05 주식회사 하이닉스반도체 반도체소자의 트랜지스터 및 그 형성방법
KR100513405B1 (ko) 2003-12-16 2005-09-09 삼성전자주식회사 핀 트랜지스터의 형성 방법
US7226842B2 (en) 2004-02-17 2007-06-05 Intel Corporation Fabricating strained channel epitaxial source/drain transistors
KR20060064175A (ko) 2004-12-08 2006-06-13 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR100668838B1 (ko) 2005-03-15 2007-01-16 주식회사 하이닉스반도체 반도체 소자의 게이트 형성방법
KR20070055729A (ko) 2005-11-28 2007-05-31 동부일렉트로닉스 주식회사 더미 게이트를 구비하는 반도체 소자의 구조 및 그 제조방법
KR100733417B1 (ko) 2006-02-28 2007-06-29 주식회사 하이닉스반도체 새들형 트랜지스터 및 그 제조 방법
US7592675B2 (en) 2006-10-02 2009-09-22 Taiwan Semiconductor Manufacutring Company, Ltd. Partial FinFET memory cell
US7964910B2 (en) 2007-10-17 2011-06-21 International Business Machines Corporation Planar field effect transistor structure having an angled crystallographic etch-defined source/drain recess and a method of forming the transistor structure
JP5107680B2 (ja) * 2007-11-16 2012-12-26 パナソニック株式会社 半導体装置
US7786518B2 (en) 2007-12-27 2010-08-31 Texas Instruments Incorporated Growth of unfaceted SiGe in MOS transistor fabrication
US8866254B2 (en) * 2008-02-19 2014-10-21 Micron Technology, Inc. Devices including fin transistors robust to gate shorts and methods of making the same
JP2010003812A (ja) 2008-06-19 2010-01-07 Fujitsu Microelectronics Ltd 半導体装置およびその製造方法
KR101083644B1 (ko) * 2008-07-04 2011-11-16 주식회사 하이닉스반도체 반도체 장치 및 그 제조방법
US7951657B2 (en) 2009-05-21 2011-05-31 International Business Machines Corporation Method of forming a planar field effect transistor with embedded and faceted source/drain stressors on a silicon-on-insulator (S0I) wafer, a planar field effect transistor structure and a design structure for the planar field effect transistor
US9324866B2 (en) * 2012-01-23 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for transistor with line end extension
US8304840B2 (en) 2010-07-29 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer structures of a semiconductor device
US8680625B2 (en) * 2010-10-15 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Facet-free semiconductor device
US8691673B2 (en) 2011-05-25 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure with suppressed STI dishing effect at resistor region
KR101983633B1 (ko) * 2012-11-30 2019-05-29 삼성전자 주식회사 반도체 장치 및 그 제조 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050019993A1 (en) * 2003-07-24 2005-01-27 Deok-Hyung Lee Methods for fabricating fin field effect transistors using a protective layer to reduce etching damage
CN1862820A (zh) * 2005-05-11 2006-11-15 海力士半导体有限公司 快闪存储器及其制造方法
CN1862785A (zh) * 2005-05-12 2006-11-15 海力士半导体有限公司 制造半导体装置的方法
US20070148840A1 (en) * 2005-12-23 2007-06-28 Dong Sun Sheen Method of forming fin transistor
CN101336472A (zh) * 2005-12-27 2008-12-31 英特尔公司 具有凹进应变区的多栅极器件
US20110133290A1 (en) * 2009-12-09 2011-06-09 Renesas Electronics Corporation Semiconductor device and process for producing the same
CN102820230A (zh) * 2011-06-10 2012-12-12 国际商业机器公司 后形成鳍的置换型金属栅极finfet
CN104347717A (zh) * 2013-08-07 2015-02-11 三星电子株式会社 半导体器件及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110391287A (zh) * 2018-04-20 2019-10-29 三星电子株式会社 半导体装置
CN110391287B (zh) * 2018-04-20 2024-04-09 三星电子株式会社 半导体装置

Also Published As

Publication number Publication date
CN104425493A (zh) 2015-03-18
US8878309B1 (en) 2014-11-04
JP2015041771A (ja) 2015-03-02
KR20150022091A (ko) 2015-03-04
TWI623978B (zh) 2018-05-11
CN104425493B (zh) 2019-01-04
TW201508838A (zh) 2015-03-01
CN107248503B (zh) 2020-11-10
JP6291694B2 (ja) 2018-03-14
KR102025309B1 (ko) 2019-09-25

Similar Documents

Publication Publication Date Title
CN107248503A (zh) 具有3d 沟道的半导体器件及其制造方法
USRE49988E1 (en) Integrated circuit devices
KR102021768B1 (ko) 반도체 장치의 제조 방법 및 그 방법에 의해 제조된 반도체 장치
US10269928B2 (en) Semiconductor devices having 3D channels, and methods of fabricating semiconductor devices having 3D channels
KR102565139B1 (ko) 반도체 장치 및 그 제조 방법
US10840142B2 (en) Semiconductor device including a three-dimensional channel
KR102038486B1 (ko) 반도체 장치 및 그 제조 방법
CN103855219B (zh) 包括在有源鳍之间的突出绝缘部分的半导体器件
US9627542B2 (en) Semiconductor device and method for fabricating the same
KR20150118878A (ko) 반도체 장치 및 그 제조 방법
KR20140142423A (ko) 반도체 장치 및 그 제조 방법
KR102030329B1 (ko) 반도체 장치 및 그 제조 방법
KR100846393B1 (ko) 반도체 소자의 트랜지스터 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant