CN1862785A - 制造半导体装置的方法 - Google Patents
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Abstract
一种用以制造半导体装置的方法。在于单元区域中形成用于隔离的沟槽时，使用一硬式掩蔽膜作为一蚀刻掩模。因此可防止归因于该蚀刻掩模的变形或损耗的一较低层的侵蚀。所述制造方法包括以下步骤：(a)在一包括一单元区域的半导体衬底上堆叠一缓冲膜、一抗抛光膜及一硬式掩蔽膜；(b)构图该硬式掩蔽膜以界定该单元区域的一隔离区域；(c)使用该经过构图的硬式掩蔽膜作为一掩模来蚀刻该抗抛光膜及该缓冲膜；(d)使用该经过构图的硬式掩蔽膜作为一掩模来蚀刻该半导体衬底，从而形成多个沟槽；及(e)在该等沟槽内形成隔离膜。
Description
技术领域
本发明涉及一种用以制造半导体装置的方法。更具体言之，本发明涉及一种当在单元区域中形成用于隔离的沟槽时可防止由于蚀刻掩模的变形及损耗而导致的较低层侵蚀的用以制造半导体装置的方法。
背景技术
通常，半导体装置包括一用于电气分离个别电路图案的隔离区域。更特定言之，由于半导体装置为高度集成及小型化的，故对隔离区域的收缩以及个别元件尺寸的收缩的开发有效地处于进展中。这是因为作为所有半导体装置的初始制造步骤，隔离区域的形成极大地影响了有源区的尺寸及随后工艺步骤的工艺余量。
最近，已广泛用于半导体装置制造中的LOCOS隔离方法形成具有相对较广面积的隔离区域，且达到作为半导体装置高度集成的极限。因此，已建议将其中蚀刻一些衬底以形成沟槽、藉此隔离元件的沟槽隔离方法作为适用于高度集成半导体装置的隔离的技术。
同时，在半导体装置中，已聚焦于其中尽管断开外部电源但所储存的信息未被擦除的闪存装置，且将其广泛用于存储卡中。闪存装置在编程及擦除操作中需要高电压。因此，闪存装置的半导体衬底具有的特征在于，其必须包括其中将形成高电压电路的周边区域以及其中将储存数据的单元区域，其中该周边区域必须宽于该单元区域，且该周边区域的隔离膜必须大于单元区域的隔离膜的宽度及深度。为实现此闪存装置的特征，已经建议一双沟槽隔离结构，在该结构中周边区域的隔离膜深于单元区域的隔离膜。
因此，为形成在单元区域及周边区域中分别具有不同深度的隔离膜，必须在单元区域及周边区域中每一者上执行光掩模工艺及蚀刻工艺。由于周边区域具有大图案尺寸，故其必须使用KrF的光致抗蚀剂。由于单元区域具有小图案尺寸，故其必须使用可被精细构图的ArF的光致抗蚀剂。
由于使用KrF光(248纳米)用于曝光的KrF的光致抗蚀剂在等离子体中不弱且可形成得较厚，故在蚀刻沟槽时其不变得有问题。然而，由于使用ArF光(193纳米)用于曝光的ArF的光致抗蚀剂厚度薄且在等离子体中弱，故在蚀刻沟槽时其可能丢失。另外，归因于在沟槽蚀刻工艺中所用的等离子体，ArF的光致抗蚀剂可能变形，且因此侵蚀较低层及半导体衬底。
更特定言之，在纳米技术中，由于浮动栅极与隔离膜之间的重叠范围减少，故在引入自对准浮动栅极(SAFG)方案的状况下，在多晶硅膜的随后化学机械抛光(CMP)工艺中充当抗抛光膜的衬垫氮化物膜丢失。因此，衬垫氮化物膜的厚度增加约1000至2000。这使得不可能使用ArF的光致抗蚀剂来蚀刻沟槽。
发明内容
因此，鉴于上述问题而作出了本发明，且本发明要解决的一个技术问题是提供一种其中可防止在蚀刻单元区域中用于隔离的沟槽时的光致抗蚀剂变形及损耗的用以制造半导体装置的方法。
本发明要解决的另一技术问题是提供一种其中可防止在蚀刻单元区域中的用于隔离的沟槽时的较低层侵蚀的用以制造半导体装置的方法。
另外，本发明要解决的又一技术问题是提供一种其中可防止在蚀刻单元区域中的用于隔离的沟槽时产生有缺陷的图案从而增加产率的用以制造半导体装置的方法。
为达成上述目的，根据本发明的一方面，提供一种用以制造半导体装置的方法，其包括：在一包括单元区域的半导体衬底上堆叠缓冲膜、抗抛光膜及硬式掩蔽膜；构图该硬式掩蔽膜以界定该单元区域的隔离区域；使用该经过构图的硬式掩蔽膜作为掩模来蚀刻该抗抛光膜及该缓冲膜；使用该经过构图的硬式掩蔽膜作为掩模蚀刻该半导体衬底，从而形成多个沟槽；在该等沟槽内形成隔离膜。
根据本发明的另一方面，提供一种用以制造半导体装置的方法，其包括：在一包括单元区域的半导体衬底上堆叠缓冲膜、抗抛光膜、栅极氧化物膜、栅极电极膜及硬式掩蔽膜；构图该硬式掩蔽膜以界定该单元区域的隔离区域；使用该经过构图的硬式掩蔽膜作为掩模蚀刻该栅极电极膜、该栅极氧化物膜、该抗抛光膜及该缓冲膜；使用该经过构图的硬式掩蔽膜作为掩模蚀刻该半导体衬底，从而形成多个沟槽；及在该等沟槽内形成隔离膜。
附图说明
图1A至1E为阐明根据本发明的一实施例的用以制造半导体装置的方法的横截面图；
图2A至2E为阐明根据本发明的另一实施例的用以制造半导体装置的方法的横截面图；及
图3A至3E为阐明根据本发明的又一实施例的用以制造半导体装置的方法的横截面图。
附图标记说明
10 半导体衬底 11 缓冲膜
12 抗抛光膜 13 硬式掩蔽膜
14a，14b 沟槽 15a，15b 隔离膜
20 隧穿氧化物膜 21 浮动栅极
具体实施方式
将参看附图描述各种实施例。由于提供了实施例，故本领域内的技术人员将能理解本发明，可以各种方式修改该等实施例且本发明的范畴不受本文所述的实施例的限制。
图1A至1E为阐明根据本发明的一实施例的用以制造半导体装置的方法的横截面图。
如图1A所示，在根据本发明的第一实施例的用以制造半导体装置的方法中，在包括一其中将形成高电压电路的周边区域以及一单元区域的半导体衬底10上形成在随后CMP中可用作抗抛光膜的抗抛光膜12。该抗抛光膜12在执行抗抛光任务时优选使用氮化硅膜。另外，可在半导体衬底10与抗抛光膜12之间形成能够减轻应力差的缓冲膜11。
随后在抗抛光膜12上形成硬式掩蔽膜13，且在该硬式掩蔽膜13上涂覆第一光致抗蚀剂PR1。硬式掩蔽膜13可使用氧化物膜、氮氧化物膜、氮化物膜及多晶硅膜中之一者。
第一光致抗蚀剂PR1用于界定单元区域中的隔离区域，且其使用允许精细图案的ArF的光致抗蚀剂。
使用曝光及显影工艺构图第一光致抗蚀剂PR1以界定单元区域的隔离区域。藉由使用第一光致抗蚀剂PR1作为掩模的等离子体蚀刻工艺选择性地蚀刻硬式掩蔽膜13。
等离子体蚀刻工艺可使用RIE(反应离子蚀刻)、MERIE(磁控管增强的反应离子蚀刻)、ICP(电感耦合的等离子体)及螺旋波(helicon)中之一者。此时，蚀刻气体可使用HBr、NF3、Cl2、N2、BCl3、C2F6、CHF3、CF4、C4F6、C5F6、C4F8或其类似物。
其次参看图1B，移除了第一光致抗蚀剂PR1，且随后使用经选择性蚀刻的硬式掩蔽膜13作为掩模来蚀刻抗抛光膜12及缓冲膜11，从而曝露单元区域的半导体衬底10。
如图1C所示，在整个表面上涂覆第二光致抗蚀剂PR2。
第二光致抗蚀剂PR2用于界定周边区域中的隔离区域，且其使用KrF的光致抗蚀剂。
ArF的光致抗蚀剂允许精细构图但可形成得较薄，而用于KrF的光致抗蚀剂不允许精细构图但可形成得较厚。
因此，第二光致抗蚀剂PR2形成得厚于第一光致抗蚀剂PR1。
随后藉由曝光及显影工艺构图第二光致抗蚀剂PR2使得界定了周边区域的隔离区域。使用经过构图的第二光致抗蚀剂PR2作为掩模来蚀刻硬式掩蔽膜13及抗抛光膜12及缓冲膜11。
此时，由于第二光致抗蚀剂PR2不同于第一光致抗蚀剂PR1，其可形成得较厚且在等离子体中不弱，故在蚀刻工艺中其不丢失及变形。
如图1C所示，在将单元区域与周边区域的沟槽深度设定为不同(意即，将形成双沟槽结构)的状况下，在使用第二光致抗蚀剂PR2作为掩模的蚀刻工艺中，将位于缓冲膜11以下的半导体衬底10额外蚀刻至预定深度。该预定深度对应于单元区域与周边区域中的沟槽深度差。
其后，剥除了第二光致抗蚀剂PR2。如图1D所示，藉由使用单元区域及周边区域的硬式掩蔽膜13作为掩模的等离子体蚀刻工艺来蚀刻半导体衬底10，藉此在单元区域及周边区域中形成沟槽14a及14b。
等离子体蚀刻工艺可使用RIE、MERIE、ICP及螺旋波中之一者。此时，蚀刻气体可使用HBr、NF3、Cl2、N2、BCl3、C2F6、CHF3、CF4、C4F6、C5F6、C4F8或其类似物。
同时，为获得沟槽14a及14b的顶部圆形特征(top round characteristic)，可使用等离子体蚀刻工艺中的ICP类型等离子体蚀刻工艺。在ICP类型等离子体蚀刻工艺中，将ICP类型蚀刻设备的电源功率设定为0至5000[W]且将其偏压功率设定为0至2000[W]。蚀刻气体使用CF4、CHF4、Ar、HBr、O2或其类似物。
若在使用第二光致抗蚀剂PR2作为掩模的蚀刻工艺中未蚀刻半导体衬底10，则单元区域中的沟槽14a的深度与周边区域中的沟槽14b的深度具有相同单沟槽结构。另一方面，若在使用第二光致抗蚀剂PR2作为掩模的蚀刻工艺中将半导体衬底10蚀刻至预定深度，则周边区域中的沟槽14b的深度具有深于单元区域中的沟槽14a的深度的双沟槽结构。
另外，当蚀刻沟槽14a及14b时移除了硬式掩蔽膜13，且因此不需要经由额外工艺将其移除。
其次参看图1E，在藉由湿式蚀刻工艺移除抗抛光膜12及缓冲膜11之后，在整个表面上沉积一绝缘膜，使得完全掩埋沟槽14a及14b。随后藉由CMP工艺抛光该绝缘膜，使得曝露半导体衬底10，藉此在沟槽14a及14b内形成隔离膜15a及15b。
虽然未展示于附图中，但在半导体衬底上形成隧穿氧化物膜及用于浮动栅极的多晶硅膜，且藉由光微影及蚀刻工艺选择性地构图该用于浮动栅极的多晶硅膜，从而形成该浮动栅极。藉此，完成了根据本发明的上述实施例的半导体装置的制造。
第一实施例对应于其中本发明应用于现有浅沟槽隔离(STI)工艺的状况，在该工艺中形成隔离膜，且随后形成隧穿氧化物膜及浮动栅极。然而应注意，本发明可应用于STI工艺和SAFG工艺以及现有STI工艺。将参看附图结合以下实施例对此进行详细描述。
图2A至2E为阐明根据本发明的另一实施例的用以制造半导体装置的方法的横截面图。图2A至2E展示其中将本发明应用于STI工艺的实施例。
如图2A所示，在根据本发明的此实施例的半导体装置的制造中，首先在半导体衬底10上依次形成隧穿氧化物膜20及浮动栅极21。此时，藉由对由硅等等制成的半导体衬底10进行氧化而形成隧穿氧化物膜20，且由诸如多晶硅的导电材料形成浮动栅极21。
在浮动栅极21上形成可用作随后CMP中的抗抛光膜的抗抛光膜12。另外，可在浮动栅极21与抗抛光膜12之间形成能够减轻应力差的缓冲膜11。
随后在抗抛光膜12上形成一将在形成单元区域中的沟槽时用作蚀刻掩模的硬式掩蔽膜13，且在该硬式掩蔽膜13上涂覆第一光致抗蚀剂PR1。
硬式掩蔽膜13可使用氧化物膜、氮氧化物膜、氮化物膜及多晶硅膜中之一者。
第一光致抗蚀剂PR1用于界定单元区域中的隔离区域，且使用允许精细图案的ArF的光致抗蚀剂。
使用曝光及显影工艺构图第一光致抗蚀剂PR1以界定单元区域中的隔离区域。藉由使用第一光致抗蚀剂PR1作为掩模的等离子体蚀刻工艺选择性地蚀刻硬式掩蔽膜13。
等离子体蚀刻工艺可使用RIE(反应离子蚀刻)、MERIE(磁控管增强的反应离子蚀刻)、ICP(电感耦合的等离子体)及螺旋波中之一者。例示性蚀刻气体可包括HBr、NF3、Cl2、N2、BCl3、C2F6、CHF3、CF4、C4F6、C5F6、C4F8或其类似物。
如图2B所示，移除了第一光致抗蚀剂PR1。随后使用经过构图的硬式掩蔽膜13作为掩模来蚀刻单元区域中的抗抛光膜12、缓冲膜11、浮动栅极21及隧穿氧化物膜20。
如图2C所示，在整个表面上涂覆第二光致抗蚀剂PR2。藉由曝光及显影工艺构图该第二光致抗蚀剂PR2使得界定了周边区域的隔离区域。
第二光致抗蚀剂PR2用于界定周边区域中的隔离区域，且其使用KrF的光致抗蚀剂。因此，第二光致抗蚀剂PR2可形成为厚于第一光致抗蚀剂PR1。
其后，使用经过构图的第二光致抗蚀剂PR2作为掩模来蚀刻硬式掩蔽膜13、抗抛光膜12、缓冲膜11、浮动栅极21及隧穿氧化物膜20。
由于第二光致抗蚀剂PR2不同于第一光致抗蚀剂PR1，其可形成得较厚且在等离子体中不弱，故在该蚀刻工艺中其不丢失及变形。
如图2C所示，在其中将单元区域与周边区域的沟槽深度设定为不同(意即，将形成双沟槽结构)的状况下，在使用第二光致抗蚀剂PR2作为掩模的蚀刻工艺中将缓冲膜11以下的半导体衬底10额外蚀刻至预定深度。该预定深度对应于单元区域与周边区域的沟槽深度差。
如图2D所示，剥除了第二光致抗蚀剂PR2。藉由使用单元区域及周边区域的硬式掩蔽膜13作为掩模的等离子体蚀刻工艺来蚀刻半导体衬底10，藉此在单元区域及周边区域中形成沟槽14a及14b。
等离子体蚀刻工艺可使用RIE、MERIE、ICP及螺旋波中之一者。例示性蚀刻气体可包括HBr、NF3、Cl2、N2、BCl3、C2F6、CHF3、CF4、C4F6、C5F6、C4F8或其类似物。
为获得沟槽14a及14b的顶部圆形特征，可使用等离子体蚀刻工艺中的ICP类型等离子体蚀刻工艺。在ICP类型等离子体蚀刻工艺中，将ICP类型蚀刻设备的电源功率设定为0至5000[W]且将其偏压功率设定为0至2000[W]。蚀刻气体可使用CF4、CHF4、Ar、HBr、O2或其类似物。
若在使用第二光致抗蚀剂PR2作为掩模的蚀刻工艺中将周边区域的半导体衬底10蚀刻至预定深度，则周边区域中的沟槽14b的深度具有深于单元区域中的沟槽14a的深度的双沟槽结构。然而，若在使用第二光致抗蚀剂PR2作为掩模的蚀刻工艺中未蚀刻周边区域的半导体衬底10，则单元区域中的沟槽14a的深度与周边区域中的沟槽14b的深度具有相同单沟槽结构。
同时，当蚀刻沟槽14a及14b时移除了硬式掩蔽膜13，且因此不需要经由额外工艺将其移除。
如图2E所示，在整个表面上沉积一绝缘膜使得完全掩埋沟槽。藉由CMP工艺抛光该绝缘膜使得曝露抗抛光膜12，藉此在沟槽14a及14b内形成隔离膜15a及15b。随后藉由湿式蚀刻工艺移除抗抛光膜12及缓冲膜11。
藉此完成根据本发明的此实施例的半导体装置的制造。
现将参看图3A至3E描述根据本发明的又一实施例的制造半导体装置的方法。
图3A至3E为阐明根据本发明的又一实施例的用以制造半导体装置的方法的横截面图。图3A至图3E展示其中将本发明应用于SAFG工艺的状况。
如图3A所示，在根据本发明的第三实施例的半导体装置的制造中，在半导体衬底10上形成在随后CMP中可充当抗抛光膜的抗抛光膜12。另外，可在半导体衬底10与抗抛光膜12之间形成能够减轻可能产生于半导体衬底10与抗抛光膜12之间的应力差的缓冲膜11。
随后在抗抛光膜12上形成一将在形成单元区域中的沟槽时用作蚀刻掩模的硬式掩蔽膜13，且在该硬式掩蔽膜13上涂覆第一光致抗蚀剂PR1。
硬式掩蔽膜13可使用氧化物膜、氮氧化物膜、氮化物膜及多晶硅膜中之一者。
第一光致抗蚀剂PR1用于界定单元区域中的隔离区域，且使用允许精细图案的ArF的光致抗蚀剂。
使用曝光及显影工艺构图第一光致抗蚀剂PR1以界定单元区域的隔离区域。藉由使用第一光致抗蚀剂PR1作为掩模的等离子体蚀刻工艺选择性地蚀刻硬式掩蔽膜13。
等离子体蚀刻工艺可使用RIE(反应离子蚀刻)、MERIE(磁控管增强的反应离子蚀刻)、ICP(电感耦合的等离子体)及螺旋波中之一者。例示性蚀刻气体可包括HBr、NF3、Cl2、N2、BCl3、C2F6、CHF3、CF4、C4F6、C5F6、C4F8或其类似物。
如图3B所示，移除了第一光致抗蚀剂PR1。随后使用经过构图的硬式掩蔽膜13作为掩模来蚀刻单元区域中的抗抛光膜12及缓冲膜11。
如图3C所示，在整个表面上涂覆第二光致抗蚀剂PR2。藉由曝光及显影工艺构图第二光致抗蚀剂PR2，使得界定了周边区域的隔离区域。
第二光致抗蚀剂PR2用于界定周边区域中的隔离区域，且其使用KrF的光致抗蚀剂。因此，第二光致抗蚀剂PR2可形成为厚于第一光致抗蚀剂PR1。
其后，使用经过构图的第二光致抗蚀剂PR2作为掩模来蚀刻硬式掩蔽膜13、抗抛光膜12及缓冲膜11。
由于第二光致抗蚀剂PR2不同于第一光致抗蚀剂PR1，其可形成得较厚且其在等离子体中不弱，故在蚀刻工艺中其不丢失及变形。
在其中将单元区域与周边区域的沟槽深度设定为不同(意即，将形成双沟槽结构)的实施例中，在使用第二光致抗蚀剂PR2作为掩模的蚀刻工艺中将缓冲膜11以下的半导体衬底10额外蚀刻至预定深度。该预定深度对应于单元区域与周边区域的沟槽深度差。
如图3D所示，剥除了第二光致抗蚀剂PR2，藉由使用单元区域及周边区域的硬式掩蔽膜13作为掩模的等离子体蚀刻工艺蚀刻半导体衬底10，藉此在单元区域及周边区域中形成沟槽14a及14b。
等离子体蚀刻工艺可使用RIE、MERIE、ICP及螺旋波中之一者，且例示性蚀刻气体可包括HBr、NF3、Cl2、N2、BCl3、C2F6、CHF3、CF4、C4F6、C5F6、C4F8或其类似物。
为获得沟槽14a及14b的顶部圆形特征，可使用等离子体蚀刻工艺中的ICP类型等离子体蚀刻工艺。在ICP类型等离子体蚀刻工艺中，将ICP类型蚀刻设备的电源功率设定为0至5000[W]且将其偏压功率设定为0至2000[W]。蚀刻气体可使用CF4、CHF4、Ar、HBr、O2或其类似物。
若在使用第二光致抗蚀剂PR2作为掩模的蚀刻工艺中将周边区域的半导体衬底10蚀刻至预定深度，则周边区域中的沟槽14b的深度具有深于单元区域中的沟槽14a的深度的双沟槽结构。然而，若在使用第二光致抗蚀剂PR2作为掩模的蚀刻工艺中未蚀刻周边区域的半导体衬底10，则单元区域中的沟槽14a的深度与周边区域中的沟槽14b的深度具有相同单沟槽结构。
当蚀刻沟槽14a及14b时移除了硬式掩蔽膜13，且因此不需要经由额外工艺将其移除。
如图3E所示，在整个表面上沉积一绝缘膜使得完全掩埋沟槽。藉由CMP工艺抛光该绝缘膜使得曝露抗抛光膜12，藉此在沟槽14a及14b内形成隔离膜15a及15b。随后藉由湿式蚀刻工艺移除抗抛光膜12及缓冲膜11。
其后，藉由湿式蚀刻工艺移除抗抛光膜12及缓冲膜11，从而曝露有源区的半导体衬底10。此时，半导体衬底10的表面上的隔离膜15a及15b的表面亦凹陷至预定深度，藉此保证其中将形成浮动栅极的空间。
随后在曝露的有源区的半导体衬底10上形成隧穿氧化物膜20。在于整个表面上沉积多晶硅膜之后，抛光该多晶硅膜，从而浮动栅极21被沉积为使得浮动栅极21与隔离膜15a及15b一般对齐，于是形成浮动栅极21。
藉此完成根据本发明的此实施例的半导体装置的制造。
已在上述实施例中描述了将本发明应用于闪存装置。然而应了解，本发明可应用于具有STI结构的隔离膜的所有半导体装置。
此外，已描述了将上述实施例应用于单沟槽结构及双沟槽结构。然而应注意，本发明可应用于由具有不同深度的双沟槽或三个或三个以上沟槽组成的多沟槽结构。
如上所述，根据本发明，硬式掩模用作于单元区域中形成用于隔离的沟槽的掩模。因此，本发明具有的效应在于：当蚀刻沟槽时可防止较低层的侵蚀。
另外，由于可防止在蚀刻沟槽时的较低层侵蚀，故可改进装置的可靠性及产率。
尽管已参看上述实施例进行了先前描述，但应了解，本领域内的普通技术人员可在不偏离本发明及所附权利要求的精神及范畴的情况下对本发明进行改变及修正。
Claims (29)
1.一种用以制造一半导体装置的方法，包括以下步骤：
(a)在一包括一单元区域的半导体衬底上堆叠一缓冲膜、一抗抛光膜及一硬式掩蔽膜；
(b)构图该硬式掩蔽膜以界定该单元区域的一隔离区域；
(c)使用该经过构图的硬式掩蔽膜作为一掩模来蚀刻该抗抛光膜及该缓冲膜；
(d)使用该经过构图的硬式掩蔽膜作为一掩模来蚀刻该半导体衬底，从而形成多个沟槽；及
(e)在该等沟槽内形成隔离膜。
2.如权利要求1所述的方法，其中该步骤(b)包括：
在整个表面上涂覆一第一光致抗蚀剂；
构图该第一光致抗蚀剂以界定该单元区域的该隔离区域；及
使用该经过构图的第一光致抗蚀剂作为一掩模来构图该硬式掩蔽膜。
3.如权利要求2所述的方法，其中该第一光致抗蚀剂是一使用一ArF光源作为一曝光光源的用于ArF的光致抗蚀剂。
4.如权利要求1所述的方法，其中当在该构图步骤(b)中构图该硬式掩蔽膜时，采用一等离子体蚀刻工艺。
5.如权利要求4所述的方法，其中在该等离子体蚀刻工艺中，使用HBr、NF3、Cl2、N2、BCl3、C2F6、CHF3、CF4、C4F6、C5F6或C4F8作为一蚀刻气体。
6.如权利要求1所述的方法，其中该硬式掩蔽膜使用一氧化物膜、一氮氧化物膜、一氮化物膜及一多晶硅膜中之一者。
7.如权利要求1所述的方法，进一步包括：
(f)在该包括该单元区域及一除该单元区域之外的周边区域的整个表面上形成一第二光致抗蚀剂；
(g)构图该第二光致抗蚀剂以界定该周边区域的一隔离区域；及
(h)使用该经过构图的第二光致抗蚀剂作为一掩模来蚀刻该硬式掩蔽膜、该抗抛光膜及该缓冲膜，
其中在该步骤(d)之前且在该步骤(c)之后执行该等步骤(f)、(g)及(h)。
8.如权利要求7所述的方法，其中该第二光致抗蚀剂是一使用一KrF光源作为一曝光光源的用于KrF的光致抗蚀剂。
9.如权利要求7所述的方法，其中在该步骤(h)的该蚀刻工艺中，将该缓冲膜以下的该半导体衬底额外蚀刻至一预定深度。
10.如权利要求1所述的方法，其中当在该步骤(d)中蚀刻该半导体衬底时，采用一等离子体蚀刻工艺。
11.如权利要求10所述的方法，其中在该等离子体蚀刻工艺中，使用HBr、NF3、Cl2、N2、BCl3、C2F6、CHF3、CF4、C4F6、C5F6或C4F8作为一蚀刻气体。
12.如权利要求10所述的方法，其中该等离子体蚀刻工艺采用一电感耦合的等离子体类型的等离子体蚀刻工艺。
13.如权利要求12所述的方法，其中在该电感耦合的等离子体类型的等离子体蚀刻工艺中，将电源功率设定为0至500[W]，将偏压功率设定为0至2000[W]，且一蚀刻气体采用CF4、CHF3、Ar、HBr或O2中的至少一者。
14.如权利要求1所述的方法，进一步包括：
在该步骤(d)之后于执行该步骤(e)之前移除该抗抛光膜及该缓冲膜；及
在该步骤(e)之后于该半导体衬底的一预定区域上形成一栅极氧化物膜，从而形成一栅极电极。
15.如权利要求1所述的方法，进一步包括：
在该步骤(e)之后移除该抗抛光膜及该缓冲膜；
在经由该缓冲膜及该抗抛光膜的该移除而曝露的该半导体衬底上形成一栅极氧化物膜；以及
在该整个表面上沉积一电极膜，且抛光该电极膜以便曝露该隔离膜，从而形成一栅极电极。
16.一种用以制造一半导体装置的方法，包括：(i)在一包括一单元区域的半导体衬底上堆叠一缓冲膜、一抗抛光膜、一栅极氧化物膜、一栅极电极膜及一硬式掩蔽膜；
(ii)构图该硬式掩蔽膜以界定该单元区域的一隔离区域；
(iii)使用该经过构图的硬式掩蔽膜作为一掩模来蚀刻该栅极电极膜、该栅极氧化物膜、该抗抛光膜及该缓冲膜；
(iv)使用该经过构图的硬式掩蔽膜作为一掩模来蚀刻该半导体衬底，从而形成多个沟槽；及
(v)在该等沟槽内形成隔离膜。
17.如权利要求16所述的方法，其中该步骤(ii)包括：
在整个表面上涂覆一第一光致抗蚀剂；
构图该第一光致抗蚀剂以界定该单元区域的该隔离区域；及
使用该经过构图的第一光致抗蚀剂作为一掩模来构图该硬式掩蔽膜。
18.如权利要求16所述的方法，其中该第一光致抗蚀剂是一使用一ArF光源作为一曝光光源的ArF的光致抗蚀剂。
19.如权利要求16所述的方法，其中当在该步骤(ii)中构图该硬式掩蔽膜时，采用一等离子体蚀刻工艺。
20.如权利要求19所述的方法，其中在该等离子体蚀刻工艺中，使用HBr、NF3、Cl2、N2、BCl3、C2F6、CHF3、CF4、C4F6、C5F6或C4F8作为一蚀刻气体。
21.如权利要求16所述的方法，其中该硬式掩蔽膜使用一氧化物膜、一氮氧化物膜、一氮化物膜及一多晶硅膜中之一者。
22.如权利要求16所述的方法，进一步包括：
(vi)在包括该单元区域及一除该单元区域之外的周边区域的该整个表面上形成一第二光致抗蚀剂；
(vii)构图该第二光致抗蚀剂以界定该周边区域的一隔离区域；
(viii)使用该经过构图的第二光致抗蚀剂作为一掩模来蚀刻该硬式掩蔽膜、该抗抛光膜、该缓冲膜、该栅极电极膜及该栅极氧化物膜；及
(ix)移除该第二光致抗蚀剂，
其中在该步骤(iv)之前且于该步骤(iii)之后执行该等步骤(vi)、(vii)、(viii)及(ix)。
23.如权利要求22所述的方法，其中该第二光致抗蚀剂是一使用一KrF光源作为一曝光光源的KrF的光致抗蚀剂。
24.如权利要求22所述的方法，其中在该步骤(viii)的该蚀刻工艺中，将该栅极氧化物膜以下的该半导体衬底额外蚀刻至一预定深度。
25.如权利要求16所述的方法，其中当在该步骤(iv)中蚀刻该半导体衬底时，使用一等离子体蚀刻工艺。
26.如权利要求25所述的方法，其中在该等离子体蚀刻工艺中，使用HBr、NF3、Cl2、N2、BCl3、C2F6、CHF3、CF4、C4F6、C5F6或C4F8作为一蚀刻气体。
27.如权利要求25所述的方法，其中该等离子体蚀刻工艺采用一电感耦合的等离子体类型的等离子体蚀刻工艺。
28.如权利要求25所述的方法，其中在该电感耦合的等离子体类型的等离子体蚀刻工艺中，将电源功率设定为0至500[W]，将偏压功率设定为0至2000[W]，且一蚀刻气体采用CF4、CHF3、Ar、HBr或O2。
29.如权利要求16所述的方法，其中该步骤(v)包括：
在该整个表面上形成一绝缘膜以便掩埋该等沟槽；及
抛光该绝缘膜以便曝露该抗抛光膜。
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