CN1855372A - 栅极与具有此种栅极的快闪存储器的形成方法 - Google Patents
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Abstract
一种栅极的形成方法，依序在基底上形成一栅极介电层、一导体层、一隔离保护层、一牺牲层以及一图案化掩模层。然后，利用图案化掩模层作为蚀刻掩模以及利用隔离保护层作为蚀刻中止层，移除暴露出的牺牲层，再移除图案化掩模层。接着，于牺牲层的侧壁上形成间隙壁，再利用间隙壁与牺牲层作为蚀刻掩模，移除部分的隔离保护层及导体层，以形成栅极。然后，去除牺牲层、间隙壁与隔离保护层。由于本发明在导体层上形成有隔离保护层，所以在增加栅极宽度的同时，可避免栅极的顶面在蚀刻牺牲层期间产生边角。
Description
技术领域
本发明涉及一种半导体元件的形成方法，特别是涉及一种栅极与快闪存储器的形成方法。
背景技术
随着半导体元件不断朝小型化发展，对于如何提高元件集成度的需求也就愈来愈急迫。其中，半导体元件的关键尺寸通常受限于光刻工艺的分辨率，而光刻工艺的分辨率则取决于光源的波长(wavelength)，所以这将使半导体元件的图案间距被限定于固定的距离上。如果图案之间的距离小于光源波长时，则无法精准的图案化与进行定义。
因此，目前发展出一种可增加栅极宽度以便缩小栅极间距的工艺，如图1A至图1E所示。
图1A至图1E是现有一种增加浮置栅极宽度的制造流程剖面图。请参照图1A，先在具有隔离结构102的基底100上形成一层穿隧氧化层104，再于穿隧氧化层104上依序形成一层多晶硅层106与一层氮化硅层108。之后，于氮化硅层108上形成一层图案化光致抗蚀剂层110，以暴露出部分氮化硅层108。
然后，请参照图1B，以图案化光致抗蚀剂层110作为蚀刻掩模，蚀刻去除暴露出的氮化硅层108。接着，将图案化光致抗蚀剂层110去除。然而，在这段蚀刻工艺期间，因为氮化硅层108与多晶硅层106的蚀刻选择比不大，因此极有可能使多晶硅层106表面形成凹陷(recess)120。
之后，请参照图1C，于基底100上形成另一层氮化硅层112，并使氮化硅层112覆盖氮化硅层108。
接着，请参照图1D，回蚀刻氮化硅层112，以于氮化硅层108侧壁上形成间隙壁112a。然后，以间隙壁112a与氮化硅层108作为蚀刻掩模，蚀刻多晶硅层106，直到暴露出穿隧氧化层104，以形成多晶硅浮置栅极106a。
最后，请参照图1E，将间隙壁112a与氮化硅层108完全去除，其中去除的方式例如是使用热磷酸进行湿式蚀刻。不过，由于图1B的步骤会导致多晶硅层106表面形成凹陷120，因此完成图1E的工艺后，多晶硅浮置栅极106a的顶面会产生尖的边角130。而这种边角130将会因尖端放电的效应，导致电荷由此泄漏，继而使存储器的操作发生失误。
此外，经过图1E的湿式蚀刻后的多晶硅浮置栅极106a通常会有表面粗糙(surface roughness)的情形(如图2所示)。图2是图1E中的第II部位的放大示意图。上述的表面粗糙的情形是因为湿式蚀刻所使用的热磷酸会沿着多晶硅的晶界(grain boundary)侵蚀多晶硅浮置栅极106a的表面200所造成的。
现有解决边角130或表面粗糙的方法是在完成图1E的步骤后，再进行一道化学机械研磨工艺(CMP)，以平坦化多晶硅浮置栅极106a表面。然而，进行化学机械研磨工艺(CMP)会使得工艺较为复杂。
发明内容
本发明的目的就是在提供一种栅极的形成方法，以在有限的光刻分辨率下，增加栅极宽度，并省略栅极形成后的平坦化工艺。
本发明的再一目的是提供一种快闪存储器的形成方法，以在有限的光刻分辨率下，增加浮置栅极宽度，并避免浮置栅极的顶面产生边角，以及省略浮置栅极形成后的平坦化工艺。
本发明提出一种栅极的形成方法，包括提供一基底，在基底上已形成有一栅极介电层。然后，于栅极介电层上形成一导体层，并于导体层上形成一隔离保护层。随后，于隔离保护层上形成一牺牲层，再于牺牲层上形成一图案化掩模层，其中图案化掩模层暴露出部分牺牲层的表面。接着，利用图案化掩模层作为蚀刻掩模以及利用隔离保护层作为蚀刻中止层，移除暴露出的牺牲层，再将图案化掩模层移除。随后，于牺牲层的侧壁上形成多个间隙壁，再利用这些间隙壁与牺牲层作为蚀刻掩模，移除部分的隔离保护层及导体层。然后，去除牺牲层与间隙壁，再去除隔离保护层。
依照本发明的优选实施例所述的栅极的形成方法，上述的隔离保护层例如是氧化硅层。
本发明另提出一种快闪存储器的形成方法，包括于一基底上形成一穿隧氧化层，再于该穿隧氧化层上形成一第一导体层。之后，于第一导体层上形成一隔离保护层，再于隔离保护层上形成一牺牲层。随后，于牺牲层上形成一图案化掩模层，其中图案化掩模层暴露出部分牺牲层的表面。接着，利用图案化掩模层作为蚀刻掩模以及利用隔离保护层作为蚀刻中止层，移除暴露出的牺牲层。然后，移除图案化掩模层，再于牺牲层的侧壁上形成数个间隙壁。接着，利用间隙壁与牺牲层作为蚀刻掩模，移除部分的隔离保护层及第一导体层，以形成多个条状导体层。随后，去除牺牲层与间隙壁，再将隔离保护层去除，然后再于条状导体层表面覆盖一栅间介电层。之后，于基底上形成一第二导体层并覆盖栅间介电层，再图案化第二导体层、栅间介电层以及条状导体层，以使第二导体层成为多个控制栅极并使条状导体层成为多个浮置栅极。
依照本发明的优选实施例所述的快闪存储器的形成方法，上述的隔离保护层例如是氧化硅层。
本发明因为采用间隙壁的结构并在导体层与牺牲层之间多形成一层隔离保护层来保护底下的导体层，因此不但可在有限的光刻分辨率下增加栅极宽度，且能避免栅极的顶面产生边角。此外，由于隔离保护层的关系，可防止多晶硅材料的导体层表面受到如热磷酸的侵蚀，而进一步省略栅极形成后的平坦化工艺。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图作详细说明如下。
附图说明
图1A至图1E是现有一种增加浮置栅极宽度的制造流程剖面图。
图2是图1E中的第II部位的放大示意图。
图3A至图3F是依照本发明的一优选实施例的栅极的制造流程剖面示意图。
图4A至图4C是依照本发明的另一优选实施例的快闪存储器的制造流程上视示意图。
图5是图4C的上视示意图。
简单符号说明
100、300：基底
102、302：隔离结构
104、305：穿隧氧化层
106：多晶硅层
106a、404：浮置栅极
108、112：氮化硅层
110：图案化光致抗蚀剂层
112a、312a：间隙壁
120：凹陷
130：边角
200：表面
304：栅极介电层
306、402：导体层
306a：栅极
308：牺牲层
310：图案化掩模层
312：覆盖层
320：隔离保护层
400：栅间介电层
402：控制栅极
具体实施方式
图3A至图3F是依照本发明的一优选实施例的栅极的制造流程剖面示意图。请参照图3A，提供一基底300，在基底300上已形成有一栅极介电层304，且于基底300内具有隔离结构302，如浅沟槽隔离结构(STI)。然后，于栅极介电层304上形成一导体层306，其材料例如是掺杂多晶硅层或其它适当的材料。接着，于导体层306上形成一隔离保护层320，其例如是以四乙氧基硅烷(TEOS)为反应气体源形成的氧化硅层，而形成这种隔离保护层320的方法则例如是低压化学气相沉积法。之后，于隔离保护层320上形成一牺牲层308，其中牺牲层308则例如是氮化硅层或者是其它不同类型的材料，例如是多晶硅层等。其中，当牺牲层308的厚度为700埃时，隔离保护层320的厚度约为100埃。然后，于牺牲层308上形成一层如光致抗蚀剂层的图案化掩模层310，以暴露出部分牺牲层308的表面。
随后，请参照图3B，利用图案化掩模层310(如图3A)作为蚀刻掩模以及利用隔离保护层320作为蚀刻中止层，移除暴露出的牺牲层308，再将图案化掩模层310移除。
之后，请参照图3C，于基底300上形成一覆盖层312覆盖牺牲层308，其中覆盖层312例如是氮化硅层，或是其它与导体层306具有高蚀刻选择比的材料。
然后，请参照图3D，回蚀刻覆盖层312直到暴露出部分隔离保护层320，以于牺牲层308的侧壁上形成数个间隙壁312a。接着，利用这些间隙壁312a与牺牲层308作为蚀刻掩模，移除部分的隔离保护层320与导体层306，直到露出栅极介电层304，藉以形成栅极306a。由于间隙壁312a的关系，所以可不受光刻工艺的限制增加栅极306a宽度。也就是说，最终形成的栅极306a的间距可小于“光刻工艺可接受的最小距离”。
接着，请参照图3E，去除牺牲层308与间隙壁312a(如图3D)，例如采用湿式蚀刻，且当牺牲层308与间隙壁312a的材料都是氮化硅时，可直接用热磷酸一起将其去除。再者，因为有隔离保护层320的保护，所以栅极306a顶面不受热磷酸侵蚀。
随后，请参照图3F，去除隔离保护层320，即可得到顶面平整的栅极306a。
除了前述图3A至图3F的工艺外，本发明亦可运用于快闪存储器的工艺，请参照图4A至图4D。
图4A至图4C是依照本发明的另一优选实施例的快闪存储器的制造流程剖面示意图。
为使说明书简洁易懂，于此一实施例中将沿用图3F中的元件符号。请先参照图4A，于具有隔离结构302的基底300上形成穿隧氧化层305与条状导体层306a，且条状导体层306a的形成方法请参考前述图3A至图3F的工艺，其中于图3A中形成栅极介电层304的步骤则改为形成穿隧氧化层305。
接着，请参照图4B，于基底300上形成一层栅间介电层400并覆盖条状导体层306a表面，其中栅间介电层400例如是氧化硅层、氧化硅层与氮化硅层的叠层或氧化硅层与氮化硅层与氧化硅层的三明治叠层。
之后，请参照图4C，于基底300上形成一层导体层并覆盖栅间介电层400，其中导体层例如是掺杂多晶硅层。然后，图案化导体层、栅间介电层400以及条状导体层306a(请见图4B)，以使导体层成为多个控制栅极402并使条状导体层306a成为多个浮置栅极404。
而图4C的上视图则请同时参考图4C与图5，在基底300上有浮置栅极404与控制栅极402，且于浮置栅极404与控制栅极402之间已形成有栅间介电层400。由于按照本发明的方法所形成的浮置栅极404顶面没有边角，所以不会像现有因尖端放电的效应，导致电荷由边角泄漏，继而使存储器的操作发生失误的情形。
综上所述，本发明的特点在于：
1.本发明因为在导体层与牺牲层之间多形成一层隔离保护层来保护底下的导体层，因此能避免栅极的顶面产生边角。
2.本发明因为采用间隙壁的结构，因此可在有限的光刻分辨率下增加栅极宽度。
3.由于隔离保护层的关系，可防止多晶硅材料的导体层表面受到如热磷酸的侵蚀，而进一步省略栅极形成后的平坦化工艺。
虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。
Claims (21)
1.一种栅极的形成方法，包括：
提供一基底，该基底上形成有一栅极介电层；
于该栅极介电层上形成一导体层；
于该导体层上形成一隔离保护层；
于该隔离保护层上形成一牺牲层；
于该牺牲层上形成一图案化掩模层，其中该图案化掩模层暴露出部分该牺牲层的表面；
利用该图案化掩模层作为蚀刻掩模以及利用该隔离保护层作为蚀刻中止层，移除暴露出的该牺牲层；
移除该图案化掩模层；
于该牺牲层的侧壁上形成多个间隙壁；
利用该些间隙壁与该牺牲层作为蚀刻掩模，移除部分的该隔离保护层及该导体层；
去除该牺牲层与该些间隙壁；以及
去除该隔离保护层。
2.如权利要求1所述的栅极的形成方法，其中该隔离保护层为氧化硅层。
3.如权利要求2所述的栅极的形成方法，其中于该导体层上形成该隔离保护层的方法包括低压化学气相沉积法。
4.如权利要求1所述的栅极的形成方法，其中于该牺牲层的侧壁上形成该些间隙壁的步骤，包括：
于该基底上形成一覆盖层覆盖该牺牲层；以及
回蚀刻该覆盖层直到暴露出部分该隔离保护层。
5.如权利要求4所述的栅极的形成方法，其中该覆盖层包括氮化硅层。
6.如权利要求1所述的栅极的形成方法，其中该牺牲层包括氮化硅层。
7.如权利要求1所述的栅极的形成方法，其中去除该牺牲层与该些间隙壁的方法包括一湿式蚀刻法。
8.如权利要求7所述的栅极的形成方法，其中该湿式蚀刻法包含使用热磷酸。
9.如权利要求1所述的栅极的形成方法，其中去除该隔离保护层的方法包括湿式蚀刻。
10.如权利要求1所述的栅极的形成方法，其中该导体层包括掺杂多晶硅层。
11.一种快闪存储器的形成方法，包括：
于一基底上形成一穿隧氧化层；
于该穿隧氧化层上形成一第一导体层；
于该第一导体层上形成一隔离保护层；
于该隔离保护层上形成一牺牲层；
于该牺牲层上形成一图案化掩模层，其中该图案化掩模层暴露出部分该牺牲层的表面；
利用该图案化掩模层作为蚀刻掩模以及利用该隔离保护层作为蚀刻中止层，移除暴露出的该牺牲层；
移除该图案化掩模层；
于该牺牲层的侧壁上形成多个间隙壁；
利用该些间隙壁与该牺牲层作为蚀刻掩模，移除部分的该隔离保护层及该第一导体层，以形成多个条状导体层；
去除该牺牲层与该些间隙壁；
去除该隔离保护层；
于该些条状导体层表面覆盖一栅间介电层；
于该基底上形成一第二导体层并覆盖该栅间介电层；以及
图案化该第二导体层、该栅间介电层以及该些条状导体层，以使该第二导体层成为多个控制栅极并使该些条状导体层成为多个浮置栅极。
12.如权利要求11所述的快闪存储器的形成方法，其中该隔离保护层为氧化硅层。
13.如权利要求12所述的快闪存储器的形成方法，其中于该第一导体层上形成该隔离保护层的方法包括低压化学气相沉积法。
14.如权利要求11所述的快闪存储器的形成方法，其中于该牺牲层的侧壁上形成该些间隙壁的步骤，包括：
于该基底上形成一覆盖层覆盖该牺牲层；以及
回蚀刻该覆盖层直到暴露出部分该隔离保护层。
15.如权利要求14所述的快闪存储器的形成方法，其中该覆盖层包括氮化硅层。
16.如权利要求11所述的快闪存储器的形成方法，其中该牺牲层包括氮化硅层。
17.如权利要求11所述的快闪存储器的形成方法，其中去除该牺牲层与该些间隙壁的方法包括一湿式蚀刻法。
18.如权利要求17所述的快闪存储器的形成方法，其中该湿式蚀刻法包含使用热磷酸。
19.如权利要求11所述的快闪存储器的形成方法，其中去除该隔离保护层的方法包括湿式蚀刻。
20.如权利要求11所述的快闪存储器的形成方法，其中该第一导体层包括掺杂多晶硅层。
21.如权利要求11所述的快闪存储器的形成方法，其中该第二导体层包括掺杂多晶硅层。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |